JPH07105342A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 定数メモリの容量の減少、処理速度の向上、
演算の柔軟性の向上を図る。 【構成】 複数個の積和演算回路３０〜３３を制御して
動作させる画像処理装置において、定数メモリ４０〜４
３は必要最小限のメモリ容量で構成する。制御部１００
より、定数メモリ書込制御部２００に対して各定数メモ
リ４０〜４３の内容変更が必要なタイミングで、定数メ
モリ書込用の制御信号Ｓ１００を出力する。定数メモリ
書込制御部２００は、全定数メモリ３００から定数デー
タＳ３００を出力させ、定数メモリ４０〜４３に対して
該定数データＳ３００の書換を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル・シグナル
・プロセッサ（以下、ＤＳＰという）等で構成される画
像処理装置、特にその積和演算回路内部の定数メモリの
内容を変更する方式に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；テレビジョン学会誌、４７［２］（１９９３）
Ｐ．１６８−１７６ 画像処理演算は、例えばフィルタ演算等のように、積和
演算を繰り返して行う場合が多い。前記文献にも記載さ
れているように、画像処理演算を汎用的に行うことがで
きる回路として、ＤＳＰを用いた種々の構成が提案され
ている。ＤＳＰは、積和演算をプログラマブルに行える
ようにしたプロセッサであり、乗算器と該乗算器後段の
累積加算器とで構成される積和演算回路が基本的な構成
要素となっており、乗算器入力データの入力径路をプロ
グラマブルに制御できるので、汎用的な画像処理演算回
路に適している。そして、画像処理演算量が１つの積和
演算回路で不足する場合には、その積和演算回路を複数
個同時に動作させることにより、性能向上を図る方法が
一般的な考え方である。図２は、例えば４個の積和演算
回路を同時に制御し動作させる従来の画像処理装置の一
構成例を示すブロック図である。この画像処理装置は、
画像処理プログラムに従って装置全体を制御する制御部
１と、画像データＤinを入力する外部入力ポート２とを
有し、それらの出力側に４個の入力画像メモリ１０〜１
３及び４個の定数メモリ２０〜２３が接続されている。
制御部１は、定数メモリ２０〜２３に格納する定数デー
タＳ１ａ、定数メモリ書込許可信号Ｓ１ｂ、及び定数メ
モリ書込アドレスＳ１ｃを出力する機能を有している。
４組の入力画像メモリ１０〜１３及び定数メモリ２０〜
２３の出力側には、４個の積和演算回路３０〜３３が接
続されている。各積和演算回路３０〜３３は、入力画像
メモリ１０〜１３の出力と、定数メモリ２０〜２３の出
力を乗算する乗算器３０ａ〜３３ａと、該乗算器３０ａ
〜３３ａの出力と演算結果Ｓ３０〜Ｓ３３を加算する加
算器３０ｂ〜３３ｂと、該加算器３０ｂ〜３３ｂの出力
を累積してその演算結果Ｓ３０〜Ｓ３３を加算器３０ｂ
〜３３ｂへ与えるレジスタ３０ｃ〜３３ｃとで、それぞ
れ構成されている。

【０００３】次に、図２の演算動作を説明する。画像デ
ータＤinが外部入力ポート２より入力されると、それが
各画像メモリ１０〜１３に格納される。制御部１は、画
像処理プログラムに従い、演算に使用する定数データＳ
１ａを出力すると共に、定数メモリ書込許可信号Ｓ１ｂ
及び定数メモリ書込アドレスＳ１ｃを出力する。定数メ
モリ書込許可信号Ｓ１ｂが有効である時、定数メモリ２
０〜２３は定数メモリ書込アドレスＳ１ｃで指定された
アドレスに定数データＳ１ａを格納する。入力画像メモ
リ１０と定数メモリ２０の出力は、積和演算回路３０へ
送られる。同様に、他の入力画像メモリ１１〜１３と定
数メモリ２１〜２３の出力が、積和演算回路３１〜３３
へそれぞれ送られる。積和演算回路３０において、入力
画像メモリ１０の出力と定数メモリ２０の出力とが乗算
器３０ａで乗算される。乗算器３０ａの出力と累積加算
出力である演算結果Ｓ３０とは、加算器３０ｂで加算さ
れ、その加算結果がレジスタ３０ｃに格納される。レジ
スタ３０ｃの内容が加算器３０ｂへ入力されて累積加算
が行われ、該レジスタ３０ｃから演算結果Ｓ３０が出力
される。他の積和演算回路３１〜３３も同様の積和演算
を行い、レジスタ３１ｃ〜３３ｃから演算結果Ｓ３１〜
Ｓ３３をそれぞれ出力する。以上のように、従来の画像
処理装置では、複数個の積和演算回路３０〜３３を動作
させることにより、画像処理速度を向上させている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
画像処理装置では、処理する画像処理演算が多様であ
り、演算によって乗算器入力の定数値を変更する必要が
あるため、汎用性を広くするにつれて演算に必要とされ
る定数メモリ２０〜２３の容量が増大する。その解決手
段として、次のような方法（１）〜（３）が考えられ
る。 （１） 各積和演算回路３０〜３３に接続する定数メモ
リ２０〜２３の容量を増やす。 （２） 定数データＳ１ａを格納する定数メモリは画像
処理装置の中で１箇所だけ設けるようにし、その１つの
定数メモリ出力を全ての積和演算回路３０〜３３へ供給
する。 （３） 各積和演算回路３０〜３３の定数メモリ容量は
必要最小限とし、演算種類が変更される毎に、制御部１
からの転送命令によって定数メモリ２０〜２３の内容を
変更する。 ところが、前記（１）〜（３）のいずれの方法でも、次
のような問題があり、技術的に充分満足のゆく画像処理
装置を得ることが困難であった。即ち、前記（１）の方
法では、定数メモリ容量が大きくなってハード量が増大
する。前記（２）の方法では、ハード量増大は発生しな
いが、各積和演算回路３０〜３３に対して常に同一の定
数データＳ１ａしか供給できないので、画像処理装置と
しての柔軟性が失われる。さらに、前記（３）の方法で
は、ハード量増大や、柔軟性の低下はないが、定数デー
タ転送時間がオーバーヘッドとなり、積和演算回路３０
〜３３の動作効率が低下して画像処理装置の処理速度の
低下を招く。本発明は、前記従来技術が持っていた課題
として、定数メモリ容量の増大、処理速度の低下、及び
演算の柔軟性の低下の点について解決した、高性能な画
像処理装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、前記課題を解
決するために、入力される画像データを格納する複数の
入力画像メモリと、入力される定数メモリ書込許可信号
が有効である時に、定数メモリ書込アドレスで指定され
たアドレスに定数データを格納する複数の定数メモリ
と、前記入力画像メモリの出力と前記定数メモリの出力
を乗算して乗算結果を求める乗算器をそれぞれ有し、そ
れらの各乗算結果を累積加算して積和演算を行う複数の
積和演算回路とを備え、前記複数の積和演算回路を制御
して動作させる画像処理装置において、前記各定数メモ
リは必要最小限のメモリ容量で構成し、さらに、画像処
理プログラムに従い制御信号を出力する制御部と、全定
数メモリと、定数メモリ書込制御部とを設けている。こ
こで、制御部から出力される制御信号は、前記各積和演
算回路の処理シーケンス変更に伴い前記各定数メモリの
内容の変更が必要な領域のみをその変更処理シーケンス
開始直前までに新しい定数データに書換える処理を終了
させるための信号である。全定数メモリは、画像処理演
算時に使用する前記定数データを格納し、かつ全定数メ
モリ読出アドレスが入力されるとそのアドレスに格納さ
れた該定数データを前記定数メモリへ出力するメモリで
ある。定数メモリ書込制御部は、前記制御信号を入力
し、前記定数メモリ書込許可信号及び前記定数メモリ書
込アドレスを前記各定数メモリへ出力すると共に前記全
定数メモリ読出アドレスを前記全定数メモリへ出力して
それらの各定数メモリの内容変更を制御する機能を有し
ている。

【０００６】

【作用】本発明によれば、以上のように画像処理装置を
構成したので、制御部は各定数メモリの内容変更が必要
なタイミングで、制御信号を定数メモリ書込制御部へ出
力する。定数メモリ書込制御部では、制御部からの制御
信号を入力すると、画像処理演算で使用する定数データ
を全定数メモリから出力させると共に、各定数メモリに
対して定数データの変更処理を行わせる。各入力画像メ
モリと定数メモリの出力は、各積和演算回路で積和演算
されて演算結果が出力される。従って、前記課題を解決
できるのである。

【０００７】

【実施例】図１は、本発明の実施例を示す画像処理装置
の構成ブロック図であり、従来の図２中の要素と共通の
要素には共通の符号が付されている。この画像処理装置
では、図２の画像処理装置と同様の例えば４個の積和演
算回路３０〜３３を備えているが、それらの各積和演算
回路３０〜３３内の乗算器３０ａ〜３３ａの入力側に接
続される入力画像メモリ１０〜１３及び定数メモリ２０
〜２３のうち、その定数メモリ２０〜２３に代えて、必
要最小限のメモリ容量を有する定数メモリ４０〜４３が
設けられている。また、図２の制御部１に代えて制御部
１００が設けられると共に、定数メモリ書込制御部２０
０及び全定数メモリ３００が新たに設けられている。制
御部１００は、画像処理プログラムに従って定数メモリ
書込用の制御信号Ｓ１００を定数メモリ書込制御部２０
０へ出力する機能を有している。定数メモリ書込制御部
２００は、制御信号Ｓ１００を入力し、定数メモリ書込
許可信号Ｓ２００ａ及び定数メモリ書込アドレスＳ２０
０ｂを定数メモリ４０〜４３へ出力すると共に、全定数
メモリ読出アドレスＳ２００ｃを全定数メモリ３００へ
出力し、それらの各定数メモリ４０〜４３への定数デー
タ変更処理を制御する機能を有している。全定数メモリ
３００は、画像処理演算で使用する定数データを画像処
理装置運用時に必要な数だけ格納するメモリであり、定
数メモリ書込制御部２００からの全定数メモリ読出アド
レスＳ２００ｃに基づき、そのアドレスに格納された定
数データＳ３００を読出して定数メモリ４０〜４３へ出
力する機能を有している。なお、専用用途的な画像処理
装置であれば、全定数メモリ３００をリード・オンリ・
メモリ（ＲＯＭ）で構成してもよいが、汎用性を考えた
場合には、該全定数メモリ３００をランダム・アクセス
・メモリ（ＲＡＭ）で構成し、画像処理装置の立上げ時
に制御部１００から定数データを必要なだけ転送する構
成が望ましい。

【０００８】次に、図１の演算動作を説明する。全定数
メモリ３００には、画像処理装置で使用する定数データ
Ｓ３００が予め格納されている。画像データＤinが外部
入力ポート２より入力されると、その画像データＤinが
入力画像メモリ１０〜１３に格納される。制御部１００
では、１つの画像処理演算シーケンスを実行中の積和演
算回路の次のシーケンスにおける演算で定数メモリ４０
〜４３の内容を変更する必要がある積和演算回路が全て
の積和演算回路３０〜３３の中で１つでもある場合、定
数メモリ書込制御部２００に対して定数メモリ書込用の
制御信号Ｓ１００を送出する。定数メモリ書込制御部２
００は、制御信号Ｓ１００に含まれる制御パラメータに
従い、定数メモリ書込許可信号Ｓ２００ａを有効として
定数メモリ４０〜４３を書込可能状態にし、それらに対
して定数メモリ書込アドレスＳ２００ｂを出力すると共
に、全定数メモリ読出アドレスＳ２００ｃを全定数メモ
リ３００へ送り、その定数メモリ３００から定数データ
Ｓ３００を出力させ、指定された定数メモリ（例えば、
４０）の内容を変更する。この変更処理は、積和演算回
路３０〜３３が現在演算中の処理シーケンスの次に行わ
れる処理シーケンスで必要とする定数データＳ３００を
書込む処理である。そのため、制御信号Ｓ１００は、現
在演算中の処理シーケンスを実行中に制御部１００から
送出され、次の処理シーケンス開始までに定数メモリ４
０の内容変更が終了するようなタイミングで、定数メモ
リ書込制御部２００によって変更処理が行われる。入力
画像メモリ１０〜１３及び定数メモリ４０〜４３の出力
が積和演算回路３０〜３３へ送られると、それらの積和
演算回路３０内の乗算器３０ａ〜３３ａが、入力画像メ
モリ１０〜１３の出力と定数メモリ４０〜４３の出力と
を乗算し、その乗算結果を加算器３０ｂ〜３３ｂへ送
る。加算器３０ｂ〜３３ｂでは、累積加算出力である演
算結果Ｓ３０〜Ｓ３３と前記乗算結果とを加算し、その
加算結果をレジスタ３０ｃ〜３３ｃに格納する。このレ
ジスタ３０ｃ〜３３ｃの内容は、加算器３０ｂ〜３３ｂ
へ入力され、該レジスタ３０ｃ〜３３ｃから積和演算さ
れた演算結果Ｓ３０〜Ｓ３３が出力される。

【０００９】図３は、図１中の定数メモリ書込制御部２
００の構成例を示すブロック図である。この定数メモリ
書込制御部２００では、図１の制御部１００からの制御
信号Ｓ１００を入力する。制御信号Ｓ１００には、定数
メモリ書込パラメータ送出信号Ｓ１０１、読出開始アド
レスＳ１０２、読出開始カウント値Ｓ１０３、読出終了
カウント値Ｓ１０４、定数メモリ４０〜４３用の定数メ
モリ書込信号Ｓ１０５〜Ｓ１０８、定数メモリ書込開始
指令信号Ｓ１０９、及び書込開始アドレスＳ１１０が含
まれている。定数メモリ書込制御部２００では、定数メ
モリ書込パラメータ送出信号Ｓ１０１によりセットされ
る読出開始カウンタレジスタ２０１、読出終了カウンタ
レジスタ２０２、及び書込許可信号レジスタ２０３が設
けられている。読出開始カウンタレジスタ２０１には読
出開始カウント値Ｓ１０３が入力され、読出終了カウン
タレジスタ２０２には読出終了カウント値Ｓ１０４が入
力され、さらに書込許可信号レジスタ２０３には定数メ
モリ書込信号Ｓ１０５〜Ｓ１０８が入力される構成にな
っている。また、定数メモリ書込開始指令信号Ｓ１０９
によってクリアされる制御カウンタ２０４と、該指令信
号Ｓ１０９によって出力Ｓ２０５が１にセットされる書
込制御ビジィ用のフリップフロップ（以下、ＦＦとい
う）２０５が設けられている。読出開始カウンタレジス
タ２０１の出力Ｓ２０１と制御カウンタ２０４の出力Ｓ
２０４には、それらを比較する開始カウンタ比較器２０
６が接続されると共に、読出終了カウンタレジスタ２０
２の出力Ｓ２０２と制御カウンタ２０４の出力Ｓ２０４
には、それらを比較する終了カウンタ比較器２０７が接
続されている。開始カウンタ比較器２０６の出力Ｓ２０
６及び終了カウンタ比較器２０７の出力Ｓ２０７が、書
込ビジィ用ＦＦ２０８の入力側に接続されている。ＦＦ
２０８の出力Ｓ２０８には、全定数メモリ読出アドレス
Ｓ２００ｃを出力する読出アドレスカウンタ２０９、及
び定数メモリ書込アドレスＳ２００ｂを出力する書込ア
ドレスカウンタ２１０が接続されると共に、定数メモリ
４０〜４３に対する定数メモリ書込許可信号Ｓ２００ａ
（Ｓ２００ａ−０〜Ｓ２００ａ−３）を出力する２入力
ＡＮＤゲート２２０〜２２３が接続されている。各カウ
ンタ２０４，２０９，２１０及びＦＦ２０５，２０８が
システムクロックＣＬＫによって動作するようになって
いる。各ＡＮＤゲート２２０〜２２３の入力側には、書
込許可信号レジスタ２０３の出力Ｓ２０３−０〜Ｓ２０
３−３が接続されている。

【００１０】次に、図３の定数メモリ書込制御部２００
の定数データ変更処理動作を説明する。図１の制御部１
００から出力された定数メモリ書込用の制御信号Ｓ１０
０（＝Ｓ１０１〜Ｓ１１０）は、次のような手順
（Ａ），（Ｂ）で定数メモリ書込制御部２００内に入力
され、定数データの変更処理が行われる。 （Ａ） 定数メモリ書込パラメータ送出信号Ｓ１０１ 次のパラメータ（１）〜（５）が入力され、定数メモリ
書込制御部２００内の各レジスタにセットあるいはカウ
ンタにプリセットされる。 （１） 書込開始アドレスＳ１１０ 図１の定数メモリ４０〜４３への書込開始アドレスＳ１
１０が入力されると、それが書込アドレスカウンタ２１
０にプリセットされる。 （２） 読出開始アドレスＳ１０２ 全定数メモリ３００の読出開始アドレスＳ１０２が入力
されると、それが読出アドレスカウンタ２０９にプリセ
ットされる。 （３） 読出開始カウント値Ｓ１０３ 読出開始カウント値Ｓ１０３が入力されると、後述する
定数メモリ書込開始指令信号Ｓ１０９の入力時刻から全
定数メモリ３００のデータ読出を開始するまでのクロッ
クサイクル数で、その読出開始カウント値Ｓ１０３が読
出開始カウンタレジスタ２０１にセットされる。ここ
で、図１の積和演算回路３０〜３３が次の処理シーケン
スを開始するまでに定数メモリ書込が終了するような値
がセットされる。 （４） 読出終了カウント値Ｓ１０４ 読出終了カウント値Ｓ１０４が入力されると、後述する
定数メモリ書込開始指令信号Ｓ１０９の入力時刻から全
定数メモリ３００のデータ読出を終了するまでのクロッ
クサイクル数で、該読出終了カウント値Ｓ１０４が読出
終了カウンタレジスタ２０２にセットされる。 （５） 各積和演算回路３０〜３３に接続されている定
数メモリ４０〜４３に対する定数メモリ書込信号Ｓ１０
５〜Ｓ１０８が入力されると、それらの定数メモリ４０
〜４３各々への書込許可制御信号で、該定数メモリ書込
信号Ｓ１０５〜Ｓ１０８が書込許可信号レジスタ２０３
にセットされる。値が１の時に書込可能、値が０の時に
書込不可とする。

【００１１】（Ｂ） 定数メモリ書込開始指令信号Ｓ１
０９ 前記定数メモリ書込パラメータ送出信号Ｓ１０１が入力
され、それに引き続き、定数メモリ書込開始指令信号Ｓ
１０９が制御カウンタ２０４及び書込制御ビジィ用ＦＦ
２０５に入力されると、その開始指令信号入力後、次の
ような手順（１）〜（４）で図１の定数メモリ４０〜４
３への書込が行われる。 （１） 定数メモリ書込開始指令信号Ｓ１０９の入力 定数メモリ書込開始指令信号Ｓ１０９が入力されると、
制御カウンタ２０４がクリアすると共に、書込制御ビジ
ィ用ＦＦ２０５の出力Ｓ２０５が１にセットされる。こ
のＦＦ２０５では、そのまま１にセットされた状態とな
り、定数メモリ４０〜４３へのデータ書込終了に同期し
て０にリセットされる。これに対し、制御カウンタ２０
４は、定数メモリ書込開始指令信号Ｓ１０９でクリアさ
れ、ＦＦ２０５が１にセットされている間、１つずつカ
ウントアップする。これにより、制御カウンタ２０４
は、定数メモリ書込開始指令信号Ｓ１０９の入力時刻か
らのシステムクロックＣＬＫのクロックサイクル数を出
力する。 （２） 書込開始 開始カウンタ比較器２０６は、読出開始カウンタレジス
タ２０１の出力Ｓ２０１と制御カウンタ２０４の出力Ｓ
２０４とを比較し、それらの出力Ｓ２０１とＳ２０４が
等しくなった時、出力Ｓ２０６を１にする。開始カウン
タ比較器２０６の出力Ｓ２０６が１になると、書込ビジ
ィ用ＦＦ２０８の出力Ｓ２０８が１にセットされる。こ
のＦＦ２０８の出力Ｓ２０８はそのまま１を保持し、定
数メモリ４０〜４３へのデータ書込終了に同期して０に
リセットされる。 （３） データ書込 ＦＦ２０８の出力Ｓ２０８が１になると、定数メモリ書
込許可信号Ｓ２００ａを出力する２入力ＡＮＤゲート２
２０〜２２３の一方の入力が１となり、書込許可信号レ
ジスタ２０３の出力Ｓ２０３−０〜Ｓ２０３−３が１で
ある定数メモリ（例えば、４０）に対して定数メモリ書
込許可信号Ｓ２００ａ−０が１となって定数メモリ４０
への書込が可能となる。他の定数メモリ４１〜４３に対
しては、定数メモリ書込許可信号Ｓ２００ａ−１〜Ｓ２
００ａ−３が０のため、書込が不可能な状態となる。ま
た、ＦＦ２０８の出力Ｓ２０８が１の時、読出アドレス
カウンタ２０９と書込アドレスカウンタ２１０がシステ
ムクロックＣＬＫによって１つずつカウントアップし、
それらのカウンタ２０９，２１０から出力される全定数
メモリ読出アドレスＳ２００ｃ及び定数メモリ書込アド
レスＳ２００ｂにより、全定数メモリ３００に格納され
た定数データＳ３００の読出が行われると共に、その定
数データＳ３００が定数メモリ４０へ書込まれる。 （４） 書込終了 終了カウンタ比較器２０７は、読出終了カウンタレジス
タ２０２の出力Ｓ２０２と制御カウンタ２０４の出力Ｓ
２０４とを比較し、それらの出力Ｓ２０２とＳ２０４が
等しくなった時に出力Ｓ２０７が１となる。終了カウン
タ比較器２０７の出力Ｓ２０７が１になると、書込制御
ビジィ用ＦＦ２０５の出力Ｓ２０５と書込ビジィ用ＦＦ
２０８の出力Ｓ２０８が０にリセットされ、定数メモリ
４０への書込処理が終了する。

【００１２】以上のように本実施例では、制御部１００
から２回の命令（定数メモリ書込パラメータ送出信号Ｓ
１０１、及び定数メモリ書込開始指令信号Ｓ１０９）を
出すだけで、定数メモリ書込制御部２００の制御によっ
て定数メモリ４０〜４３の値を柔軟性をもって自動的に
更新できる。そのため、制御部１００の処理が軽減され
ると共に、定数メモリ４０〜４３のメモリ容量を小さく
でき、処理速度を向上でき、さらに演算の柔軟性を向上
して汎用性を大きくでき、高性能な画像処理装置を実現
できる。なお、本発明は上記実施例に限定されず、例え
ば、積和演算回路３０〜３３、入力画像メモリ１０〜１
３、及び定数メモリ４０〜４３を画像処理量に応じて４
組以外の個数にしたり、あるいは定数メモリ書込制御部
２００を図３以外の構成に変更する等、種々の変形が可
能である。

【００１３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、定数メモリ書込制御部及び全定数メモリを追加
し、その定数メモリ書込制御部を制御部によって制御す
るようにしたので、該制御部から例えば２回の命令を該
定数メモリ書込制御部に出すだけで、該定数メモリ書込
制御部の定数メモリ書換制御処理によって定数メモリの
値を柔軟性をもって自動的に変更できる。そのため、定
数メモリの容量を減少し、処理速度を向上し、さらに演
算の柔軟性が向上して汎用性を大きくできる高性能な画
像処理装置の実現が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示す画像処理装置の構成ブロ
ック図である。

【図２】従来の画像処理装置の構成ブロック図である。

【図３】図１に示す定数メモリ書込制御部の構成ブロッ
ク図である。

【符号の説明】

１０〜１３ 入力画像メモリ ３０〜３３ 積和演算回路 ３０ａ〜３３ａ 乗算器 ３０ｂ〜３３ｂ 加算器 ３０ｃ〜３３ｃ レジスタ ４０〜４３ 定数メモリ １００ 制御部 ２００ 定数メモリ書込制御部 ３００ 全定数メモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 5/20 9191−5Ｌ Ｇ０６Ｆ 15/68 ４００ Ｊ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力される画像データを格納する複数の
   入力画像メモリと、 入力される定数メモリ書込許可信号が有効である時に、
   定数メモリ書込アドレスで指定されたアドレスに定数デ
   ータを格納する複数の定数メモリと、 前記入力画像メモリの出力と前記定数メモリの出力を乗
   算して乗算結果を求める乗算器をそれぞれ有し、それら
   の各乗算結果を累積加算して積和演算を行う複数の積和
   演算回路とを備え、 前記複数の積和演算回路を制御して動作させる画像処理
   装置において、 前記各定数メモリは必要最小限のメモリ容量で構成し、 画像処理プログラムに従い、前記各積和演算回路の処理
   シーケンス変更に伴い前記各定数メモリの内容の変更が
   必要な領域のみをその変更処理シーケンス開始直前まで
   に新しい定数データに書換える処理を終了させるための
   制御信号を出力する制御部と、 画像処理演算時に使用する前記定数データを格納し、か
   つ全定数メモリ読出アドレスが入力されるとそのアドレ
   スに格納された該定数データを前記定数メモリへ出力す
   る全定数メモリと、 前記制御信号を入力し、前記定数メモリ書込許可信号及
   び前記定数メモリ書込アドレスを前記各定数メモリへ出
   力すると共に前記全定数メモリ読出アドレスを前記全定
   数メモリへ出力してそれらの各定数メモリの内容変更を
   制御する定数メモリ書込制御部とを、 設けたことを特徴とする画像処理装置。