JPH07105392B2 - 突起部を有する半導体デバイス構造体 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 従来の技術（第２図、第３図、第４図） Ｃ 発明が解決しようとする問題点 Ｄ 問題点を解決するための手段 Ｅ 実施例 E₁ 突起半導体構造体の製造方法（第５乃至第11図） E₂ 横方向NPNトランジスタ（第１図、第12図、第13
図、第14図） E₃ PNPトランジスタ E₄ 電界効果トランジスタ E₅ 接合電界効果トランジスタ E₆ ショットキ障壁ダイオード E₇ 担抗器 Ｆ 発明の効果 A.産業上の利用分野 本発明は集積回路内の自立半導体台型装置を含む高密度
集積回路構造及びその製造方法に関する。

B.従来技術 過去10年間の半導体集積回路の進歩の目立った特徴は集
積度、速度及び性能の改良にある。この改良はサブミク
ロン幅の露光が可能な新しい（光学的及び非光学的）リ
ゾグラフィ法と、ウェット・エッチングに代るドライ・
エッチング即ちプラズマ・エッチング、反応性イオン、
エッチング（RIE）及びイオン・ビーム・ミリングと、
高い固有抵抗の多結晶相互接続部に代る低固有抵抗のケ
イ酸塩及び耐火金属の使用並びに正確な微細線のリソグ
ラフイを妨げるウエハの表面の変動を補償するための多
重ホトレジストの使用などの半導体処理技法の改良によ
って可能になった。この進歩の背景の主な推進力は、ス
ケーリング即ち装置の寸法の減少にある。それはスケー
リングが直接製造コストの減少及びパホーマンスの改良
につながるからである。スケール・ダウンは回路の集積
度を倍率の２乗分急増するからである。ここでその倍率
は原寸法の、縮小した寸法に対する比として定義され
る。この結果、チップ面積当りの素子数が多くなり、ウ
エハ当りのデバイスの数が多くなって、製造コストが削
減された。スケーリングは又回路の動作電力、キャパシ
タンス及び遅延時間を減少する。それはこれ等のパラメ
ータが回路の寸法に依存するからである。

この様な驚くべき進歩にもかかわらず、従来の技術のデ
バイス集積度の改良には本質的な限界がある。それは集
積回路の種々の能動及び受動デバイスを互に絶縁しなけ
ればならず、この様な絶縁に貴重なチップの領域を費さ
なければならないからである。この様子をくわしく説明
するために、２つの最も良く使用されている絶縁機構で
ある、凹形酸化物分離（ROI）及びポリイミドもしくは
ポリシリコンを充填した溝による分離（PIT）について
参照する。第２図は垂直NPNバイポーラ装置のための従
来広く使用されているROIを示す。その詳細は米国特許
第3648125号及び特公昭51-16270号公報を参照された
い。第２図で、ベース領域12はエミッタ領域14を含む。
Ｎ＋貫通領域16はＰ−基板上に存在するＮ＋サブコレク
タ領域18と接している。ベース、エミッタ及びコレクタ
のコンタクト電極は夫々Ｂ、Ｅ及びＣによって示されて
いる。ROI領域20はバイポーラ・トランジスタを含む基
板10の表面領域を絶縁している。各ROI領域20の下には
Ｐ＋分離領域22があって、ROI領域の熱的成長中にROI領
域20の直下のＮ型エピタキシャル領域が下方に偏析する
事によって生ずる、隣接するトランジスタのＮ＋領域18
間の電気的短絡を防いでいる。しかしながら領域22は高
濃度のＰ型ドーパントを含むので、高濃度のＮ−型ドー
パントを含むサブコレクタ領域18から離れていなければ
ならず、さもないと領域18と22の間に形成されるPN接合
が転位を生じてバイポーラ・デバイス間にリークを生ず
る。又領域22は比較的深くて、サブコレクタ18を取巻い
ているので、これ等の領域間の接合キャパシタンスが高
くなり、トランジスタの動作を遅くする。

代表的なＰ＋分離領域22の幅は約2.5μｍである。サブ
コレクタ18及びアイソレーション領域22間の間隔はトラ
ンジスタの特定の応用によって決まる。例えば、メモリ
に応用する場合には、この間隔は約２μｍであり、高速
度論理回路の応用の場合には、約５μｍである。換言す
ると、ROIによって絶縁されている従来のトランジスタ
はメモリにするか高速度論理回路にするかに依存してコ
レクタ−コレクタ間隔は約6.5μｍもしくは12.5μｍ必
要になる。

ROIに関連する上述の問題を克服するために、第３図に
示した溝（トレンチ）による分離が考案された。その詳
細は米国特許第4104086号及び同第4104086号を参照され
たい。第３図で、プライムを付した番号の種々の素子は
プライムのない番号によって示した第２図の素子に対応
する。第２図のROI20、はポリシリコンもしくはポリイ
ミドを充填したより深い溝20′で置き換えられている。
Ｐ＋分離領域22′はＮ＋サブコレクタ18′から十分離れ
ているので、ROIの場合の様にこれ等の高添加領域間の
高い接合キャパシタンスの問題は溝分離中には存在しな
い。溝分離法の他の長所は溝がポリシリコンもしくはポ
リイミドで充填されているかどうか、トランジスタがメ
モリもしくは高速度論理の応用を意図しているかどうか
に拘らず、溝の幅がROIに比べて小さい（典型的には1.5
μｍ）点にある。

しかしながら、溝による分離には溝の両側からの転位の
クリープもしくは電荷の注入によって溝の効果がなくな
るというやっかいや問題に対処するため複雑な一連の処
理段階を必要とする。さらにROIに比べて溝分離の幅が
著しく減少したにも拘らず、将来の極めて高い密度及び
性能の回路にとっては、この分離機構によって必要とさ
れるチップの領域は依然高いと云わねばならない。

従来の技術の分離機構によって貴重なチップの領域に課
せられる厳密な要求に加えて、従来のバイポーラ・デバ
イスでは装置の種々の素子のすべてのコンタクトをモノ
リシック・シリコンの上面に形成しなければならない。
コンタクトはホトリソグラフィによって画定されるの
で、これ等のコンタクトによって占有されるシリコンの
領域は或る限界を越えて減少出来ない。この事を説明す
るために、取り囲む絶縁分離領域のない第２図及び第３
図のバイポーラ・デバイスの上画図を参照されたい。第
４図に示した様に、コンタクトＢ、Ｃ及びＥは略共通の
幅W2、及び夫々長さL2、L4及びL6を必要とする。コンタ
クトは互にもしくは分離領域からL1、L3、L5、L7、W1も
しくはW3だけ分離していなければならない。この結果、
トランジスタによって占有されるケイ素領域は一方向に
L1＋L2＋L3＋L4＋L5＋L6＋L7の寸法を有し、垂直方向に
W1＋W2＋W3の寸法を有する。たとえこれ等の寸法を通常
のリソグラフィによって達成可能な最小の間隔Ａに迄減
少出来ても、トランジスタの占有する面積は7A×3Aにも
なる。換言すれば、従来の技術のトランジスタで達成出
来る面積の削減にはリソグラフィ上の限界がある。

C.発明が解決しようとする問題点 本発明の目的は装置の構造部が占有するシリコンの領域
を減少して集積回路のデバイス密度を高める事にある。

本発明の他の目的は、装置の寸法及び関連する寄生キャ
パシタンスの減少によって性能が向上された集積回路デ
バイスを提供することにある。

本発明のさらに他の目的は、隣接する集積回路の装置間
の絶縁分離を省略することにある。

本発明のさらに他の目的は、従来の方法に比してマスキ
ング段階の回数が著しく減少した集積回路を製造する方
法を提供することにある。

D.問題点を解決するための手段 本発明の目的はモノリシック・シリコン本体から突出す
るサブミクロン幅の細長い添加単結晶構造体によって達
成される。３次元構造をなす単結晶構造体は第１の導電
型の下方区分及び第２の導電型の上方区分を含み、これ
等の区分の幅を決定する２つの側面は絶縁材料で覆われ
ている。上の区分は狭い上部及び下部並びにより広い幅
の中央部より成る。突起構造体の下の区分及び上の区分
の下部は絶縁材料で形成出来、全体的に絶縁されたシリ
コン突起構造体にする事が出来る。

この３次元突起シリコン構造体中に横方向PWPもしくはN
PNバイポーラ・トランジスタ、電界トランジスタ・高さ
の高いもしくは低い障壁のショットキ障壁ダイオード及
び抵抗器を含む所望の高性能の半導体デバイスを形成出
来る。例えば、NPNトランジスタの場合には、突起構造
体の中央部分の中心領域がベース領域になり、エミッタ
及びコレクタは相互に向き合う関係に２つの外側の側面
領域中に埋設され、その間のベースを介してエミッタか
らコレクタにキャリアが効率的に注入される様にされ
る。デバイスの種々の素子への電気的接続は３次元構造
体の上部及び、もしくは側面上に形成される。デバイス
はシリコンの本体から突出していて、自己絶縁されてい
るので、面積を費す絶縁分離を必要としない。この改良
は各装置がケイ素のサブミクロン幅の部分のみを占有す
るという事実と相まって、デバイスの占有するシリコン
領域を著しく削減し、集積回路の密度を著しく向上させ
る。

次にモノリシック・シリコン基板から突出する３次元構
造体の製造方法を説明する。第１の導電型（以下簡単の
ためにＮ型とする）単結晶シリコン本体、及びその表面
部分上に第２の導電型（以下Ｐ型とする）を有する構造
体が与えられる。通常の側壁影像転写技法によって、シ
リコン本体のＰ型領域上にサブミクロン幅の絶縁体の柱
体（スタッド）を形成する。この柱体をマスクとして使
用して、露出したＰ型領域の上部を反応性イオン・エッ
チし、本体の残りの部分から突出する対応するサブミク
ロン幅のＰ型ケイ素を形成する。次に厚い酸化物の壁を
柱体及び突起部の側面上に形成する。この厚い酸化物の
側面構造体をマスクとして使用し、Ｐ型シリコンの中央
部をさらにエッチして裸の壁を有する広いＰ型シリコン
の下部及び柱体の酸化物のキャップで覆われた狭いＰ型
のケイ素の上部より成る突起構造体を形成する。次の酸
化物−窒化物の２重マスクをＰ型シリコンの裸壁及び酸
化物の側壁上に形成する。エッチ処理を続けて残りのＰ
型シリコン及びその下のＮ型単結晶シリコンの一部を完
全にエッチする。結果の構造体は下から順にＮ型シリコ
ン、Ｐ型シリコンよりなる完全に露出した幅の広い下
部、中間の幅のＰ型の中央部及びＰ型シリコンの狭い幅
の上部より成る。中央部及び上部の側面は夫々酸化物−
窒化物及び（厚い）酸化物−窒化物マスクによってマス
クされ、上部の屋根は上記の絶縁体間柱である。次に窒
化物をエミッタ及びコレクタを形成するシリコン突出構
造体の領域を除くすべての個所から除去する。その後、
熱的酸化によってシリコン構造体の露出した幅広い下部
の選択した領域中に、厚い酸化物の側壁を形成し、同時
に露出したＮ型シリコン本体の残り上に厚い酸化物層を
形成する。これに代って、この熱的酸化を下部のシリコ
ンが完全に酸化物に変化する迄続けてシリコン本体から
突出する全体が絶縁されたシリコン構造体にする事も出
来る。

この様にして形成した突起構造体はこれから種々の能動
もしくは受動デバイスを製造するのに使用される。例え
ば横方向NPNトランジスタを製造するためには、中間幅
のＰ型シリコン部分に対応する部分の窒化物−酸化物マ
スクを除去し、Ｎ型添加物を、この様にして露出した２
つの側面から導入し、トランジスタのベースになる中央
のＰ型領域によって分離されたエミッタ及びコレクタを
形成する。次に接点メタラージを突起構造体の両側上に
形成し、エミッタ及びコレクタに自己整合した接点が与
えられる。次に絶縁体柱体をエッチして除去し、ベース
・コンタクト部を露出し、ベース接点メタラージを形成
する。代換例として、絶縁体の柱体を先ず、エッチして
除去し、続いてエミッタ、ベース及びコレクタ並びに接
点メタラージ層を形成する事も出来る。

E.実施例 E1.3次元突起半導体構造体 第５図乃至第11図を参照するに、半導体本体から突出し
た自立３次元構造体の製造のための相継ぐ製造段階が図
示されている。第５図の構造体は説明の目的のためには
Ｐ導電型として示された単結晶シリコン基板30を含む。
基板30はＮ型でもよい。基板30は代表的には〈100〉結
晶配向のシリコンであり、抵抗は10乃至20オームcmの程
度である。基板30の上にはエピタキシャルのＮ型層32が
成長されている。層32を形成するエピタキル成長方法は
1000-1150℃の範囲の温度で４塩化シリコン及び水素も
しくはシラン及び水素の混合物を使用する如き通常の技
法によって行われる。高密度の集積回路のための層32の
厚さは１万至３μｍの程度である。次にエピタキシャル
層32を酸化して、その表面上に典型的には約500乃至100
0Åの厚さの層34を形成する。

ここで示した厚さ及び他の寸法は説明を明瞭にするため
に選択したものであり、限定的に解釈すべきではない事
に注意されたい。同様に本発明の製造方法全体にわたっ
て使用される種々のエッチ段階は、これ等が通常のもの
である限り説明を省略する。窒化シリコン材料はCF4等
を使用する反応性イオン・エッチング（RIE）によって
ドライ・エッチされ、熱いリン酸を使用してウエット・
エッチされる事は一般に知られている。ポリシリコン
（多結晶シリコン）は例えばSF6及びCl₂の混合物を使用
するRIEによってエッチされ、HF/Cr₂O₃もしくはピロカ
テコールのいずれかによってウェット・エッチされる。
２酸化シリコンはCF₄等を使用するRIEによって、又緩衝
HFによってウェット・エッチされる。次にＰ型領域36が
エピタキシャル層32の表面部分中に形成される。領域36
は能動領域として働き、その中に最終の半導体装置が形
成される。例えば、もし最終の意図したデバイスがバイ
ポーラ・トランジスタもしくは電界効果トランジスタで
ある時は、場合に応じてベース−エミッターコレクタも
しくはソース・ドイレン・ゲートが領域36中に形成され
る。Ｐ型領域36は適当なエネルギー及びドーズ量のホウ
素イオンを使用する深いイオン打ち込み及びこれに続く
熱的再拡散によりその中に均一なもしくは非均一な濃度
のドーパントを与える事によって形成される。例えば、
もし最終の意図した構造体がNPNトランジスタである時
には、領域36には下部が高いドーパント濃度（例えば約
５×10¹⁸原子/cc）及び上部が低いドーパント濃度（例
えば約２×10¹⁶原子/cc）の非均一な即ち勾配ドーパン
ト濃度が与えられる。以下の記述から明らかになる様
に、このドーパントの勾配は電子に対する効果的な障壁
として働き、エミッタ効率、従ってトランジスタの利得
を増大する働きを有する。

続けて第５図を参照するに、次の一連の製造段階は酸化
物層34上に全面付着によって、例えば窒化シリコン38、
ポリシリコン40、窒化ケイ素42及び酸化シリコン44の相
継ぐ層を形成する事を含む。窒化シリコン層38及び42の
各々の厚さの範囲は略500-1000Å、ポリシリコン40のそ
れは0.5-1.5μｍ、酸化シリコン44のそれは500-1000Å
である。ポリシリコン40の厚さはその後そのポリシリコ
ン40の一部と並置関係に形成される酸化物の柱体（スタ
ッド）の厚さによって決定される事に注意されたい。

次に、通常のリソグラフイ及びエッチング技法によっ
て、酸化物層44が第６図に示した様にパターン化され、
これにより層44の端46はＰ型領域36の略中央に対応す
る。この様にしてパターン化した酸化物44をマスクとし
て使用し、下の窒化物42及びポリシリコン40を例えば適
切な反応性エッチ種を使用する反応性イオン・エッチン
グによってエッチし、酸化物の端46に対応する鋭い垂直
なポリシリコン壁を生ずる。これ等のエッチ段階の終点
の検出は窒化物38によって都合よく与えられる。次に残
りの上部の酸化物層44を例えばウエット・エッチを使用
して除去し、結果の構造体を熱的に酸化してポリシリコ
ン40の露出した壁に接して厚い酸化物の柱体48（第７
図）を成長させる。この酸化段階中、露出ポリシリコン
の一部が消耗され、酸化物の柱体48が第７図に示した様
に窒化物のマスク42を越えて突出する。柱体48が外側に
突出する程度は熱的酸化の前にウエットエッチを使用し
て、露出ポリシリコンの壁に適切なくぼみを与える事に
よって制御出来る。柱体の幅は究極的に得られる所望の
装置の幅によって支配される。代表的な間柱48の幅は0.
5乃至1.5μｍの範囲内にあり、サブミクロン幅の装置を
製造する際の好ましい幅は約0.8μｍである。

この後、上の窒化物層42及び窒化物層38の露出部分をRI
Eで除去する。次に前段階の結果露出したポリシリコン4
0を例えばピロカテコールで除去し、孤立して自立した
酸化物の柱体を残す。この様にして形成した酸化物の柱
体48はサブミクロン幅のシリコンの突起構造体を形成す
るための後続の一連のエッチ段階中の有効なサブミクロ
ンのマスクとしての働きをする。

次にベークしたホトレジストの平坦化層を形成し、次に
ホトリソグラフイによって、柱体の望ましくない部分を
RIEによって除去し、所望の長さの柱体にする。間柱形
成方法の詳細については、1984年12月刊のIBM・テクニ
カル・デイスクロージャ・ブリテン第27巻、第7B号、第
4510−第4514頁のＳ・Ｄ・アラビア著の論文「高速バイ
ポーラデバイスの製造方法」（“High Speed Bipolar P
rocess" by S.D.malaviya、IBM Technical Disclosure
Bulletin、Vol.27、No.7B、PP.4510-4514、December 19
84）及び、米国特許第4430791号を参照されたい。

次に第８図を参照するに、例えば全面RIEにより、先ず
酸化物の柱体（スタッド）48によってマスクされていな
い窒化物38及び酸化物34の一部を除去し、続いてＰ型の
単結晶エピタキシアル材料の上部の表面層を除去する。
このエッチングによって除去する単結晶材料の厚さは典
型的には、0.25乃至0.5μｍの範囲である。これ等のエ
ッチ段階から得られる構造体は第８図に示されている。
この構造体はサブミクロン幅のＰ型単結晶シリコン突起
部50、その上の夫々酸化物34及び窒化物38の残存層Ａ及
び酸化物の柱体48より成る。続けて第８図を参照する
に、次に短かい熱的酸化段階によって、露出したシリコ
ン基板上に薄い酸化物層（図示されず）を形成し、次い
で気相化学付着（CVD）によって比較的厚い（典型的な
厚さは0.2-0.4μｍ）酸化物を全構造体上に付着する。
熱的酸化によって形成する薄い酸化物層は単結晶シリコ
ン上の直接上に、シリコンを汚染する一般に汚いCVD酸
化物が形成されるのを防止するのに必要である。次に、
RIEによって水平な表面上の大部分の酸化物を除去し、
符号の組み合わせ50-34A-38A-48によって示した構造体
の両側に接して、酸化物52及び54の実質的に垂直な側壁
を残す。

次に第９図を参照すると、RIEを続けて単結晶シリコン
材料36を約0.4-0.6μｍの深さだけさらにエッチして、
高さδ及び上部50の幅よりも広い幅を有する突起Ｐ型単
結晶シリコン構造体の中央部56を形成する。このエッチ
段階を遂行する程度は最終構造体を利用する特定の応用
によって支配される。例えば、バイポーラ・デバイスの
応用の場合には、エミッタ及びコレクタは中央部56の外
側の表面領域に形成され、寸法δがエミッタ及びコレク
タの接点の幅を決定する。

これ迄の及び今後のエッチ処理の各々で酸化物の柱体48
も又エッチされる事を理解されたい。しかしながらこの
使用条件で酸化物の他の材料に対するエッチング速度の
比はどちらかと云えば小さいので、（例えば酸化物のシ
リコンに対するエッチング速度の比は略1/10である）。
柱体48は著しくはエッチされない。事実、このエッチン
グ速度の比を念頭において、柱体の厚さを調節し、最適
なエッチ・マスクとして利用する事が出来る。

再び第９図を参照するに、構造体は次に短時間再酸化段
階を受け、シリコンの中央部56の垂直露出側面上に薄い
２酸化シリコン層58を、続いて酸化物58のCVDによって
全構造体上に窒化物層60を成長させる。次にこの様にし
て形成した酸化物及び窒化物をRIEによって再びエッチ
し、酸化物58上に薄い窒化物層60を残す。この様にし
て、新しく形成したＰ型ケイ素の中央部56の壁は酸化物
−窒化物マスクで保護されている。この酸化物−窒化物
を形成する段階中に、当然予期されるように、この２重
絶縁層は厚い酸化物の側壁52及び54上にも形成される。
上述のCVDによる酸化物の付着段階は熱的酸化物層の厚
さを増大するのに主に利用されたものであり、多くの場
合に省略出来る。

ケイ素の中央部56の垂直壁がこの様にして保護されたと
き、再び第９図を参照するに、RIEを続けて、残ったＰ
型のシリコン36全体を完全にエッチし、続けてその下の
Ｎ型のシリコンを十分な深さ（代表的には0.5-1.5μｍ
の範囲）さらにエッチし、第10図に示した様なＮ型のエ
ピタキシャル・シリコンの本体32から突出した構造体を
形成する。この様にしてＰ型シリコン領域36（第５図を
参照）をＮ型のシリコンのベース62上に突出するサブミ
クロン幅の構造体に完全に変形される。第10図に示した
様に、突起構造体の上部は多層の絶縁体によってマスク
され、下部は露出している。

次に、シリコン56に接触するデバイス接点が後で形成さ
れることになる。領域に対応する垂直な窒化物層60-60
の領域を保護するためにホトマスク工程が使用される。
次に窒化物層60-60の残りをプラズマ・エッチングの様
な等方性のエッチング段階で除去する。通常の様に、ホ
トマスキング段階の前に極めて短時間の熱的酸化工程を
使用して、露出したシリコン表面を被覆する。

次に第10図に示した構造体をウエット・エッチング工程
によってエッチし、下部のＮ及びＰ型シリコンの露出垂
直壁をわずかにくぼませるし典型的には、約0.1-0.2μ
ｍ）。次に、第11図に示した様に構造体を熱的に酸化し
て、シリコンの露出部上に厚い（約0.2-0.5μｍ）の酸
化物の側壁64を形成し、同様にＮ−型エピタキシヤル・
シリコン材料32の残りの上に厚い酸化物層66を形成す
る。上部の垂直壁は窒化物60によって覆われているの
で、この酸化段階中にはこれ等の壁上に酸化物は形成さ
れない。

この様にして、単結晶シリコンの自立した突起構造体を
形成する。構造体は細長く、サブミクロンの限界に達す
る狭い幅を有する。第11図を参照するに、この構造体は
厚い酸化物の側壁64-64を有するＮ型シリコンの狭いの
下部68を含む。上部はその全体をＰ型シリコン材料で形
成される。上部はさらに比較的幅広い中央部56並びに狭
い上部50及び下部72より成る。上部の側面は絶縁材料、
即ち酸化物及び窒化物の多層によって覆われている。こ
の突起構造体はこれから多数の高性能でコンパクトな能
動及び受動半導体装置を製造するのに適している。この
構造体は自立して、モノリシックなシリコン本体の上に
突出しているので、絶縁体による分離は必要でない。

ケイ素の突起部50-56全体の絶縁分離は熱的酸化工程を
続けて、下部68及び下部72に対応する全体のシリコンが
消耗する迄酸化物の側壁64を成長させる事で容易に達成
出来る。換言すれば、熱的酸化はシリコン68及び72が完
全になくなる迄酸化物の側壁64の厚さを増大する様に続
ける。こうして得られた構造（第11図には図示されてい
ない）は単結晶シリコン・ペデスタル構造50-56からな
り、これはシリコン基板30とは一体であるが、２つの酸
化物側壁64、64（第11図）の組み合わせにより形成され
た酸化物の支持構造によりシリコン基板30から電気的に
完全に絶縁されている。この場合、垂直壁の選択した領
域からの窒化物の除去は領域64及び66の酸化物が部分的
に形成された後迄延期される。これによって領域56及び
50を対応してピンチ・オフすることなく、シリコン領域
68及び72が容易にピンチ・オフされる。

次に第11図の構造体から出発して半導体デバイスを製造
する特定の方法を説明する。

E2.NPNトランジスタ 横方向NPNトランジスタを形成する目的のために、Ｐ型
単結晶シリコンの中央部56（第11図）を使用して、その
中にデバイスの素子を形成する。最初、突起構造体の上
部に対応する２つの垂直壁上の窒化物層60-60を通常の
ウェット・エッチによって除去する。こうして得られた
構造体は基本的には垂直壁の表面全体を保護する酸化物
の被覆層より成る。より具体的には、第11図から明らか
な様に、突起構造体は上部及び下部が厚い酸化物で、中
央が薄い酸化物で覆われている。ここで、他のウエット
・エッチ工程を実施して、上部及び下部の側壁の酸化物
に著しい影響を与える事なく、薄い酸化物側壁に対応す
る領域のコンタクト部を開ける。

その後、エミッタまたはコレクタ接点を覆うパッチ領域
を形成するために前もってパターン化され反応性イオン
・エッチングされたドープされた多結晶シリコンからな
る薄層を使用するものとしてのカプセルまたは他のドー
パント拡散技術を用いることによって、２つの露出され
た側面からＰ型シリコン物質56にヒ素などのＮ型ドーパ
ントが導入され、これにより第12図に示すようにトラン
ジスタのエミッタ74及びコレクタ76が形成される。

及びコレクタ76間の領域78はNPNデバイスのベースを構
成する。エミッタ74及びコレクタ76はベース78に関して
対称に位置し、同一の方法を有する。さらに重要な事
は、Ｎ型ドーパントの拡散は厚い酸化物の上部及び下部
の側壁に関して閉込められた関係にあるエミッタ及びコ
レクタを形成する様に制御され、以てエミッタに逆注入
されるホールが最小になる点である。エミッタ及びコレ
クタの水平及び垂直方向の寸法は代表的な場合夫々0.2
乃至0.4μｍ及び0.4乃至0.6μｍの範囲にある。ベース
の幅、即ちエミッタ74のコレクタ76の距離は代表的には
0.2乃至0.4μｍである。デバイスのモデリングによっ
て、ベース幅が0.2μｍ程大きくても、依然極めて高速
な装置が得られる事がわかった。

エミッタ及びコレクタ領域74及び76を夫々形成した後、
NPNトランジスタのベース・コンタクトを形成する。こ
れを達成するために、第12図で、先ず、ホトレジスタの
平坦化層を構造体上に付着し、次にホトマスク段階によ
ってベース・コンタクトを形成すべき突起構造体の上部
を露出する。次に突起構造体の上部上に残った酸化物の
柱体48並びに下の窒化物36A及び酸化物34Aを除去して、
ベース78の狭い最上部50を露出する。次に、ホトレジス
トを剥離して、狭くして最上部50にした元のＰ型領域の
ドーパント種と同じドーパント種を使用してドーピング
段階を行い、トランジスタの利得を増強する最上部50の
Ｐ型ドーパントのプロフィールを確立する。具体的に
は、上部層には典型的に約５×10¹⁸ホウ素原子/CCの高
ドーパント濃度、下部層には典型的は約２×10¹⁶ホウ素
原子/CCの低ドーパント濃度が確立される。同じ様なド
ーパント・プロフィールはベースの下部72内にも自然に
形成されている。それはこのNPNトランジスタの製造に
関連する種々の熱処理段階で深くインプラントされてい
たＰ型種の外方拡散によるものである。換言すれば、下
部72は低層が高いドーパント濃度、上層が低い濃度のド
ーパント・プロフィールを有する。これは上のベース部
50のドーパント・プロフィールの鏡像をなくしている。

ベース部50及び72に確立されたドーパントのプロフィー
ルはトランジスタ動作中のエミッタ74から注入される電
子への障壁として効果的に働くだけでなく、これ等の電
子をエミッタ74とコレクタ76の間の直行経路に向けて収
束する働きを有する電界を生ずる。換言すれば、電子は
ベース・コンタクトもしくはＮ型ケイ素68のいずれにも
進む事が出来ない。この様な２重動作はエミッターコレ
クタ効率を著しく高め、トランジスタの利得を増大す
る。

上述の如くベース領域の電界収束ドーパント勾配を与え
た後に、ベース・コンタクト形成処理を続ける。第１図
及び第13図は夫々最上部の絶縁層を除去した後の３次元
トランジスタ構造体の透視図及び断面図である。通常の
リソグラフィ及びエッチング技法を使用して、ベース・
コンタクト開孔を第１図に示した如く細長い突起構造体
の背部に形成する。それには先ず全体のシリコン基板上
にホトレジストの平坦な層を突起構造体の最上部の表面
のレベル迄付着する。次にホトレジストをベークし、続
いてRIEによってＰ型ケイ素50上の酸化物の全最上部表
面を露出する。

次に、露出した酸化物をウエット・エッチもしくはRIE
あるいはその組合せによって除去し、シリコン50の上部
表面を露出する。さらに他のホトリソグラフィ段階を使
用して、ベース接点を形成すべき酸化物の側壁の一部52
及び54を除去する。こうして得られた構造体は両側面に
ベース領域50の露出垂直壁部50A及び50B（第13図には示
されているが、第１図には示されていない）と場合によ
って残った側面の酸化物52及び54によって形成された物
理的段差部86を有する。ホトレジストを剥離した後に、
ケイ素の露出部分を熱的酸化物の薄層によって保護す
る。

第12図及び第14図に示した様にNPNPトランジスタの製造
を続けるために、絶縁体層80、例えば平坦化石英もしく
はポリイミドを酸化物層66上に付着して、その後その上
に形成する金属線のキャパシタンスを減少する。次に、
エミッタ74、コレクタ76及びベース50に自己整合する金
属化コンタクトを、緩衝HF中のウェット・エッチによる
コンタクト開孔の形成、白金の様なコンタクト治金層の
スパッタ付着、燃結してケイ化白金（pt si）層90を形
成する段階（第12図及び第14図）を含む通常の技法で形
成される次に夫々エミッタ74、コレクタ76及びベース50
に対する金属化接点と接するパターン化された金属線8
2、84及び88を形成する。自己整合メタラージ処理によ
って接点及びパターン化金属線82、84及び88を形成する
方法の詳細については米国特許第4400865号、1983年８
月刊アイ・ビー・エム・テクニカル・デイスクロージャ
・ブリテン第26巻、第3A号、第1063頁−第1065頁の論文
「サブミクロン間隔を与えるための金属剥離方法」
（“Metal Lift-Off Process for Submicron Spacing
s"、IBM Technical Disclosure Bulletin、Vol.26、No.
3A、PP.1063-1065、Aug.1983）、及び1984年12月刊アイ
・ビー・エム・テクニカル・デイスクロージャ・ブリテ
ン第27巻、第7B号 第4510-4514頁「高速バイポーラ装
置の製造方法」（“High Speed Bipolar Process"、IBM
Technical Dis closure Bullitin、Vol.27、No.7B、PP
4510-4514、Dec.1984）に与えられている。コンタクト
を形成するのに使用出来る他のメタラージ金属にはチタ
ン・タンタル・チタン−タングステン、パラジウム及び
モリブデンがある。Ptsi接点メタラージ金属を使用し、
非反応白金は燃結後に王水によって除去される。同様に
他のケイ化物を使用する時は他の適切なエッチング剤を
使用する。接点金属は約0.05-0.1μｍの厚さにスパッタ
される。

単結晶シリコンのコンタクト領域上に直接コンタクト治
金層をスパッタリングする代りに、ポリシリコンの薄膜
を単結晶シリコンと接点金属間に介在させる事が出来
る。結果のポリシリコン−シリサイド（ポリサイドとも
呼ばれる）は、トランジスタの種々の素子に優れた、低
抵抗の接点を与える。

上述の様にして形成した柱体で画定したNPNトランジス
タの公差は狭い。トランジスタの横方向の寸法はリソグ
ラフイによる限界があるが、幅には限界がない。従って
極めて小さな（十分なミクロンの寸法内にある）装置の
製造が容易である。装置が小さくなればなる程、寄生キ
ャパシタンスも小さくなり、性能の利点が直接得られ
る。トランジスタの低寄生キャパシタンスの他の利点は
12-30GH₂の範囲の極めて高いカット・オフ周波数にあ
る。この構造体によって、エミッタが効果的に組み込ま
れるので電荷の逆方向注入がなくなり、トランジスタの
固有利得が著しく高くなる。他の利点はコレクタにクラ
ンプ・ショットキ・ダイオードを必要としない点にあ
る。それはコレクターベース接合の寸法が小さいため
に、この接合に蓄積される電荷が最小になる点にある。
クランプ・ダイオードがなくなる事によって回路の密度
を高くする事が出来る。最後にベース領域の電界収束能
力によってエミッタから注入される電子の損失が実質的
になくなり、これによってトランジスタの利点がさらに
改善される。

E₃.PNPトランジスタ 本発明に従って柱体で画定されるPNPトランジスタを形
成するためには、必要なドーパントを適切に変更し、熱
処理を調節する事によって第５図乃至第11図、第１図、
第12乃至第14図の基本的段階を使用する。例えば横方向
PNP装置を形成するためには、Ｐ型領域36を形成した方
法と同様にＰ型エピタキシャル単結晶シリコン基板にＮ
型ドーパントの拡散を行う。このＮ型領域は種々の通常
の技法のうち任意のものによって形成出来る。Ｎ型領域
を形成した後、第５乃至第７図に使用したものと同一技
法を使用してPNPトランジスタを画定するため酸化物の
間柱を形成する。同様に第８図乃至第11図に使用したの
と同じ技法を使用してＰ型の下部及びＮ型の上部を有す
る突起構造体を形成する。次に第12図に示したＮ型エミ
ッタ及びコレクタと同様にはめ込まれたＰ型の対応領域
を上部に形成する。同様にベース領域の上部からＮ型ド
ーパントをベース領域に導入してNPNトランジスタと関
連して上述した電界収束能力を与える。第１図、第13図
及び第14図に示したのと同様にしてＰ型エミッタ及びコ
レクタ並びにＮ型ベースに接点を形成する。

E₄．電界効果トランジスタ 絶縁ゲート電界効果トランジスタ（IGFET）を形成する
ためには、第12図に示した構造体を出発点にする。エミ
ッタ74及びコレクタ76がIGFETのソース及びドレインと
なり、連続したベース領域50、78の上部表面がゲート領
域になる。この連続した領域にホウ素の様なＰ型ドーパ
ントを注入してIGFETの所望の閾値特性にする。IGFETに
最適性能を与えるためには、ケイ素50の上部表面を適当
な深さ迄エッチングし、ゲートとソース／ドレイン拡散
部（夫々74/76）間の垂直間隔を減少する。理想的には
ゲートは出来るだけソース／ドレイン拡散部に接近する
ように配列されている。このエッチング工程は当然シリ
コン50中に溝を与え、その中に後にゲート電極を与え
る。次に、ゲート絶縁体（例えば酸化物もしくは酸化物
−窒化物）を領域50の露出上部表面上に形成し、続いて
その上にゲート電極を形成し、ゲートに通常の方法で接
点メラタージ層を形成する。

E₅．接合電界効果トランジスタ 接合電界効果トランジスタ（JFET）を形成するためには
先ずＰ型拡散部36が存在しない半導体本体30（第５図）
の領域からシリコンの突起部を形成する。換言すれば、
JFETを形成するためのシリコン突起部構造体は上述の種
々のマスキング及びエッチング段階を使用して、夫々Ｎ
型シリコン32及びＰ型ケイ素本体30を通してエッチング
する事によって形成したＮ型単結晶シリコンの上部及び
Ｐ型ケイ素の上部より成る。

JFETのためのソース及びドレイン領域はバイポーラ・デ
バイスのエミッタ74及びコレクタ76（第12図）の形成と
類似の方法で形成される。次にシリコン突起部の最上部
上の残った絶縁材料を除去する。Ｐ型ドーパント（例え
ばホウ素）をＮ型シリコン50（図には示されていない
が、第12図のＰ型シリコン50の部分に対応する）に上部
から導入してシリコンの上部50をＰ型にしてJFETのゲー
トにする。Ｐ型ドーパントはＰ型層の下端がソース／ド
レイン拡散部に接近する様に上部から導入する。最後に
バイポーラ装置のエミッタ、コレクタ及びベース・コン
タクトに関連して上述したのと同様にして、ソース、ド
レイン及びコンタクトを形成する。

E₆．ショットキ障壁ダイオード バイポーラ・デバイスを形成するのに使用したのと同一
段階を使用して、サブミクロン寸法で低障壁及び高障壁
ショットキ障壁ダイオード（SBD）を形成する事が出来
る。第12図を参照するに、連続した領域50-78は今の場
合Ｎ型である。領域68はＰ型である。上部50は陽極に対
応し、エミッタ74もしくはコレクタ76或いはその両方が
SBDの陰極として働く。適切な追加的なリン添加を陽極
領域に行って、ダイオードの障壁の高さを調節する事が
出来る。再び、通常のマスキング、添加及びエッチング
を行ってダイオードの陽極及び陰極に電気的接点を容易
に形成する事ができる。

この構造によってショットキ・ゲートJFETの形成が容易
になる。この場合、上述のIGFETの場合と同様な方法に
より、ゲートを可能な限りソース／ドレイン拡散に近づ
けるためのエッチング工程が実行される。

E₇．抵抗器 サブミクロン幅の抵抗器を形成するためには、第12図に
おいてエミッタ及びコレクタを形成する事なく、中央の
Ｐ型の各々シリコン領域72-78-50を使用する。２つの金
属接点はNPN装置の単一のベース接点を形成した場合と
同じ様にして、突起構造体の長さに沿う所望の間隔のを
おいて形成する。抵抗器の値を所望のシート抵抗値にす
るために領域72-78-50中に追加のホウ素添加を行う事が
出来る。

代換例として、コンタクトは、最上部でなく、上述のNP
Nトランジスタのエミッタ及びコレクタ・コンタクトの
場合と同様にケイ素突起構造体の幅を決定する側面に接
する抵抗器に形成する事が出来る。

以上要約すると、本発明により、多数の能動及び受動半
導体集積回路装置を製造出来る。シリコン本体から突起
した新規な単結晶シリコン構造体が与えられる。サブミ
クロン幅の柱体によって画定される。３次元自立構造体
は柱体の幅に対応する幅、リソグラフィの限界によって
決まる長さ及びその最上部に形成される装置と半導体本
体中の他の装置から効果的に（電気的な意味で）分離す
る様に調節した高さを有する。デバイスへの電気的金属
化接点も必要に応じてサブミクロンの寸法にする事が出
来、突起構造体の上面もしくは側面或いはその両方に形
成出来る。

F.発明の効果 本発明の構造体は要望されているデバイス小型化及び集
積密度向上という目的を完全に満足する。すなわち、本
発明によれば、デバイスは非常に小さく、その種々の素
子への接点は突起構造体の３つの側面のすべてを利用し
て与える事が出来るので、チップの領域が著しく節約さ
れ、集積回路の密度が極めて高くなる。デバイスは絶縁
体による分離を必要としないので、デバイスの密度がさ
らに増大する。寸法が小さくなる事によって、寄生キャ
パシタンスも小さくなり、性能上の利点が得られる。

上述の基本的３次元シリコン構造体の製造方法及びこの
構造体を個々の半導体装置を製造するのに適用する方法
は簡単で、わかりやすく、従来の方法と比較してマスク
キング段階の数が著しく少ない。NPN装置を製造するた
めには、例えば、本発明の方法は通常の方法と比較して
わずか略1/3になる。従って本発明により著しく製造コ
ストを低下することができる。

尚、本発明の集積回路構造体及び関述する製造方法はシ
リコンを用いた技法に関連して説明したが、ヒ化ガリウ
ムの様な互換可能な他の材料のみならず、一部の超電導
材料も容易に使用出来る。

【図面の簡単な説明】

第１図は本発明に従う横方向NPNトランジスタ構造体の
透視図である。第２図及び第３図は一般に知られている
従来の絶縁体分離バイポーラ・トランジスタ構造体の断
面図である。第４図は第２図及び第３図に示した従来の
トランジスタの種々の要素に対する金属化接点によって
占有される面積を示した上面図である。第５図、第６
図、第７図、第８図、第９図、第10図及び第11図は本発
明の原理に従って３次元半導体構造体を形成するのに使
用する製造方法の実施例の種々の段階を示した断面図で
ある。第12図は第11図の構造体を使用して本発明に従い
製造した横方向NPNトランジスタの断面図である。第13
図及び第14図は夫々ベース接点開孔及びベース接点メタ
ラージ層を示した第12図のトランジスタ構造体の背部の
断面図である。 10……基板、12……ベース、14……エミッタ、16……貫
入領域、18……サブコレクタ、20……酸化物分離領域、
22……Ｐ＋分離領域、30……シリコン基板、32……エピ
タキシャル層、34……SiO₂層、36……Ｐ領域、38……Si
₃N₄層、40……ポリシリコン、42……Si₃N₄、44……SiO₂
層、46……層44の端、48……間柱、50……Ｐ−型突起部
（上部）、52、54……酸化物、56……突起部の中間部、
58……SiO₂層、60……Si₃N₄層、62……Ｎ−型シリコン
・ベース64、66……酸化物層、68……下部、72……上部
50の下部、74……エミッタ、76……コレクタ、78……ベ
ース、80……絶縁層、82、84、88……金属線、86……階
段、90……PtSi層。

フロントページの続き (56)参考文献 特開 昭59−175765（ＪＰ，Ａ) 特開 昭57−170546（ＪＰ，Ａ) 特開 昭60−70767（ＪＰ，Ａ) 特開 昭59−231868（ＪＰ，Ａ) 特開 昭59−161867（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 上記半導体基板上に設けられた、第１の導電型の下方部
   分と第２の導電型の上方部分とを有する半導体層からな
   る直方体状の突起部と、 上記突起部の側壁上に設けられた絶縁層であって、一組
   の対向する側壁上の絶縁層のうち上記上方部分の側壁上
   の絶縁層には各々上記半導体層に至る開口部が設けられ
   ている絶縁層と、 上記開口部に設けられたエミッタ領域およびコレクタ領
   域を形成する第１の導電型の２つの半導体層と、 上記突起部の頂部上に設けられたベース電極と、 上記２つの半導体層上に設けられたエミッタ電極および
   コレクタ電極と、を有する横方向バイポーラ・トランジ
   スタ構造体。