JPH07105471B2 - 半導体集積回路装置のテスト方法 - Google Patents
半導体集積回路装置のテスト方法Info
- Publication number
- JPH07105471B2 JPH07105471B2 JP61065663A JP6566386A JPH07105471B2 JP H07105471 B2 JPH07105471 B2 JP H07105471B2 JP 61065663 A JP61065663 A JP 61065663A JP 6566386 A JP6566386 A JP 6566386A JP H07105471 B2 JPH07105471 B2 JP H07105471B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal transmission
- test
- bidirectional
- tester
- Prior art date
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- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多数のモード選択を必要とするVTRの如き電
子機器に適用して好適な半導体集積回路装置（IC）に関
する。
子機器に適用して好適な半導体集積回路装置（IC）に関
する。
半導体集積回路には、同一の半導体基板に論理動作，増
幅動作，制御動作，発振動作等の機能を有する電子回路
を形成したものがある。
幅動作，制御動作，発振動作等の機能を有する電子回路
を形成したものがある。
この場合、モード選択のための切り換え信号としてディ
ジタル信号が供給され、論理回路を介して負荷であるモ
ータの制御、テープの走行方向の切り換え制御等を行う
ものである。
ジタル信号が供給され、論理回路を介して負荷であるモ
ータの制御、テープの走行方向の切り換え制御等を行う
ものである。
なお、「ディジタルICの基礎」（昭和57年９月20日第１
版第５刷発行、発行所東京電機大学出版局、p150〜15
1）には、インタフェイス回路の一例が記載されてい
る。
版第５刷発行、発行所東京電機大学出版局、p150〜15
1）には、インタフェイス回路の一例が記載されてい
る。
その概要は、論理出力と負荷であるリレイスイッチ、或
いはランプ等の間にインタフェイスとしてトランジスタ
を設けたものである。
いはランプ等の間にインタフェイスとしてトランジスタ
を設けたものである。
本発明者等は、上記論理回路とインタフェイス回路を具
備するIC、すなわち電子装置のテスティングを簡略に行
うことを検討した。以下は、公知とされた技術ではない
が、本発明者等によって検討された技術であり、その概
要は次のとおりである。
備するIC、すなわち電子装置のテスティングを簡略に行
うことを検討した。以下は、公知とされた技術ではない
が、本発明者等によって検討された技術であり、その概
要は次のとおりである。
すなわち、上記ICをテストする場合、選択するモードに
合せたディジタル信号を供給し、テスト結果を表示、或
いはよみとらねばならない。
合せたディジタル信号を供給し、テスト結果を表示、或
いはよみとらねばならない。
このためには、モード毎にディジタル信号を供給する多
数の端子と、多数の出力端子とをICに設ける必要があ
る。
数の端子と、多数の出力端子とをICに設ける必要があ
る。
本発明者等の検討によると、上記のようにICに多数の端
子を設けることは、ICの集積度の低下、コスト高の一因
になり、好ましくないことが明らかになった。
子を設けることは、ICの集積度の低下、コスト高の一因
になり、好ましくないことが明らかになった。
しかも電子機器については、ますます多機能化が要求さ
れるようになり、このためIC内の回路構成はより複雑に
なりつつある。したがって、ICに多数の端子が必要にな
るので、テスティング用端子は少ない方がよく、できれ
ば１の端子を多重信号伝達端子として利用できれば、上
記技術的動向からみて好ましいことが判明した。
れるようになり、このためIC内の回路構成はより複雑に
なりつつある。したがって、ICに多数の端子が必要にな
るので、テスティング用端子は少ない方がよく、できれ
ば１の端子を多重信号伝達端子として利用できれば、上
記技術的動向からみて好ましいことが判明した。
本発明の目的は、１の信号伝達経路を介して双方向に信
号伝達を行い、信号伝達のための端子数を削減し得るイ
ンタフェイス回路を提供することにある。
号伝達を行い、信号伝達のための端子数を削減し得るイ
ンタフェイス回路を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうちの代表的なものの概
要を簡単に述べれば、下記の通りである。
要を簡単に述べれば、下記の通りである。
半導体集積回路に、テスト信号が入力可能でありかつテ
スト結果を示す信号が出力可能な双方向信号伝達端子
と、上記双方向信号伝達端子に接続され入力されたテス
ト信号に応じた信号を内部の被テスト回路に供給する互
いに入力しきい値電圧の異なる２以上の論理ゲート回路
と、上記双方向信号伝達端子と電源電圧端子との間に直
列に接続された抵抗素子およびスイッチ素子とを設ける
とともに、上記双方向信号伝達端子と上記テスト信号を
供給するテスタの当該テスト信号伝達端子との間を１本
の信号伝達経路で接続し、上記テスタからテスト信号を
電圧出力として上記双方向信号伝達端子に伝達する一
方、上記双方向信号伝達端子から上記テスタへはテスト
結果を示す信号を上記スイッチ素子のオン、オフに伴う
電流で伝達し、該電流を上記テスタ内で電圧に変換して
判定を行なうようにしたものである。
スト結果を示す信号が出力可能な双方向信号伝達端子
と、上記双方向信号伝達端子に接続され入力されたテス
ト信号に応じた信号を内部の被テスト回路に供給する互
いに入力しきい値電圧の異なる２以上の論理ゲート回路
と、上記双方向信号伝達端子と電源電圧端子との間に直
列に接続された抵抗素子およびスイッチ素子とを設ける
とともに、上記双方向信号伝達端子と上記テスト信号を
供給するテスタの当該テスト信号伝達端子との間を１本
の信号伝達経路で接続し、上記テスタからテスト信号を
電圧出力として上記双方向信号伝達端子に伝達する一
方、上記双方向信号伝達端子から上記テスタへはテスト
結果を示す信号を上記スイッチ素子のオン、オフに伴う
電流で伝達し、該電流を上記テスタ内で電圧に変換して
判定を行なうようにしたものである。
上記した手段によれば、１の信号伝達経路を介して双方
向に信号信号授受を行い、ICの端子数を削減する、とい
う本発明の目的を達成することができる。
向に信号信号授受を行い、ICの端子数を削減する、とい
う本発明の目的を達成することができる。
以下、第１図を参照して本発明を適用したICの一実施例
を説明する。
を説明する。
テスタ１は第１の制御回路に相当し、IC2内に設けられ
た破線10で囲まれた部分が第２の制御回路に相当する。
両者の間は、１の信号伝達経路l1によって接続されてい
る。
た破線10で囲まれた部分が第２の制御回路に相当する。
両者の間は、１の信号伝達経路l1によって接続されてい
る。
第１の制御回路１においてVcc1は電圧5Vの電源であり、
Vcc2は電圧3.7V程度の電源である。
Vcc2は電圧3.7V程度の電源である。
端子T3に供給される制御信号の電圧レベルが、Vc＜VbeQ
2であると、（図中スイッチSW1はＷ側になっているので
この場合はVc＝0Vとなる。）トランジスタQ2はオフにな
る。この状態で端子T1にパルスが供給される（SW2がＷ
側となる。）と、トランジスタQ1がオン，オフし、その
エミッタから第１の電圧出力（パルス）Voが得られる。
2であると、（図中スイッチSW1はＷ側になっているので
この場合はVc＝0Vとなる。）トランジスタQ2はオフにな
る。この状態で端子T1にパルスが供給される（SW2がＷ
側となる。）と、トランジスタQ1がオン，オフし、その
エミッタから第１の電圧出力（パルス）Voが得られる。
上記電圧出力Voは、２番端子とラインl1とを介して第２
の制御回路２に供給される。
の制御回路２に供給される。
IC2内に設けられた論理ゲート回路としてのインバータ1
1,12のしきい値電圧は、例えば図示されるように異なっ
ており、信号ラインl1に印加されるパルス信号の電位レ
ベルによってIC2内の回路ブロックE,Fに選択的にあるい
は双方同時に信号を入力できる。回路ブロックE,Fは例
えばＤ型フリップフロップからなるカウンタであり、テ
ストピンからパルスをクロック信号として入力させカウ
ンタが正常に動作するかどうかを番ピンからの出力信
号で判定できる。
1,12のしきい値電圧は、例えば図示されるように異なっ
ており、信号ラインl1に印加されるパルス信号の電位レ
ベルによってIC2内の回路ブロックE,Fに選択的にあるい
は双方同時に信号を入力できる。回路ブロックE,Fは例
えばＤ型フリップフロップからなるカウンタであり、テ
ストピンからパルスをクロック信号として入力させカウ
ンタが正常に動作するかどうかを番ピンからの出力信
号で判定できる。
又、テスタ内制御回路１のスイッチSW1をＲ側にたおし
て、SW2をＲ側にすると、トランジスタQ1のベースが所
定電位にバイアスされ、トランジスタQ1のエミッタに直
流電圧VAが表われる。IC2のMOSトランジスタQ11が回路
ブロックＣの出力の出力によりオンするとＩ＝VA/（R11
＋RONG11）（RONG11はMOSトランジスタQ11のオン抵抗で
ある。）で決定される電流が流れ、この電流変化がカレ
ントミラーQ3,Q4を介してトランジスタQ5のベースに伝
達され最終的にトランジスタQ5のコレクタ電位変化とし
て表わせセンスアンプ11の出力としT2から得られる。こ
れによりIC内の回路ブロックＣが正常に動作しているか
をテスタ内制御部１のT2端子出力をみることによって行
える。
て、SW2をＲ側にすると、トランジスタQ1のベースが所
定電位にバイアスされ、トランジスタQ1のエミッタに直
流電圧VAが表われる。IC2のMOSトランジスタQ11が回路
ブロックＣの出力の出力によりオンするとＩ＝VA/（R11
＋RONG11）（RONG11はMOSトランジスタQ11のオン抵抗で
ある。）で決定される電流が流れ、この電流変化がカレ
ントミラーQ3,Q4を介してトランジスタQ5のベースに伝
達され最終的にトランジスタQ5のコレクタ電位変化とし
て表わせセンスアンプ11の出力としT2から得られる。こ
れによりIC内の回路ブロックＣが正常に動作しているか
をテスタ内制御部１のT2端子出力をみることによって行
える。
又、本発明は第２図に示す如くブロックA,ブロックＢ間
で、１本の信号伝達ラインｌでもって電圧，電流変化を
利用して双方向の信号のやりとりができるのであり、IC
内の内部回路等においても種々利用可能である。
で、１本の信号伝達ラインｌでもって電圧，電流変化を
利用して双方向の信号のやりとりができるのであり、IC
内の内部回路等においても種々利用可能である。
（１） １の信号伝達経路の一端に、入力信号に対応し
た第１の電圧出力を導出し、かつ上記１の信号伝達経路
を介して行われる電流制御に対応した第２の電圧出力を
得る第１の制御回路を設け、上記１の信号伝達経路の他
端に上記第１の電圧出力から負荷回路を検査または制御
する制御信号を得る入力回路と、負荷回路の動作に対応
した電流信号を得る電流制御回路からなる第２の制御回
路とを設けることにより、上記１の信号伝達経路を介し
て上記第１の制御回路と第２の制御回路との間に信号授
受を行うという作用で、１の信号伝達経路を多目的に使
用する、という効果が得られる。
た第１の電圧出力を導出し、かつ上記１の信号伝達経路
を介して行われる電流制御に対応した第２の電圧出力を
得る第１の制御回路を設け、上記１の信号伝達経路の他
端に上記第１の電圧出力から負荷回路を検査または制御
する制御信号を得る入力回路と、負荷回路の動作に対応
した電流信号を得る電流制御回路からなる第２の制御回
路とを設けることにより、上記１の信号伝達経路を介し
て上記第１の制御回路と第２の制御回路との間に信号授
受を行うという作用で、１の信号伝達経路を多目的に使
用する、という効果が得られる。
（２） 上記（１）により、上記インタフェイス回路を
具備するICは、信号授受のための端子がそれぞれ１でよ
く、ICの端子数を削減し得る、という効果が得られる。
具備するICは、信号授受のための端子がそれぞれ１でよ
く、ICの端子数を削減し得る、という効果が得られる。
（３） 上記（２）により、ICの集積度を向上し得る、
という効果が得られる。
という効果が得られる。
（４） 上記（１）により、ICならびにICに形成された
電子回路の検査を容易に、かつ効率的に行い得る、とい
う効果が得られる。
電子回路の検査を容易に、かつ効率的に行い得る、とい
う効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能であることはいうまでもない。例えば、上記イン
タフェイス回路をFDDに使用し、上記制御信号Vcはライ
ト・リード切り換え信号とし、入力信号Viをライト信号
とし、電圧出力Vtをリード信号としてもよい。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能であることはいうまでもない。例えば、上記イン
タフェイス回路をFDDに使用し、上記制御信号Vcはライ
ト・リード切り換え信号とし、入力信号Viをライト信号
とし、電圧出力Vtをリード信号としてもよい。
以上の説明では、主として本発明者等によってなされた
発明をその背景となった利用分野であるICの検査に適用
した場合について説明したが、それに限定されるもので
はなく、例えばメモリ回路、或いはCPUとデータバスと
の間にインタフェイス回路として利用することができ
る。
発明をその背景となった利用分野であるICの検査に適用
した場合について説明したが、それに限定されるもので
はなく、例えばメモリ回路、或いはCPUとデータバスと
の間にインタフェイス回路として利用することができ
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、１の信号伝達経路を介して双方向に信号伝達
を行うことができるとともに、ICのテストピンにしきい
値電圧の異なる論理ゲート回路を接続しているため、テ
スタから供給するテスト信号のレベルを上記しきい値電
圧に応じて変えることにより、一つの信号伝達経路を介
してIC内の複数の回路に対して異なるテスト信号を供給
してテストすることができる、という効果が得られる。
を行うことができるとともに、ICのテストピンにしきい
値電圧の異なる論理ゲート回路を接続しているため、テ
スタから供給するテスト信号のレベルを上記しきい値電
圧に応じて変えることにより、一つの信号伝達経路を介
してIC内の複数の回路に対して異なるテスト信号を供給
してテストすることができる、という効果が得られる。
第１図は本発明の一実施例を示す回路図であり、 第２図は本発明の他の実施例を示す回路図である。 １……第１の制御回路、２……第２の制御回路、l1……
ｌの信号伝達経路、Q1〜Q11……トランジスタ、11,12…
…インバータ、13……負荷回路。
ｌの信号伝達経路、Q1〜Q11……トランジスタ、11,12…
…インバータ、13……負荷回路。
Claims (1)
- 【請求項１】半導体集積回路装置に、 テスト信号が入力可能でありかつテスト結果を示す信号
が出力可能な双方向信号伝達端子と、 上記双方向信号伝達端子に接続され、入力されたテスト
信号に応じた信号を所定の内部回路ブロックに供給する
互いにしきい値電圧の異なる２以上の論理ゲート回路
と、 上記双方向信号伝達端子と電源電圧端子との間に接続さ
れ所定の内部回路ブロックからの出力信号によりオン、
オフされるスイッチ素子と、 を設けるとともに、 上記双方向信号伝達端子と、上記テスト信号を供給する
テスタの当該テスト信号伝達端子との間を１本の信号伝
達経路で接続し、 上記テスタからテスト信号を電圧出力で上記双方向信号
伝達端子に伝達する一方、上記双方向信号伝達端子から
上記テスタへはテスト結果を示す信号を上記スイッチ素
子のオン、オフに伴う電流で伝達し、該電流を上記テス
タ内で電圧に変換して判定を行なうようにしたことを特
徴とする半導体集積回路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065663A JPH07105471B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065663A JPH07105471B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224058A JPS62224058A (ja) | 1987-10-02 |
| JPH07105471B2 true JPH07105471B2 (ja) | 1995-11-13 |
Family
ID=13293454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065663A Expired - Fee Related JPH07105471B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105471B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344135A (en) * | 1976-09-14 | 1978-04-20 | Fujitsu Ltd | Function test equipment for logical operation circuit |
| JPS60192276A (ja) * | 1984-03-13 | 1985-09-30 | Toshiba Corp | 論理ｌｓｉのテスト方式 |
| JPS60262074A (ja) * | 1984-06-09 | 1985-12-25 | Nec Corp | 集積化論理回路装置 |
-
1986
- 1986-03-26 JP JP61065663A patent/JPH07105471B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224058A (ja) | 1987-10-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |