JPH07106221A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH07106221A JPH07106221A JP5243470A JP24347093A JPH07106221A JP H07106221 A JPH07106221 A JP H07106221A JP 5243470 A JP5243470 A JP 5243470A JP 24347093 A JP24347093 A JP 24347093A JP H07106221 A JPH07106221 A JP H07106221A
- Authority
- JP
- Japan
- Prior art keywords
- reticle
- pattern
- reticle rotation
- rotation
- vernier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 露光工程においてレチクルロ−テイションの
測定ができるようにし、かつバ−ニアパタ−ンにレチク
ルロ−テイションマ−クを入れて、重ね合せ精度も同時
にチェック可能にする。 【構成】 レチクルに形成するスクライブライン２にバ
−ニアパタ−ン３を設け、同じＸ軸もしくはＹ軸上のパ
タ−ン外にレチクルロ−テイションマ−クを形成し、バ
−ニアパタ−ンとレチクルロ−テイションマ−クが重な
り合うことにより処理工程におけるレチクルロ−テイシ
ョンを調査可能とする。またバ−ニアパタ−ン３を調査
することによりレチクルロ−テイションが調査できるよ
うにする。またバ−ニアパタ−ンを調べることにより直
前の工程との重ね合せ精度ならびに処理工程のレチクル
ロ−テイションを調査する方法である。
測定ができるようにし、かつバ−ニアパタ−ンにレチク
ルロ−テイションマ−クを入れて、重ね合せ精度も同時
にチェック可能にする。 【構成】 レチクルに形成するスクライブライン２にバ
−ニアパタ−ン３を設け、同じＸ軸もしくはＹ軸上のパ
タ−ン外にレチクルロ−テイションマ−クを形成し、バ
−ニアパタ−ンとレチクルロ−テイションマ−クが重な
り合うことにより処理工程におけるレチクルロ−テイシ
ョンを調査可能とする。またバ−ニアパタ−ン３を調査
することによりレチクルロ−テイションが調査できるよ
うにする。またバ−ニアパタ−ンを調べることにより直
前の工程との重ね合せ精度ならびに処理工程のレチクル
ロ−テイションを調査する方法である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子のリソグラ
フィ(Lithography) 工程に利用するステッパに係わり、
特にレチクルロ−テイションのチェックに好適する。
フィ(Lithography) 工程に利用するステッパに係わり、
特にレチクルロ−テイションのチェックに好適する。
【０００２】
【従来の技術】半導体基板に半導体素子を造り込むには
いぜんとしてリソグラフィ工程に頼っており、その露光
工程には縮小露光装置即ちステッパ−を利用するが、こ
の露光工程に先立って拡大マスク即ちレチクルを製作す
る。このような半導体素子の製造においては何枚ものマ
スクを使用して半導体ウエハ−回路パタ−ンを形成する
もので、半導体ウエハ−とマスクの正確な位置合せが必
要である。
いぜんとしてリソグラフィ工程に頼っており、その露光
工程には縮小露光装置即ちステッパ−を利用するが、こ
の露光工程に先立って拡大マスク即ちレチクルを製作す
る。このような半導体素子の製造においては何枚ものマ
スクを使用して半導体ウエハ−回路パタ−ンを形成する
もので、半導体ウエハ−とマスクの正確な位置合せが必
要である。
【０００３】ステッパ−はレチクルを１／２．５〜１／
１０に縮小し、半導体ウエ−ハに所定のパタ−ンをステ
ップアンドリピ−ト(Step and Repeat) 方式により転写
させる装置である。
１０に縮小し、半導体ウエ−ハに所定のパタ−ンをステ
ップアンドリピ−ト(Step and Repeat) 方式により転写
させる装置である。
【０００４】レチクルの４隅に配置したバ−ニアパタ−
ンの主尺を半導体ウエハ−にステップアンドリピ−ト方
式により所定のパタ−ンを転写する。また不純物を半導
体ウエハ−に打込んだ後別のレチクルを用いてステッパ
−で前記パタ−ンとの位置合せを行ってからステップア
ンドリピ−ト方式でパタ−ンを転写する。
ンの主尺を半導体ウエハ−にステップアンドリピ−ト方
式により所定のパタ−ンを転写する。また不純物を半導
体ウエハ−に打込んだ後別のレチクルを用いてステッパ
−で前記パタ−ンとの位置合せを行ってからステップア
ンドリピ−ト方式でパタ−ンを転写する。
【０００５】この工程時レチクルの４隅に挿入されたバ
−ニアパタ−ンの副尺を読取ることにより前工程との重
ね合せ精度とレチクルロ−テイションを読取る方法があ
る。またステッパ−のレチクルロ−テイション測定用プ
ログラムに従って露光しバ−ニア値を読取りレチクルロ
−テイションを計算する方法が知られている。
−ニアパタ−ンの副尺を読取ることにより前工程との重
ね合せ精度とレチクルロ−テイションを読取る方法があ
る。またステッパ−のレチクルロ−テイション測定用プ
ログラムに従って露光しバ−ニア値を読取りレチクルロ
−テイションを計算する方法が知られている。
【０００６】レチクルは原寸の２．５〜１０倍程度の大
きさでバタ−ン形成されたガラス基板であり、光学的に
パタ−ンジネレイタ−を用いて製作する方法と電子ビ−
ム描画による方法がある。
きさでバタ−ン形成されたガラス基板であり、光学的に
パタ−ンジネレイタ−を用いて製作する方法と電子ビ−
ム描画による方法がある。
【０００７】マスタ−マスクはレチクルを１／２．５〜
１／１０倍にし原寸まで縮小しながらレピ−タを用いる
ステップアンドリピ−ト方式により作成したマスクであ
る。このようにレチクルを利用して半導体ウエハ−に所
定のパタ−ンを転写するには、ステッパを利用しており
かつステップアンドリピ−ト方式を利用する。
１／１０倍にし原寸まで縮小しながらレピ−タを用いる
ステップアンドリピ−ト方式により作成したマスクであ
る。このようにレチクルを利用して半導体ウエハ−に所
定のパタ−ンを転写するには、ステッパを利用しており
かつステップアンドリピ−ト方式を利用する。
【０００８】従って縮小比が大きい場合にはレチクルが
ワ−キングマスクとなり、１回に１〜数半導体チップし
か半導体ウエハ−に露光されない。このため全面露光に
は図１乃至図３に示すような３モ−ドで露光フィ−ルド
ａをステップアンドリピ−ト露光する場合がある。各図
に示すように露光フィ−ルドａを複数個に区分して１〜
９ショットで半導体ウエハ−１全面を露光する。
ワ−キングマスクとなり、１回に１〜数半導体チップし
か半導体ウエハ−に露光されない。このため全面露光に
は図１乃至図３に示すような３モ−ドで露光フィ−ルド
ａをステップアンドリピ−ト露光する場合がある。各図
に示すように露光フィ−ルドａを複数個に区分して１〜
９ショットで半導体ウエハ−１全面を露光する。
【０００９】ところで半導体ウエハ−１には能動素子ま
たは受動素子が造込まれ、その周囲に設置するスクライ
ブラインをブレ−ドダイサ−を利用して細分化して半導
体チップを得る。
たは受動素子が造込まれ、その周囲に設置するスクライ
ブラインをブレ−ドダイサ−を利用して細分化して半導
体チップを得る。
【００１０】スクライブラインに相当するレチクルの４
隅にはバ−ニアパタ−ンを設置し、露光フィ−ルドａを
ステップアンドリピ−ト方式により露光する際に、前記
バ−ニアパタ−ンを重ねて差を求める方法も知られてい
る。
隅にはバ−ニアパタ−ンを設置し、露光フィ−ルドａを
ステップアンドリピ−ト方式により露光する際に、前記
バ−ニアパタ−ンを重ねて差を求める方法も知られてい
る。
【００１１】
【発明が解決しようとする課題】ステッパ−のレチクル
ロ−テイション測定用プロクラムを利用するのに、シリ
コン半導体ウエハ−を被覆するレジスト−レジストによ
り確認する方法では、製品パタ−ンのレチクルロ−テイ
ションを間接的に保証するために、製品毎のレチクルロ
−テイションが確認できない。
ロ−テイション測定用プロクラムを利用するのに、シリ
コン半導体ウエハ−を被覆するレジスト−レジストによ
り確認する方法では、製品パタ−ンのレチクルロ−テイ
ションを間接的に保証するために、製品毎のレチクルロ
−テイションが確認できない。
【００１２】またレチクルの４隅にバ−ニアパタ−ンを
設置した場合、２回目の露光と１回目の露光の重ね合せ
のズレはどちらの工程が悪いか特定できない。従ってレ
チクルロ−テイションが発生した際には、１回目の工程
と２回目の工程のどちらで生じているか別途評価が必要
になり、１回目の工程で発生している場合にはやり直し
（再PEP:Photo Engraving Process)ができずロットが使
用できなくなる。
設置した場合、２回目の露光と１回目の露光の重ね合せ
のズレはどちらの工程が悪いか特定できない。従ってレ
チクルロ−テイションが発生した際には、１回目の工程
と２回目の工程のどちらで生じているか別途評価が必要
になり、１回目の工程で発生している場合にはやり直し
（再PEP:Photo Engraving Process)ができずロットが使
用できなくなる。
【００１３】本発明はこのような事情により成されたも
ので、特に露光工程においてレチクルロ−テイションの
測定ができるようにし、かつバ−ニアパタ−ンにレチク
ルロ−テイションマ−クを入れて、重ね合せ精度も同時
にチェック可能にする。
ので、特に露光工程においてレチクルロ−テイションの
測定ができるようにし、かつバ−ニアパタ−ンにレチク
ルロ−テイションマ−クを入れて、重ね合せ精度も同時
にチェック可能にする。
【００１４】
【課題を解決するための手段】ステッパ用レチクルを利
用して露光フィ−ルド内に設置する重ね合せチェック用
マ−クを利用してレチクルロ−テイションを測定する点
に本発明に係わる半導体素子の製造方法の特徴がある。
用して露光フィ−ルド内に設置する重ね合せチェック用
マ−クを利用してレチクルロ−テイションを測定する点
に本発明に係わる半導体素子の製造方法の特徴がある。
【００１５】
【作用】レチクルに形成するスクライブラインにバ−ニ
アパタ−ンを設け、同じＸ軸もしくはＹ軸上のパタ−ン
外にレチクルロ−テイションマ−クを形成し、バ−ニア
パタ−ンとレチクルロ−テイションマ−クが重なり合う
ことにより処理工程におけるレチクルロ−テイションを
調査可能とする。またバ−ニアパタ−ンを調査すること
によりレチクルロ−テイションが調査できるようにす
る。
アパタ−ンを設け、同じＸ軸もしくはＹ軸上のパタ−ン
外にレチクルロ−テイションマ−クを形成し、バ−ニア
パタ−ンとレチクルロ−テイションマ−クが重なり合う
ことにより処理工程におけるレチクルロ−テイションを
調査可能とする。またバ−ニアパタ−ンを調査すること
によりレチクルロ−テイションが調査できるようにす
る。
【００１６】またバ−ニアパタ−ンを調べることにより
直前の工程との重ね合せ精度ならびに処理工程のレチク
ルロ−テイションを調査する方法である。
直前の工程との重ね合せ精度ならびに処理工程のレチク
ルロ−テイションを調査する方法である。
【００１７】
【実施例】本発明に係わる実施例を図４乃至図７を参照
して説明する。図４に示すように、レチクルパタ−ン１
のＸ軸とＹ軸にはスクライブライン２を設け、そのＸ軸
にバ−ニアパタ−ン３を、レチクルパタ−ン１外にレチ
クルロ−テイションマ−ク４をバ−ニアパタ−ン３に対
応して設ける。図５は逆にＹ軸にバ−ニアパタ−ン３を
そしてこれに対応する位置にレチクルロ−テイションマ
−ク４を形成する。即ちバ−ニアパタ−ン３とレチクル
ロ−テイションマ−ク４はスクライブラインのどの位置
に設置しても良い。
して説明する。図４に示すように、レチクルパタ−ン１
のＸ軸とＹ軸にはスクライブライン２を設け、そのＸ軸
にバ−ニアパタ−ン３を、レチクルパタ−ン１外にレチ
クルロ−テイションマ−ク４をバ−ニアパタ−ン３に対
応して設ける。図５は逆にＹ軸にバ−ニアパタ−ン３を
そしてこれに対応する位置にレチクルロ−テイションマ
−ク４を形成する。即ちバ−ニアパタ−ン３とレチクル
ロ−テイションマ−ク４はスクライブラインのどの位置
に設置しても良い。
【００１８】図６はスクライブライン２にバ−ニアパタ
−ン３を形成した例であり、図７はレチクルパタ−ン外
５にレチクルロ−テイションマ−ク４を形成した例であ
る。前記のようにステッパ−及びレチクルを利用して半
導体基板に所定のパタ−ンを転写するには、図１に示す
レチクル３を用いるステップアンドリピ−ト方式により
露光を行う。このために図６と図７のパタ−重ね合せて
図８に示すようなパタ−ンが得られる。図８の４、
４′、４″は重ね合せのズレ量を表している。
−ン３を形成した例であり、図７はレチクルパタ−ン外
５にレチクルロ−テイションマ−ク４を形成した例であ
る。前記のようにステッパ−及びレチクルを利用して半
導体基板に所定のパタ−ンを転写するには、図１に示す
レチクル３を用いるステップアンドリピ−ト方式により
露光を行う。このために図６と図７のパタ−重ね合せて
図８に示すようなパタ−ンが得られる。図８の４、
４′、４″は重ね合せのズレ量を表している。
【００１９】この場合レチクルロ−テイションが０μｍ
だとレチクルロ−テイションマ−ク４′はバ−ニアパタ
−ン３の真中にあるのに対してレチクルロ−テイション
マ−ク４と４′は内側に入ったように見える。この結果
レチクルロ−テイションの調査が可能になる。図６と図
７の斜線部はレチクル上に設置するCr面である。
だとレチクルロ−テイションマ−ク４′はバ−ニアパタ
−ン３の真中にあるのに対してレチクルロ−テイション
マ−ク４と４′は内側に入ったように見える。この結果
レチクルロ−テイションの調査が可能になる。図６と図
７の斜線部はレチクル上に設置するCr面である。
【００２０】またバ−ニアパタ−ン３をいわゆる抜きパ
タ−ンにより形成する場合でも動揺な結果が得られる。
タ−ンにより形成する場合でも動揺な結果が得られる。
【００２１】
【発明の効果】以上のように本発明に係わる半導体素子
の製造方法は、レチクルのパタ−ン領域を増加せずにレ
チクルロ−テイションの測定が可能になり、そのレチク
ルロ−テイションマ−クのピッチを可変にすることによ
り任意の精度内に入っているかどうかを顕微鏡により簡
単に調査できる。従来のバ−ニアパタ−ンでは、知り工
程におけるレチクルロ−テイションの調査ができなかっ
たが、本発明方法ではそれが可能になると共に、同じバ
−ニアパタ−ンにより前工程との重ね合せ精度が同時に
確認できる。
の製造方法は、レチクルのパタ−ン領域を増加せずにレ
チクルロ−テイションの測定が可能になり、そのレチク
ルロ−テイションマ−クのピッチを可変にすることによ
り任意の精度内に入っているかどうかを顕微鏡により簡
単に調査できる。従来のバ−ニアパタ−ンでは、知り工
程におけるレチクルロ−テイションの調査ができなかっ
たが、本発明方法ではそれが可能になると共に、同じバ
−ニアパタ−ンにより前工程との重ね合せ精度が同時に
確認できる。
【００２２】また従来はレチクルロ−テイションが発生
した場合前工程が当該工程に起因するかを調べる必要が
あったが、本発明によれば当該工程さのレチクルロ−テ
イションを調査すれば良い。従ってレチクルロ−テイシ
ョンが発生してもやり直しにより修正できるために、作
業性が大幅に向上した。
した場合前工程が当該工程に起因するかを調べる必要が
あったが、本発明によれば当該工程さのレチクルロ−テ
イションを調査すれば良い。従ってレチクルロ−テイシ
ョンが発生してもやり直しにより修正できるために、作
業性が大幅に向上した。
【図１】１露光フィ−ルドａを１ショットで行う例を示
す上面図である。
す上面図である。
【図２】４露光フィ−ルドａを４ショットで行う例を示
す上面図である。
す上面図である。
【図３】９露光フィ−ルドａを９ショットで行う例を示
す上面図である。
す上面図である。
【図４】本発明の半導体素子の製造方法に利用するレチ
クルのＹ軸にバ−ニアパタ−ン及びレチクルロ−テイシ
ョンマ−クを配置した上面図である。
クルのＹ軸にバ−ニアパタ−ン及びレチクルロ−テイシ
ョンマ−クを配置した上面図である。
【図５】本発明の半導体素子の製造方法に利用するレチ
クルのＸ軸にバ−ニアパタ−ン及びレチクルロ−テイシ
ョンマ−クを配置した上面図である。
クルのＸ軸にバ−ニアパタ−ン及びレチクルロ−テイシ
ョンマ−クを配置した上面図である。
【図６】本発明のバ−ニアパタ−ンのレチクルパタ−ン
例である。
例である。
【図７】本発明のレチクルロ−テイションマ−クのレチ
クルパタ−ン例である。
クルパタ−ン例である。
【図８】ステッパ−によるステップアンドリピ−ト工程
によりショットされたパタ−ンの重ね合せを行った半導
体基板の例である。
によりショットされたパタ−ンの重ね合せを行った半導
体基板の例である。
１：半導体基板、 ａ：露光フィ−ルド、 ２：スクライブライン、 ３：バ−ニアパタ−ン、 ４、４′、４″：重ね合せのズレ量、 ５：レチクルパタ−ン外。
Claims (1)
- 【請求項１】 ステッパ用レチクル及び露光フィ−ルド
内に設置する重ね合せチェック用マ−クを利用してレチ
クルロ−テイションを測定することを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243470A JPH07106221A (ja) | 1993-09-30 | 1993-09-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243470A JPH07106221A (ja) | 1993-09-30 | 1993-09-30 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106221A true JPH07106221A (ja) | 1995-04-21 |
Family
ID=17104374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243470A Pending JPH07106221A (ja) | 1993-09-30 | 1993-09-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106221A (ja) |
-
1993
- 1993-09-30 JP JP5243470A patent/JPH07106221A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0061536B1 (en) | Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method | |
| CN100468623C (zh) | 对准方法、套刻检查方法和光掩模 | |
| KR0156422B1 (ko) | 반도체장치 제조용 레티클 | |
| US7244533B2 (en) | Method of the adjustable matching map system in lithography | |
| KR960014963B1 (ko) | 반도체 장치의 제조 방법 | |
| CN108490746B (zh) | 一种光刻对准标记及其对准方法 | |
| JP2000353657A (ja) | 露光方法、露光装置およびその露光装置を用いて製造された半導体装置 | |
| US6357131B1 (en) | Overlay reliability monitor | |
| JPH09129551A (ja) | 半導体素子の微細パターンアライメント方法 | |
| US7333173B2 (en) | Method to simplify twin stage scanner OVL machine matching | |
| US6127075A (en) | Method for checking accuracy of a measuring instrument for overlay registration | |
| JPS5968928A (ja) | 半導体装置の製造方法 | |
| JP2002134397A (ja) | フォトマスク、半導体装置、半導体チップパターンの露光方法、チップアライメント精度検査装置 | |
| JP2970473B2 (ja) | アライメント方法およびアライメント誤差検査方法 | |
| JPH07106221A (ja) | 半導体素子の製造方法 | |
| JPH07142326A (ja) | マスク重ね合わせ方法 | |
| KR20090076141A (ko) | 정렬 오버레이 통합 마크 | |
| KR960011264B1 (ko) | 반도체 소자의 접촉창 형태 확인 방법 | |
| KR100424391B1 (ko) | 반도체 제조 공정에 있어서 얼라인 측정 방법 | |
| KR100811372B1 (ko) | 오버레이 측정 마크 | |
| US6068955A (en) | Methods of inspecting for mask-defined, feature dimensional conformity between multiple masks | |
| KR20010028305A (ko) | 위치정합 보정 방법 | |
| KR100197981B1 (ko) | 반도체소자의 마스크 정렬 측정방법 | |
| JPS59143159A (ja) | 写真製版技術におけるパタ−ン重ね合わせ方法 | |
| KR100192171B1 (ko) | 반도체 소자의 오버레이 버어니어와 그것의 형성방법 및 검사방법 |