JPH07106385A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07106385A JPH07106385A JP5249648A JP24964893A JPH07106385A JP H07106385 A JPH07106385 A JP H07106385A JP 5249648 A JP5249648 A JP 5249648A JP 24964893 A JP24964893 A JP 24964893A JP H07106385 A JPH07106385 A JP H07106385A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000002184 metal Substances 0.000 claims description 19
- 230000002950 deficient Effects 0.000 abstract description 19
- 238000005259 measurement Methods 0.000 description 14
- 230000007547 defect Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000000007 visual effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】不良スルーホールの特定を容易にできるスルー
ホールチェーンを含む半導体装置を提供する。 【構成】スルーホールチェーンに、ｐおよびｎ型のＭＯ
Ｓトランジスタ群（１０および１１）を並列接続させた
構成を有し、スルーホールチェーンに電圧を印加した場
合、導通不良のオープンのスルーホールの前後で電位が
変化する事をトランジスタ群（１０，１１）で検出し少
なくとも１ケ所のスルーホール不良場所を特定すること
ができる。
ホールチェーンを含む半導体装置を提供する。 【構成】スルーホールチェーンに、ｐおよびｎ型のＭＯ
Ｓトランジスタ群（１０および１１）を並列接続させた
構成を有し、スルーホールチェーンに電圧を印加した場
合、導通不良のオープンのスルーホールの前後で電位が
変化する事をトランジスタ群（１０，１１）で検出し少
なくとも１ケ所のスルーホール不良場所を特定すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体装置に関し、特に、スルーホールの導通の良否を
判定するスルーホールチェーンを有する半導体装置に関
する。
半導体装置に関し、特に、スルーホールの導通の良否を
判定するスルーホールチェーンを有する半導体装置に関
する。
【０００２】
【従来の技術】従来、多層配線を有する半導体装置にお
いて、スルーホールの導通の良否を判定するためには、
スルーホールチェーンを用いてきた。従来のスルーホー
ルチェーンを有する半導体装置の構成を示す図３を参照
すると、この従来のスルーホールチェーン２５の第１測
定端子２１を電源２８に接続し、第２測定端子２２を電
流計２６を介して接地２７に接続して、電流の流れ具合
によってスルーホール２９の導通の良否を判定してい
た。
いて、スルーホールの導通の良否を判定するためには、
スルーホールチェーンを用いてきた。従来のスルーホー
ルチェーンを有する半導体装置の構成を示す図３を参照
すると、この従来のスルーホールチェーン２５の第１測
定端子２１を電源２８に接続し、第２測定端子２２を電
流計２６を介して接地２７に接続して、電流の流れ具合
によってスルーホール２９の導通の良否を判定してい
た。
【０００３】また、この種の他の半導体装置に関する技
術は、例えば、特開平３−３６７４７号公報に開示され
ている。
術は、例えば、特開平３−３６７４７号公報に開示され
ている。
【０００４】この他の従来例のスルーホールチェーンを
有する半導体装置の構成を示す図４を参照すると、この
他の半導体装置は、スルーホールの複数個毎にタップ
（４６−１，４６−２…４６−ｎ）を出し、それぞれノ
ア回路３２の入力（３２−１Ａ）とし、ノア回路３２の
他の入力（３２−１Ｂ）には、アドレスデコーダ３１か
らの入力（３１−１）が入るようにし、ノア回路３２の
出力（３２−１Ｃ）は、オア回路３３の入力に入る様に
構成する。この他の従来例は、端子４２にハイレベル
（以下“Ｈ”と記す）を加え、アドレスに順次“Ｈ”を
加えて行くと、スルーホールのオープンがない場合、タ
ップ（４６−１〜４６−ｎ）からはすべて“Ｈ”が出力
され、結果的に端子４４に“Ｈ”が出力される事にな
る。
有する半導体装置の構成を示す図４を参照すると、この
他の半導体装置は、スルーホールの複数個毎にタップ
（４６−１，４６−２…４６−ｎ）を出し、それぞれノ
ア回路３２の入力（３２−１Ａ）とし、ノア回路３２の
他の入力（３２−１Ｂ）には、アドレスデコーダ３１か
らの入力（３１−１）が入るようにし、ノア回路３２の
出力（３２−１Ｃ）は、オア回路３３の入力に入る様に
構成する。この他の従来例は、端子４２にハイレベル
（以下“Ｈ”と記す）を加え、アドレスに順次“Ｈ”を
加えて行くと、スルーホールのオープンがない場合、タ
ップ（４６−１〜４６−ｎ）からはすべて“Ｈ”が出力
され、結果的に端子４４に“Ｈ”が出力される事にな
る。
【０００５】しかし、スルーホールがある箇所でオープ
ンとなった場合、そのオープンのスルーホールを含む次
の分割部のタップからの出力はロウレベル（以下“Ｌ”
と記す）となり、結果的に端子４４に“Ｌ”が出力さ
れ、この他の従来例では、不良スルーホールを含む分割
部を最大で２個まで特定できた。そして、この不良スル
ーホールを含む部分を目視でチェックし、不良スルーホ
ールを特定していた。
ンとなった場合、そのオープンのスルーホールを含む次
の分割部のタップからの出力はロウレベル（以下“Ｌ”
と記す）となり、結果的に端子４４に“Ｌ”が出力さ
れ、この他の従来例では、不良スルーホールを含む分割
部を最大で２個まで特定できた。そして、この不良スル
ーホールを含む部分を目視でチェックし、不良スルーホ
ールを特定していた。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来のスルーホールチェーンを含む測定パターンでは、あ
る複数個のスルーホール中のどれかが不良であるかどう
かの判定はできたが、不良のスルーホールの特定のため
には、目視チェック等に頼らざるを得なかった。
来のスルーホールチェーンを含む測定パターンでは、あ
る複数個のスルーホール中のどれかが不良であるかどう
かの判定はできたが、不良のスルーホールの特定のため
には、目視チェック等に頼らざるを得なかった。
【０００７】しかも、近年の半導体集積回路は設計ルー
ルが微細となり、目視で不良スルーホールを特定するの
は、非常に困難である。また、不良検出精度を上げるた
めには、スルーホールの個数を増やす必要があり、不良
スルーホールの特定には、多大な工数が必要とする問題
が生じていた。
ルが微細となり、目視で不良スルーホールを特定するの
は、非常に困難である。また、不良検出精度を上げるた
めには、スルーホールの個数を増やす必要があり、不良
スルーホールの特定には、多大な工数が必要とする問題
が生じていた。
【０００８】図４に示す従来例では、不良のスルーホー
ルを特定するのは、結局目視チェックを行なわねばなら
ず、目視の個数は減っていても上記の理由から、不良ス
ルーホールの特定はかなり困難でスルーホール不良にプ
ロセス的フィードバックをかけるためには、不良そのも
ののスルーホールを調査する事が重要であり、不良のス
ルーホールを容易に特定できる事が求められている。
ルを特定するのは、結局目視チェックを行なわねばなら
ず、目視の個数は減っていても上記の理由から、不良ス
ルーホールの特定はかなり困難でスルーホール不良にプ
ロセス的フィードバックをかけるためには、不良そのも
ののスルーホールを調査する事が重要であり、不良のス
ルーホールを容易に特定できる事が求められている。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
第１層の金属配線層から構成され第１のタップを有する
第１の金属配線の複数個と第２層の金属配線層から構成
され第２のタップを有する第２の金属配線の複数個とを
スルーホールを介して前記第１の金属配線と前記第２の
金属配線とを交互に接続して成るスルーホールチェーン
を含む半導体装置において、前記第１のタップに接続さ
れた第１の定電流源をオン／オフする第１のスイッチ
と、前記第２のタップに接続された第２の定電流源をオ
ン／オフする第２のスイッチと、前記スルーホールチェ
ーンの一端が接続される第１の測定用端子と、前記スル
ーホールチェーンの他端が接続される第２の測定用端子
とを有し前記スルーホールチェーンは、前記スルーホー
ルチェーンは、前記第１の定電流源の複数個のそれぞれ
が並列接続され前記第２の定電流源の複数個のそれぞれ
が並列接続される構成である。
第１層の金属配線層から構成され第１のタップを有する
第１の金属配線の複数個と第２層の金属配線層から構成
され第２のタップを有する第２の金属配線の複数個とを
スルーホールを介して前記第１の金属配線と前記第２の
金属配線とを交互に接続して成るスルーホールチェーン
を含む半導体装置において、前記第１のタップに接続さ
れた第１の定電流源をオン／オフする第１のスイッチ
と、前記第２のタップに接続された第２の定電流源をオ
ン／オフする第２のスイッチと、前記スルーホールチェ
ーンの一端が接続される第１の測定用端子と、前記スル
ーホールチェーンの他端が接続される第２の測定用端子
とを有し前記スルーホールチェーンは、前記スルーホー
ルチェーンは、前記第１の定電流源の複数個のそれぞれ
が並列接続され前記第２の定電流源の複数個のそれぞれ
が並列接続される構成である。
【００１０】また、本発明の半導体装置の前記第１のス
イッチは前記第１のタップをゲートに接続する第１のＭ
ＯＳトランジスタで構成することもでき、本発明の半導
体装置の前記第１の定電流源は前記第１のＭＯＳトラン
ジスタのソースおよびドレイン間に所定の電圧を印加し
て構成することもできる。またさらに、本発明の半導体
装置の前記第２のスイッチは前記第２のタップをゲート
に接続する第２のＭＯＳトランジスタで構成することも
でき、本発明の半導体装置の前記第２の定電流源は前記
第２のＭＯＳトランジスタおよびドレイン間に所定の電
圧を印加して構成することもできる。さらにまた、本発
明の半導体装置の前記第１のＭＯＳトランジスタはｎ型
ＭＯＳトランジスタで構成することもでき、本発明の半
導体装置の前記第２のＭＯＳトランジスタはｐ型ＭＯＳ
トランジスタで構成することもできる。
イッチは前記第１のタップをゲートに接続する第１のＭ
ＯＳトランジスタで構成することもでき、本発明の半導
体装置の前記第１の定電流源は前記第１のＭＯＳトラン
ジスタのソースおよびドレイン間に所定の電圧を印加し
て構成することもできる。またさらに、本発明の半導体
装置の前記第２のスイッチは前記第２のタップをゲート
に接続する第２のＭＯＳトランジスタで構成することも
でき、本発明の半導体装置の前記第２の定電流源は前記
第２のＭＯＳトランジスタおよびドレイン間に所定の電
圧を印加して構成することもできる。さらにまた、本発
明の半導体装置の前記第１のＭＯＳトランジスタはｎ型
ＭＯＳトランジスタで構成することもでき、本発明の半
導体装置の前記第２のＭＯＳトランジスタはｐ型ＭＯＳ
トランジスタで構成することもできる。
【００１１】
【実施例】次に、本発明の一実施例の半導体装置につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】本発明の一実施例の半導体装置の構成を示
す図１を参照すると、この実施例の半導体装置は、まず
既存の半導体装置の製造方法で形成された同一寸法のチ
ャネル長Ｌｎおよび同一寸法のチャネル巾Ｗｎ有するｎ
型ＭＯＳトランジスタ１０ならびに同一寸法のチャネル
長Ｌｐおよび同一寸法のチャネル巾Ｗｐを有するｐ型Ｍ
ＯＳトランジスタ１１を有する。次に、例えば、ＰＳＧ
膜などを例えばＣＶＤ法で埋積し、使用するトランジス
タ１０および１１のゲート、ソースおよびドレインのそ
れぞれに通常のリソグラフィ技術で構成されたコンタク
トホールを有する。
す図１を参照すると、この実施例の半導体装置は、まず
既存の半導体装置の製造方法で形成された同一寸法のチ
ャネル長Ｌｎおよび同一寸法のチャネル巾Ｗｎ有するｎ
型ＭＯＳトランジスタ１０ならびに同一寸法のチャネル
長Ｌｐおよび同一寸法のチャネル巾Ｗｐを有するｐ型Ｍ
ＯＳトランジスタ１１を有する。次に、例えば、ＰＳＧ
膜などを例えばＣＶＤ法で埋積し、使用するトランジス
タ１０および１１のゲート、ソースおよびドレインのそ
れぞれに通常のリソグラフィ技術で構成されたコンタク
トホールを有する。
【００１３】次に、スパッタ法等で例えばＡｌ膜を約１
μｍ厚に埋積する。さらに、上述の通常のリソグラフィ
技術を用いて第１金属配線７を形成し、次にＳｉＯ2 膜
等を例えばＣＶＤ法などで約１μｍ厚に埋積する。そし
て、さらにスパッタ法などで第２金属配線９となる層を
形成しリソグラフィ技術等を用いて第２金属配線９を形
成する。
μｍ厚に埋積する。さらに、上述の通常のリソグラフィ
技術を用いて第１金属配線７を形成し、次にＳｉＯ2 膜
等を例えばＣＶＤ法などで約１μｍ厚に埋積する。そし
て、さらにスパッタ法などで第２金属配線９となる層を
形成しリソグラフィ技術等を用いて第２金属配線９を形
成する。
【００１４】スルーホールチェーン１６は、上述の通常
のリソグラフィ技術を用いて形成された第１金属配線７
のそれぞれがｎ型ＭＯＳトランジスタ１０のゲート電極
に接続されまた、ｎ型ＭＯＳトランジスタ１０のドレイ
ン電極が第３測定端子３に接続され、ｎ型ＭＯＳトラン
ジスタ１０のソース電極が第４の測定端子４に接続され
る。
のリソグラフィ技術を用いて形成された第１金属配線７
のそれぞれがｎ型ＭＯＳトランジスタ１０のゲート電極
に接続されまた、ｎ型ＭＯＳトランジスタ１０のドレイ
ン電極が第３測定端子３に接続され、ｎ型ＭＯＳトラン
ジスタ１０のソース電極が第４の測定端子４に接続され
る。
【００１５】さらに、スルーホールチェーン１６は、第
２金属配線９のそれぞれが導通不良を起さない程度の大
口径または複数のスルーホール１５を介してｐ型ＭＯＳ
トランジスタ１１のゲート電極に接続され、ｐ型ＭＯＳ
トランジスタ１１のドレイン電極が第５測定端子５に接
続され、ｐ型ＭＯＳトランジスタ１１のソース電極が第
６測定端子６に接続される構成である。
２金属配線９のそれぞれが導通不良を起さない程度の大
口径または複数のスルーホール１５を介してｐ型ＭＯＳ
トランジスタ１１のゲート電極に接続され、ｐ型ＭＯＳ
トランジスタ１１のドレイン電極が第５測定端子５に接
続され、ｐ型ＭＯＳトランジスタ１１のソース電極が第
６測定端子６に接続される構成である。
【００１６】次に、以上の様に構成したスルーホールチ
ェーン１６を用いて、不良のスルーホールを特定する方
法を図２を参照して説明する。
ェーン１６を用いて、不良のスルーホールを特定する方
法を図２を参照して説明する。
【００１７】まず、でスルーホール不良があるかどう
か確認する。
か確認する。
【００１８】次に、スルーホール不良が存在する事がわ
かったらの測定を行ないの電流を観測する。例え
ば、今、図１に示すスルーホールチェーン１６の第１測
定端子１から４つめのスルーホールがオープンだった場
合でＩｎ×２［Ａ］の電流が観測され、少なくとも４
（２ｎでｎ＝２）個め、もしくは５（２ｎ＋１）個めの
スルーホールがオープンと予測できる。（オープンのス
ルーホールが存在した時、それより下に接続されたトラ
ンジスタはＯＮせずに、ドレインソース間の電流は流れ
ない）。
かったらの測定を行ないの電流を観測する。例え
ば、今、図１に示すスルーホールチェーン１６の第１測
定端子１から４つめのスルーホールがオープンだった場
合でＩｎ×２［Ａ］の電流が観測され、少なくとも４
（２ｎでｎ＝２）個め、もしくは５（２ｎ＋１）個めの
スルーホールがオープンと予測できる。（オープンのス
ルーホールが存在した時、それより下に接続されたトラ
ンジスタはＯＮせずに、ドレインソース間の電流は流れ
ない）。
【００１９】次に、に進みでＩｐ×１［Ａ］の電流
が観測され、少なくとも３個め、もしくは４個めのスル
ーホールがオープンと予測される。上記２つの結果から
導通不良のオープンのスルーホールは第１測定用端子１
から４つめと特定できる。この場合オープンスルーホー
ルを１箇所としたが、２ケ所以上の場合、一番、第１測
定用端子１に近いオープンのスルーホールを特定する事
になる。本発明の目的は不良のスルーホールを容易に特
定する事であり、不良が特定されるスルーホールが１つ
であっても、そのスルーホールを調査すれば不良原因を
究きとめる十分な情報を得られる。
が観測され、少なくとも３個め、もしくは４個めのスル
ーホールがオープンと予測される。上記２つの結果から
導通不良のオープンのスルーホールは第１測定用端子１
から４つめと特定できる。この場合オープンスルーホー
ルを１箇所としたが、２ケ所以上の場合、一番、第１測
定用端子１に近いオープンのスルーホールを特定する事
になる。本発明の目的は不良のスルーホールを容易に特
定する事であり、不良が特定されるスルーホールが１つ
であっても、そのスルーホールを調査すれば不良原因を
究きとめる十分な情報を得られる。
【００２０】又、スルーホールチェーンの個数に関して
は、第１および第２測定用端子１および２間に約１００
０固程度設けるのが望ましい。スルーホールチェーンは
個数が大い程不良検出率が高くなるので、上述したパタ
ーンを複数個置けば、より検出精度を上げられる事は言
うまでもない。
は、第１および第２測定用端子１および２間に約１００
０固程度設けるのが望ましい。スルーホールチェーンは
個数が大い程不良検出率が高くなるので、上述したパタ
ーンを複数個置けば、より検出精度を上げられる事は言
うまでもない。
【００２１】
【発明の効果】以上説明したように本発明は目視を用い
ずに容易に不良スルーホールを少なくとも１個特定でき
るので、不良原因を早期に発見できるという効果を有す
る。
ずに容易に不良スルーホールを少なくとも１個特定でき
るので、不良原因を早期に発見できるという効果を有す
る。
【図１】本発明の一実施例の半導体装置の構成を示す図
である。
である。
【図２】図１に示す半導体装置の導通不良スルーホール
特定の作業手順を示す図である。
特定の作業手順を示す図である。
【図３】従来例の半導体装置の構成を示す図である。
【図４】他の従来例の半導体装置の構成を示す図であ
る。
る。
１，２１ 第１測定用端子 ２，２２ 第２測定用端子 ３ 第３測定用端子 ４ 第４測定用端子 ５ 第２測定用端子 ６ 第６測定用端子 ７，２３ 第１金属配線 ８，２９ スルーホール ９，２４ 第２金属配線 １０ ｎ型ＭＯＳトランジスタ １１ ｐ型ＭＯＳトランジスタ １２，２６ 電流計 １３，２８ 電源 １４，２７ ＧＮＤ １５ スルーホール（大口径） １６，２５，４５ スルーホールチェーン ３１−０〜３１−ｎ アドレスの出力端子 ３２−１〜３２−ｎ ノア回路 ３３ オア回路 ３４，３６ ＰＮＰトランジスタ ３５ ＮＰＮトランジスタ ３７，３９，４０ 抵抗器 ３８ アドレス入力端子 ４１ 負電圧ＶＥＥ ４２ 第１の端子 ４３ 第２の端子 ４４ 第３の端子 ４５−１〜４５−（ｎ＋１） 分割部 ４６−１〜４６−ｎ タップ ４７ タップ電圧検出手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/26 Ｇ 31/28 Ｈ０１Ｌ 27/04 21/822
Claims (7)
- 【請求項１】 第１層の金属配線層から構成され第１の
タップを有する第１の金属配線の複数個と第２層の金属
配線層から構成され第２のタップを有する第２の金属配
線の複数個とをスルーホールを介して前記第１の金属配
線と前記第２の金属配線とを交互に接続して成るスルー
ホールチェーンを含む半導体装置において、前記第１の
タップに接続された第１の定電流源をオン／オフする第
１のスイッチと、前記第２のタップに接続された第２の
定電流源をオン／オフする第２のスイッチと、前記スル
ーホールチェーンの一端が接続される第１の測定用端子
と、前記スルーホールチェーンの他端が接続される第２
の測定用端子とを有し、前記スルーホールチェーンは、
前記第１の定電流源の複数個のそれぞれが並列接続され
前記第２の定電流源の複数個のそれぞれが並列接続され
ることを特徴とする半導体装置。 - 【請求項２】 前記第１のスイッチは前記第１のタップ
をゲートに接続する第１のＭＯＳトランジスタで構成さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１の定電流源は前記第１のＭＯＳ
トランジスタのソールおよびドレイン間に所定の電圧を
印加して構成されることを特徴とする請求項２記載の半
導体装置。 - 【請求項４】 前記第２のスイッチは前記第２のタップ
をゲートに接続する第２のＭＯＳトランジスタで構成さ
れることを特徴とする請求項１，２または３記載の半導
体装置。 - 【請求項５】 前記第２の定電流源は前記第２のＭＯＳ
トランジスタのソースおよびドレイン間に所定の電圧を
印加して構成することを特徴とする請求項１，２，３ま
たは４記載の半導体装置。 - 【請求項６】 前記第１のＭＯＳトランジスタはｎ型Ｍ
ＯＳトランジスタであることを特徴とする請求項１，
２，６，４または５記載の半導体装置。 - 【請求項７】 前記第２のＭＯＳトランジスタはｐ型Ｍ
ＯＳトンランジスタであることを特徴とする請求項１，
２，３，４，５または６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249648A JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249648A JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106385A true JPH07106385A (ja) | 1995-04-21 |
| JP2630219B2 JP2630219B2 (ja) | 1997-07-16 |
Family
ID=17196151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249648A Expired - Lifetime JP2630219B2 (ja) | 1993-10-06 | 1993-10-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630219B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6809540B2 (en) | 2000-12-13 | 2004-10-26 | Zarlink Semiconductor Limited | Integrated circuit test structure |
| US6927594B2 (en) | 2003-06-18 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Evaluation device for evaluating semiconductor device |
| CN111145824A (zh) * | 2019-12-27 | 2020-05-12 | 长江存储科技有限责任公司 | 三维存储器栅极叠层缺陷的测试方法及测试装置 |
-
1993
- 1993-10-06 JP JP5249648A patent/JP2630219B2/ja not_active Expired - Lifetime
Cited By (3)
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|---|---|---|---|---|
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| CN111145824A (zh) * | 2019-12-27 | 2020-05-12 | 长江存储科技有限责任公司 | 三维存储器栅极叠层缺陷的测试方法及测试装置 |
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| Publication number | Publication date |
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| JP2630219B2 (ja) | 1997-07-16 |
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