JPH07106412A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH07106412A
JPH07106412A JP5251843A JP25184393A JPH07106412A JP H07106412 A JPH07106412 A JP H07106412A JP 5251843 A JP5251843 A JP 5251843A JP 25184393 A JP25184393 A JP 25184393A JP H07106412 A JPH07106412 A JP H07106412A
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buried collector
groove
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Abstract

(57)【要約】 【目的】 素子分離のための工程を複雑化するのを防止
する。 【構成】 半導体基板１上に順次形成された埋込みコレ
クタ層２およびエピタキシャル層４と、エピタキシャル
層内に形成されたほぼ同じ深さの素子分離用の溝と、溝
に埋込まれた絶縁物からなる素子分離領域１１，１１ａ
と、を備えていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトレンチ素子分離構造を
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、バイポーラトランジスタの集積度
を向上させるとともに高性能化のために寄生容量を削減
する目的でバイポーラトランジスタの素子分離にトレン
チ素子分離構造が用いられるようになってきている。こ
のトレンチ素子分離構造を有する従来のバイポーラトラ
ンジスタの断面を図６および図７に示す。図６に示すバ
イポーラトランジスタにおいては、半導体基板１上に形
成されたエピタキシャル層４および埋込みコレクタ層２
を貫通する深い溝１１が形成され、この溝に絶縁物が埋
込まれている。これによりバイポーラトランジスタ同士
の分離を完全に行うことができるとともに分離間隔も従
来のＰＮ接合を用いたものより狭くすることができる。
またトランジスタの領域内にはエピタキシャル層４を貫
通するが埋込みコレクタ層２を貫通しない溝１１ａが設
けられ、この溝に絶縁物が埋込まれている。これによ
り、横方向の動作を抑制することが可能となるととも
に、ベース領域２２と、埋込コレクタ引出し層２０の間
の寄生容量を削減することが可能となる。したがってト
レンチ素子分離を用いることにより大幅な寄生容量削減
が可能となるので、トランジスタの高性能化を達成する
ことができる。なお、図６において、ベース領域２２内
にはエミッタ領域２４が形成され、ベース領域２２およ
びエミッタ領域２４に各々接続するベース引出し電極２
６およびエミッタ引出し電極３０が形成されている。そ
して符号２８は絶縁層であり、符号４２は層間絶縁膜で
あり、符号４４はアルミ電極である。
【０００３】一方、広い領域を分離するにはＬＯＣＯＳ
法の方が形成しやすいので、図７に示すようにＬＯＣＯ
Ｓ法を併用する場合もある。この場合、素子分離領域１
３はＬＯＣＯＳ法によって形成されたものである。この
ようにＬＯＣＯＳ法によって素子分離領域を形成したこ
とにより、図６に示す場合と異なり、２種類の深さの溝
を形成する必要が無くなる。いずれにしても、従来は２
種類の素子分離領域を用いることにより高集積化と高性
能化を実現していた。
【０００４】
【発明が解決しようとする課題】図６に示すトレンチ素
子分離構造を用いた従来のバイポーラトランジスタにお
いては、バイポーラトランジスタ領域内の素子分離領域
１１ａは他の素子分離領域１１よりも浅く形成する必要
がある。これは素子分離領域１１ａを素子分離領域１１
と同じ深さにすると、埋込みコレクタ層２に電位を印加
できなくなるためである。このため２種類の深さの溝を
形成する必要があった。
【０００５】また、図７に示す素子分離構造を用いた従
来のバイポーラトランジスタにおいては、素子分離領域
１３はＬＯＣＯＳ法を用いて形成するため、素子分離の
ために形成される溝は１種類で済むが、２種類以上の素
子分離領域形成工程が必要である。
【０００６】いずれにしても従来の素子分離構造を有す
る半導体装置を製造する場合は、２種類以上の素子分離
領域形成工程が必要であり、素子分離のための工程数が
増大するとともに複雑化するという問題があった。
【０００７】本発明は上記事情を考慮してなされたもの
であって、素子分離のための工程数を増大かつ複雑化さ
せることのない半導体装置およびその製造方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に順次形成された埋込みコレクタ層お
よびエピタキシャル層と、エピタキシャル層内に形成さ
れたほぼ同じ深さの素子分離用の溝と、この溝に埋込ま
れた絶縁物からなる素子分離領域と、を備えていること
を特徴とする。
【０００９】又、本発明による半導体装置の製造方法に
よれば、半導体基板上に埋込みコレクタ層およびエピタ
キシャル層を形成する工程と、エピタキシャル層内にほ
ぼ同じ深さの素子分離用の溝を形成する工程と、溝に絶
縁物を埋込む工程と、を備えていることを特徴とする。
【００１０】
【作用】本発明によれば、素子分離用の溝がほぼ同じ深
さに形成されることにより、溝の深さは１種類となり、
素子分離のための工程を複雑化させることがない。
【００１１】
【実施例】本発明による半導体装置の第１の実施例の構
成を示す断面図を図１に示す。この実施例の半導体装置
はＰ型のシリコン基板１上に埋込みコレクタ層２および
Ｎ型のエピタキシャル層４が積層されている。そして素
子分離のための溝１１，１１ａがほぼ同じ深さとなるよ
うに形成されており、トランジスタ領域内に形成された
溝１１ａは埋込みコレクタ層２を貫通していないが、そ
れ以外の溝１１は埋込みコレクタ層２を貫通している。
すなわち、埋込みコレクタ層２は溝１１ａの底部で接続
されている。そして、これらの溝１１，１１ａは絶縁物
で埋込まれている。また素子分離領域１１ａによって分
離された一方のエピタキシャル層４上にベース層２２が
形成され、このベース層２２内にはエミッタ層２４が形
成されている。そしてこれらのベース、エミッタ層２４
に各々接続するようにベース引出し電極２６、エミッタ
引出し電極３０が設けられている。なお、ゲート引出し
電極２６とエミッタ引出し電極３０は絶縁層２８を介し
て形成されている。そしてこれらのベース引出し電極２
６およびエミッタ引出し電極３０に接続するように例え
ばアルミニウムからなる金属電極４４が形成されてい
る。また、素子分離領域１１ａによって分離された他方
のエピタキシャル層は埋込みコレクタ引出し層２０とな
り、この埋込みコレクタ引出し層２０に接続するように
金属電極４４が形成されている。なお、図１において符
号６は酸化膜である。
【００１２】次に図１に示す半導体装置の製造方法を図
２乃至図３を参照して説明する。
【００１３】まず、図２（ａ）に示すようにＰ型のシリ
コン基板１上にＮ型の埋込みコレクタ層２を形成した
後、Ｎ型のエピタキシャル層４を成長させる。続いて熱
酸化法を用いて酸化膜６を１００〜５００オングストロ
ーム程度形成した後、多結晶シリコン層８をＬＰＣＶＤ
法を用いて５００〜５０００オングストローム程度堆積
する（図２（ａ）参照）。なお、この多結晶シリコン層
８は後述のエッチバック時のストッパ層となるものであ
る。次にトレンチ（溝）形成時のマスク層１０として例
えば酸化膜を５００〜５０００オングストローム程度Ｌ
ＰＣＶＤ法により形成する。ストッパ層８はＳｉＮでも
他の材料でもよく、溝に埋込む材料をエッチングすると
きに選択比の取れる材料であれば良い。また、形成方法
はＣＶＤ法でもスパッタ法でも良い。
【００１４】次にレジスト層１２を形成した後フォトリ
ソグラフィーによりレジスト層１２のパターニングを行
い、レジスト層１２をマスクにして、マスク層１０、ス
トッパー層８、酸化膜６を異方性エッチングを用いて選
択的に除去する（図２（ｂ））。次にレジスト層１２を
除去した後、酸化膜１０をマスクとして異方性エッチン
グを用いてシリコン基板中に、図２（ｃ）に示すような
埋込みコレクタ層２を貫通するような例えば０．５μｍ
〜２μｍの深さの溝１１，１１ａを形成する。続いてフ
ォトレジスト層１５を形成して溝１１，１１ａを埋込ん
だ後、フォトリソグラフィーを用いてフォトレジスト層
１５をパターニングし、トランジスタ形成領域内の溝１
１ａを露出させる（図３（ａ）参照）。そして図３
（ａ）に示すように、イオン注入法を用いてトランジス
タ形成領域内の溝１１ａの底部に、埋込みコレクタ層２
と同じ導電型（Ｎ型）の不純物、例えばリンを５０ｋｅ
Ｖのエネルギーで１×１０15〜１×１０16個／cm2 程度
イオン注入する。その後、８００〜１０００℃の熱処理
を行うことにより、トランジスタ領域内で分断された埋
込みコレクタ層２が溝１１ａの底部で接続される。
【００１５】次に、フォトレジスト層１５を除去した
後、溝１１，１１ａを埋込むように絶縁物１８、例えば
酸化物を全面に堆積する（図３（ｂ）参照）。なお絶縁
物１８は不純物を含まない酸化物でも良いし、ボロンや
リンを含んだ、いわゆるＢＰＳＧと呼ばれる材料でも良
い。
【００１６】次に多結晶シリコン膜８が露出するまで、
絶縁膜１８を選択的に除去する（図３（ｃ）参照）。そ
の後、多結晶シリコン層８を除去し、通常のバイポーラ
トランジスタの形成工程に従って、埋込みコレクタ引出
し層２０、ベース領域２２、エミッタ領域２４、および
各引出し電極２６，３０を形成し、最後にアルミ電極４
４を層間絶縁膜４２を介して形成し、バイポーラトラン
ジスタを形成する。
【００１７】以上説明したように本実施例によれば、素
子分離のための溝の深さが１種類ですむことにより、素
子分離工程を複雑化させることがない。
【００１８】なお、上記実施例においては、ＮＰＮ型ト
ランジスタを例にとって説明したがＰＮＰ型トランジス
タの場合にも本発明を適用できることは言うまでもな
い。
【００１９】次に本発明による半導体装置の第２の実施
例の構成を示す断面図を図４に示す。この実施例の半導
体装置は、バイポーラトランジスタの分離を従来のＰＮ
分離で実現したものである。すなわち、埋込コレクタ層
２はトランジスタ領域下に形成され、この埋込コレクタ
層２に隣接する層３は埋込コレクタ層２とは導電型が反
対の層である。そして素子分離領域１１は埋込コレクタ
層２と層３との境界上に形成されている。そしてこの素
子分離領域１１とトランジスタ領域内に形成される素子
分離領域１１ａとはほぼ同一の深さを有しており、どち
らも第１の実施例と異なり、埋込みコレクタ層２を貫通
していない。
【００２０】この第２の実施例の半導体装置も第１の実
施例と同様の効果を有することは言うまでもない。
【００２１】次に本発明による半導体装置の第３の実施
例の構成を示す断面図を図５に示す。この実施例の半導
体装置は同一の半導体基板１上にバイポーラトランジス
タとＭＯＳトランジスタを同時に形成したものである。
そしてバイポーラトランジスタ部の構成は図４に示す第
２の実施例と同一となっている。図５に示すＭＯＳトラ
ンジスタはＬＤＤ構造のＭＯＳトランジスタであって、
エピタキシャル層４の表面付近に濃度の異なる不純物領
域３８，３９が形成されている。また、エピタキシャル
層４上に形成されたゲート絶縁膜３３を介して多結晶シ
リコン３４、側壁３５、絶縁膜３７からなるゲート電極
が形成されている。
【００２２】この実施例の半導体装置も第１の実施例と
同様の効果を有することは言うまでもない。
【００２３】
【発明の効果】以上説明したように本発明によれば、素
子分離工程を複雑化させることがない。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施例の構成
を示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面
図。
【図３】図１に示す半導体装置の製造工程を示す断面
図。
【図４】本発明による半導体装置の第２の実施例の構成
を示す断面図。
【図５】本発明による半導体装置の第３の実施例の構成
を示す断面図。
【図６】従来の半導体装置の構成を示す断面図。
【図７】従来の他の半導体装置の構成を示す断面図。
【符号の説明】
１ シリコン基板 ２ 埋込みコレクタ層 ４ エピタキシャル層 ６ 酸化膜 １１，１１ａ 素子分離領域 ２０ 埋込みコレクタ引出し層 ２２ ベース領域 ２４ エミッタ領域 ２６ ベース引出し電極 ２８ 絶縁層 ３０ エミッタ引出し電極 ４２ 層間絶縁膜 ４４ アルミ電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に順次形成された埋込みコレ
    クタ層およびエピタキシャル層と、 前記エピタキシャル層内に形成されたほぼ同じ深さの素
    子分離用の溝と、 前記溝に埋込まれた絶縁物からなる素子分離領域と、 を備えていることを特徴とする半導体装置。
  2. 【請求項２】半導体基板上に埋込みコレクタ層およびエ
    ピタキシャル層を形成する工程と、 前記エピタキシャル層内にほぼ同じ深さの素子分離用の
    溝を形成する工程と、 前記溝に絶縁物を埋込む工程と、 を備えていることを特徴とする半導体装置の製造方法。
JP5251843A 1993-10-07 1993-10-07 半導体装置およびその製造方法 Pending JPH07106412A (ja)

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