JPH07106451A

JPH07106451A - 不揮発性半導体記憶装置

Info

Publication number: JPH07106451A
Application number: JP5274836A
Authority: JP
Inventors: Yohei Hiura; 洋平樋浦; Yoshiko Yamaguchi; 佳子山口; Eiji Kamiya; 栄二神谷; Kazumi Amamiya; 和美雨宮; Tomoko Yamane; 朋子山根
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-10-07
Filing date: 1993-10-07
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】平坦性がよく、かつ、電荷保持特性が高い２
層ゲート構造を有する不揮発性半導体記憶装置を提供す
る。【構成】Ｐ型半導体基板１のＮウエル２中に帯状のＰ
^＋不純物拡散領域５が形成されている。この上に酸化膜
８で被覆された溝が形成されており、この中にポリシリ
コン膜１０が形成されている。この上に絶縁膜１１を介
してソース領域１４及びドレイン領域１６が形成された
多結晶もしくは単結晶のシリコン半導体層１２が設けら
れている。その上には、ＢＰＳＧなどの層間絶縁膜１７
を介してＡｌなどの金属配線２０が形成されている。拡
散領域５はコントロールゲートとして、ポリシリコン膜
１０はフローティングゲートとして用いられる。トラン
ジスタ領域が平坦に形成されるので、配線領域も平坦に
なる。ゲートは、半導体基板内に埋設されているので、
汚染の侵入を有効に防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷保持特性に優れ、
段差がほとんど認められず配線の信頼性の高い２層ゲー
ト構造の不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来の書き換え可能な不揮発性半導体記
憶装置には、記憶内容を紫外線で消去するＥＰＲＯＭ
（Erasable Programmable Read Only Memory）と電気的
に消去するＥＥＰＲＯＭ（Electorically Erasable Pro
grammable Read Only Memory）とがある。ＥＥＰＲＯＭ
については各種のセルトランジスタが提案されている
が、その１つとして集積度の面で優れているＥＰＲＯＭ
と同じ単純な２層ポリシリコン構造のセルトランジスタ
がある。この２層ポリシリコン構造のセルトランジスタ
は、半導体基板上に電荷を保持するフローティンゲート
と、ゲート電極の機能を果たすコントロールゲートから
構成される２層ポリシリコンゲートを持っている。ＥＰ
ＲＯＭセルとＥＥＰＲＯＭセルの異なる点は、ＥＰＲＯ
Ｍは、消去を紫外線を照射して行うため、例えば、０．
６μｍデザインルール相当の場合はゲート酸化膜が１６
ｎｍ程度であるのに対し、ＥＥＰＲＯＭは、電気的な消
去を行うため、ゲート酸化膜はＥＰＲＯＭより薄い１０
ｎｍ程度であるという点である。本発明はこのような２
層ポリシリコン構造を有する不揮発性メモリセルトラン
ジスタの抱える問題点を解決すべく新しいセル構造を提
案するものである。

【０００３】次に、従来の２層ポリシリコン構造の不揮
発性メモリセルについて、図３６乃至図４３を参照して
説明する。図３６は、２層ポリシリコン型ＥＥＰＲＯＭ
の、メモリセル完成時の構成を断面図で示したものであ
り、ｐ型シリコンウェーハ１０１上に第１のゲート絶縁
膜１０４、フローティングゲート１１４、第２のゲート
絶縁膜１０７およびコントロールゲート１１５が順次積
層形成されている。コントロールゲート１１５を含めて
シリコンウェーハ上にはシリコン酸化物の絶縁膜１１１
が形成されている。ｐ型シリコンウェーハ１０１内に
は、前記積層体の間にｎ型ソース領域１１２、ｎ型ドレ
イン領域１１３が形成されている。図３７（ａ）はこの
ＥＥＰＲＯＭが形成されているシリコンウェーハの平面
図であり、このＡ−Ａ′線に沿う断面図が図３６であ
る。図３７（ｂ）、図３８（ａ）、図３８（ｂ）は、そ
れぞれ図３７（ａ）のＢ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′線
に沿う断面図である。シリコンウェーハ１０１にはメモ
リセルトランジスタが繰返し形成されている。図３７
（ａ）は、絶縁膜１１１を省略してある。ソース領域１
１２は、各メモリセル共通に形成するので、シリコンウ
ェーハ１０１の表面領域にストライプ状に形成される。
各ソース領域１１２は、シリコンウェーハ上に形成さ
れ、やはり帯状であるゲート積層体によって挟まれてい
る。ゲート積層体は、第１のゲート絶縁膜１０４の上に
形成されたフローティングゲート１１４とその上に第２
のゲート絶縁膜１０７を介して形成されたコントロール
ゲート１１５からなる。フローティングゲート１１４
は、メモリセルごとに分割されているが、コントロール
ゲート１１５は、帯状に１つながりになっている。ドレ
イン領域１１３は、ゲ−ト積層体を中心にソース領域１
１２と向かい合っており、フローティングゲート１１４
と同様にメモリセルごとに分離している。

【０００４】次に、図３７乃至図４３を参照してこのＥ
ＥＰＲＯＭの製造工程を説明する。まず、ｐ型シリコン
１０１上にＬＯＣＯＳ（選択酸化）法により素子領域１
０２とフィールド酸化膜１０３を帯状に形成する（図３
９）。次に、第１のゲート絶縁膜１０４としてシリコン
酸化膜を１２ｎｍ程成長させ、その上に第１の多結晶シ
リコン１０５をＣＶＤなどにより堆積する。これは後に
フローティングゲート１１４となる。次に、フォトレジ
ストによりパターニングを行い、エッチングによってフ
ローティングゲートのワード線方向の分割１０６を行う
（図４０）。次に、第２のゲート絶縁膜１０７となる層
間絶縁膜を形成し、その上に第２の多結晶シリコン１０
８をＣＶＤなどにより堆積する。この多結晶シリコン１
０８は後にコントロールゲートとなる。さらに、フォト
レジスト１０９により２層ゲートを形成するためにパタ
ーニングを行い、第２の多結晶シリコン１０８、絶縁膜
１０７、第１の多結晶シリコン１０５を順にエッチング
する（図４１、図４２）。これにより図４３に示すよう
に前記フィールド酸化膜１０３の形成方向に直交したコ
ントロールゲート１１５及びフローティングゲート１１
４が形成される。その後、前記フォトレジスト１０９を
除去し、再びフォトレジスト１１０を前記帯状のコント
ロールゲートの幅内に境界を有するようにパターニング
を行う。そして選択的に酸化膜をエッチングし、ソース
線パターンを形成する。これをＳＡＳ（Self-Aligned S
ource)技術という（図４３）。

【０００５】次に前記フォトレジスト１１０を除去し、
シリコン酸化膜１１１を全面に形成した後、ソース領域
１１２へイオン注入するためのフォトレジスト（図示せ
ず）を塗布し、パターニングし、例えばＡｓをイオン注
入し、熱拡散してソース拡散領域１１２を形成する。さ
らに同様の方法によりドレイン領域１１３を形成する
（図３７、図３８）。その後、周知の技術によりゲート
積層体を含む半導体基板１０１全面に絶縁膜１１０を形
成し、さらに、図示はしないがこの絶縁膜１０１にコン
タクトを開孔し電極を配線する。この様にして形成され
たメモリセルは、半導体基板上に２層のポリシリコンゲ
ートを持つため、半導体基板表面とメモリセルの最上部
との間は数１００ｎｍ程度の段差が生じており、特にソ
ース拡散領域１１２を挟む側のゲート間隔は最小ピッチ
となっている。従ってこの厳しいアスペクトを有するパ
ターンを層間絶縁膜で平坦化するのは容易ではなく、平
坦性の悪さがいくつかの信頼性や性能に関わる幾つかの
問題を生じさせている。

【０００６】その１つにセルトランジスタ中に記憶して
いるデータ、つまり電荷の保持特性を良好に維持するこ
とが難しいということがある。前記構造のセルトランジ
スタでフローティングゲート中に電子が注入されている
状態と放出されている状態とで、“１”、“０”を区別
し、データを記憶している。ここで、もしも層間絶縁膜
中を通して、電子の注入されたフローティングゲート近
傍に正の可動イオン等が寄ってくると、フーティングゲ
ート中から電子が抜けたり、この可動イオンを引きつけ
ることにより見掛上フローティングゲート中の電子量が
変り、データが変わってしまう。このような挙動を防止
するために、この層間絶縁膜への不純物の進入を防止す
ることは大きな課題となる。そのため特に不揮発性デバ
イスの層間絶縁膜には不純物の進入を妨げるような質の
良さが要求される。しかし、この平坦性の悪いセル構造
においては、層間絶縁膜に対して質の良さに加え、カバ
レッジの良さも要求され、その分層間絶縁膜の選択にも
制限が生じてしまう。

【０００７】層間絶縁膜上に形成されているアルミニウ
ム（Ａｌ）配線はこの段差によってゲート積層体上を走
るＡ１と半導体基板上を走るＡ１との間にフォトレジス
トのフォーカスボケが生じ、配線の信頼性を低下させ
る。不揮発性メモリは、高速化などの性能の高さが要求
されるなど多層配線技術が必須の技術となっている。こ
の多層配線技術を導入する際には、この平坦性の悪さは
より大きな問題となっている。また、前記セルトランジ
スタではフィールド酸化膜によって素子を分離している
ため、図４１、図４２で説明したようにソース領域１１
２を形成する際にＳＡＳ技術を用いているが、この方法
ではフィールド酸化膜除去時にセルトランジスタのソー
ス、ゲート境界部において、ソース部とゲート下のチャ
ネル部の半導体基板表面に段差のある構造となり、その
ためポスト酸化時に酸化されるゲート端部近傍のゲート
酸化膜厚にばらつきが生じ、セル消去特性がばらつくと
いう問題があった。また拡散領域を半導体基板中に持つ
ことから、拡散領域のジャンクション容量が電圧降下の
原因となり、これが大きな問題となっている。

【０００８】

【発明が解決しようとする課題】この様な従来の２層ポ
リシリコン構造のセルトランジスタは、電荷を保持する
フロ−ティングゲ−ト１１４が絶縁膜１０７、１１１に
覆われているが、その被覆性が十分でないとフロ−ティ
ングゲ−トを被覆している絶縁膜から不純物が進入して
電荷保持特性が低下する。電荷保持特性を改善するため
には、絶縁膜の最適化が必要となるが、平坦性の悪さは
絶縁膜の選択を制限してしまう。また、絶縁膜の上に形
成されるアルミニウム配線は、この段差によって、フォ
トレジストのフォーカスぼけが生じ、配線の信頼性を低
下させる。さらに、多層配線技術を導入するならば、そ
の信頼性の低下はより著しくなる。この従来構造ではソ
ース領域を形成するために、素子分離を行うフィールド
酸化膜をＳＡＳ技術によって形成しているが、この方法
ではゲート酸化膜厚にばらつきが生じ、データ消去後の
しきい値にばらつきが生じる。また、半導体基板中に拡
散領域を持つので、そのジャンクション容量が大きく電
圧降下の原因になる。本発明は、このような事情によっ
て成されたものであり、フロ−ティングゲ−トの電荷保
持特性が優れ、段差が殆ど認められずに配線の信頼性の
高い不揮発性半導体記憶装置を提供する。

【０００９】

【課題を解決するための手段】本発明は、２層のゲート
積層体の内少なくとも一部はシリコン単結晶半導体基板
内に形成し、ゲート積層体の上の半導体基板の上に多結
晶シリコン又は単結晶シリコン半導体層を形成してその
中にソース領域、ドレイン領域及びソース／ドレイン領
域間のチャネル領域を形成することに特徴がある。即
ち、本発明の不揮発性半導体記憶装置は、主面に溝が形
成された半導体基板と、前記半導体基板主面上に形成さ
れ、少なくとも前記溝の底部を被覆している第１の絶縁
膜と、前記半導体基板内部に形成され、前記溝の底部と
は前記第１の絶縁膜を介して接しており、かつ、コント
ロールゲートとして用いられる不純物拡散領域と、前記
溝の中に埋め込まれ、フローティングゲートとして用い
られる導電層と、前記半導体基板に形成され、少なくと
も前記導電層を被覆している第２の絶縁膜と、前記半導
体基板主面上に形成され、前記導電層とは前記第２の絶
縁膜を介して接している半導体層と、前記半導体層に形
成されたソース／ドレイン領域とを備え、前記ソース／
ドレイン領域間のチャネル領域は、前記導電層の上の領
域に形成されていることを第１の特徴としている。

【００１０】また、半導体基板と、前記半導体基板主面
に形成され、コントロールゲートとして用いられる不純
物拡散領域と、前記半導体基板主面上に形成され、少な
くとも前記不純物拡散領域を被覆する第１の絶縁膜と、
前記不純物拡散領域上に前記第１の絶縁膜を介して形成
され、フロ−ティングゲ−トとして用いられる導電層
と、前記半導体基板主面上に形成され、少なくとも前記
導電層を被覆する第２の絶縁膜と、前記半導体基板主面
上に形成され、前記導電層とは前記第２の絶縁膜を介し
て接している半導体層と、前記半導体層に形成されたソ
ース／ドレイン領域とを備え、前記ソース／ドレイン領
域間に形成されるチャネル領域は、前記導電層の上の領
域に形成されていることを第２の特徴としている。さら
に、主面に溝が形成された半導体基板と、前記半導体基
板主面上に形成され、少なくとも前記溝の底部を被覆し
ている第１の絶縁膜と、前記溝内の前記第１の絶縁膜上
に形成され、コントロールゲートとして用いられる第１
の導電層と、前記半導体基板主面上に形成され少なくと
も前記第１の導電層を被覆している第２の絶縁膜と、前
記溝内の前記第２の絶縁膜上に形成され、前記フロ−テ
ィングゲ−トとして用いられる第２の導電層と、前記半
導体基板主面上に形成され、少なくとも前記第２の導電
層を被覆している第３の絶縁膜と、前記半導体基板主面
上に形成され、前記導電層とは前記第３の絶縁膜を介し
て接している半導体層と、前記半導体層に形成されたソ
ース／ドレイン領域とを備え、前記ソース／ドレイン領
域間のチャネル領域は、前記導電層の上の領域に形成さ
れていることを第３の特徴としている。

【００１１】

【作用】フローティングゲートは、半導体基板である単
結晶シリコン或いは単結晶シリコンとその上の多結晶シ
リコン膜に覆われているので不純物の進入は大きく制御
することができる。その上、従来段差の大きい２層のゲ
ート積層体が単結晶シリコン或いは単結晶シリコンとそ
の上の多結晶シリコンの中に埋め込まれているので、そ
の表面は平坦であり、絶縁膜の機能としては電荷保持特
性の維持に対する性能を考慮する必要が無い上に、カバ
レッジについても制限が無くなる。その結果、アルミニ
ウム配線のフォーカスボケも無くなる。また、ソース領
域は、半導体基板上に堆積形成した多結晶シリコン膜に
形成するので、マスクによるパターニングにより形成で
き、ＳＡＳ技術を使わなくても良くなる。そのため、デ
ータ消去後のしきい値のばらつきも小さくできる。ソー
ス／ドレイン領域は、堆積した多結晶シリコン膜中に形
成するのでジャンクション容量を小さくできる。

【００１２】

【実施例】本発明の実施例について図面を参照して説明
する。まず、図１乃至図１０を参照して第１の実施例を
説明する。図１は、アルミニウムなどの金属配線まで形
成された半導体記憶装置（ＥＥＰＲＯＭ）のセルトラン
ジスタの断面図、図９は、半導体記憶装置の斜視図、図
４は、図３（ａ）の変形例の平面図、図２乃至図１０
は、このＥＥＰＲＯＭの製造工程断面図及び平面図であ
る。半導体基板１には、例えば、ｐ型シリコン基板を用
い、この中にセルトランジスタが形成されるＮウエル２
を周知の技術で形成する。この半導体基板１の表面を熱
酸化して、例えば、１００ｎｍ程度のダミー酸化膜３を
形成する。その後、酸化膜３の上に所定のパターンを有
するフォトレジスト４をストライプ状に形成する。そし
て、ボロン（Ｂ）をドーピングしてコントロールゲート
となるｐ型拡散領域５をＮウエル２中に形成する。コン
トロールゲート５は、半導体基板１に帯状に形成されて
いる。半導体基板１には、複数のＮウエル２が繰返し形
成されており、各ウエルには、それぞれ複数の帯状のコ
ントロールゲート５が形成されている。すなわち、コン
トロールゲート５は、前記フォトレジスト４のストライ
プ状のパターンにしたがって、半導体基板１上にストラ
イプ状に形成される（図２）。図２（ｂ）は、フォトレ
ジスト及び酸化膜を省いた図２（ａ）の半導体基板１の
平面図のＢ−Ｂ′線に沿う断面図である。

【００１３】次に、フォトレジスト４を剥離除去し、新
たにダミー酸化膜３の上に別なパターンを有するフォト
レジスト６を形成する。このフォトレジスト６をマスク
として半導体基板１の前記コントロールゲートの拡散領
域５の部分を異方性エッチングなどによってエッチング
して、溝７を各拡散領域５に繰返し形成する。後にこの
溝には多結晶シリコンのフローティングゲートが形成さ
れる。図３（ｂ）は、図３（ａ）の半導体基板１の平面
図のＢ−Ｂ′線に沿う断面図である。溝７は、コントロ
ールゲート５の内部に形成されているので、溝７に形成
されるフローティングゲートとこのコントロールゲート
の重なる領域は一定となり、したがって多少のマスク合
わせずれがあってもカップリング比を一定にすることが
できる。また、図４は、フローティングゲートの形状が
図３（ａ）とは異なる他の例である。図３（ａ）の溝７
は、コントロールゲート５の中に形成されるが、図４の
溝７は、コントロールゲート５より幅が広くなっている
が、作用効果には格別の差異が認められない。次に、フ
ォトレジスト６とダミー酸化膜３を半導体基板１上から
剥離除去して、半導体基板１の全面にシリコン熱酸化膜
などの絶縁膜８とその上に多結晶シリコン膜９を形成す
る（図５（ａ））。

【００１４】次に、この多結晶シリコン膜９をエッチバ
ックして前記溝７に埋込まれた多結晶シリコンのみ半導
体基板１に残るようにする。溝７内の多結晶シリコン
は、フローティングゲート１０となる。フローティング
ゲート１０には、イオン注入、リン拡散などの方法で不
純物を拡散してｎ型にしても良いし、リンなどのドープ
トポリを堆積する手法を用いても良い。その後半導体基
板１全面にシリコン酸化膜などの絶縁膜１１を形成して
フローティングゲート１０を完全に被覆する（図５
（ｂ））。次に、多結晶シリコン膜からなる半導体層１
２をＣＶＤなどにより半導体基板１表面全面に堆積させ
る。フローティングゲート１０は、単結晶シリコン半導
体基板１に完全に覆われているので、不純物の侵入が十
分防止される。また、２層のゲート積層体は、単結晶シ
リコン半導体基板に埋込まれているので、表面は平坦に
なってその後の層間絶縁膜などの絶縁膜の堆積やアルミ
ニウムなどの金属配線の信頼性の向上につながる（図５
（ｃ））。

【００１５】次に、多結晶シリコン膜からなる半導体層
１２上にフォトレジスト１３を形成し、これをマスクと
して、多結晶シリコン膜からなる半導体層１２のフロー
ティングゲート１０間上の領域にＡｓなどの不純物をイ
オン注入などの方法によりドープし、ｎ型領域１４を形
成し（図６（ａ））、その後この不純物を熱拡散してｎ
型ソース領域１４を帯状に形成する。ｎ型領域１４を形
成してからフォトレジスト１３を剥離除去し、代わりに
別のフォトレジスト１５を多結晶シリコン膜からなる半
導体層１２上に形成する。そして、多結晶シリコン膜か
らなる半導体層１２のフローティングゲート１０上の領
域を中心にしてソース領域１４と対称の位置に、例え
ば、Ａｓなどの不純物をイオン注入によりドープしてｎ
型領域１６を形成する（図６（ｂ））。その後、図７及
び図８に示すようにｎ型領域１６を熱拡散してｎ型ドレ
イン領域１６をセルごとに分離形成する。

【００１６】多結晶シリコン膜からなる半導体層１２に
形成されたＰＮジャンクション容量は、従来より小さく
なり、電圧降下が小さくなる。図７は多結晶シリコン膜
からなる半導体層１２が形成された半導体基板の平面
図、図８（ａ）及び図８（ｂ）は、この平面図のＢ−
Ｂ′線及びＣ−Ｃ′線に沿う断面図である。平面図で
は、半導体基板１の内部は、示されていないが、溝に埋
込まれたフロ−ティングゲ−ト１０がセル毎に分離され
て２筋形成されている。その下に形成されたコントロ−
ルゲ−ト５は連続して帯状に形成されている。ソース領
域１４は、連続して帯状に形成され、セル部分は幅広に
なっている。ドレイン領域１６は、各セル毎に独立して
いる。また、図示はしないが、紫外線照射後のしきい値
を目的の値にするためにチャネル領域に不純物をドーピ
ングする事もできる。ドレイン領域と隣のドレイン領域
との間の領域１８にボロンなどのイオン注入を行って電
気的な素子分離を行うこともできる。フォトレジスト１
５を取り除いてから、図８（ａ）に示すように多結晶シ
リコン膜からなる半導体層１２を層間絶縁膜１７で被覆
する。次に、フォトレジストを用いて層間絶縁膜１７を
パターニングしてドレイン領域を露出するコンタクト孔
を形成し、次に、アルミニウムなどの金属電極２０を配
線し、ドレイン領域１６と電気的に接続させる。コント
ロ−ルゲ−ト５の電極には、複数個のセルに１つのコン
タクトを取る事により低抵抗な電極が得られる。そし
て、電極配線は平坦な層間絶縁膜の上に形成されるため
にフォーカスズレも無くパターニングが可能になる。

【００１７】上記の例では、半導体基板１上にセルトラ
ンジスタを構成するソース／ドレイン領域が形成される
多結晶シリコン膜からなる半導体層１２は、半導体基板
全面に堆積させているがこの多結晶シリコン膜からなる
半導体層１２をソース領域、ドレイン領域及びソース／
ドレイン領域間のチャネル領域にのみ形成し、半導体基
板１上にそれを網目状に形成しても良い。この場合、フ
ォトレジストによるパターニングが必要になるが、隣接
するドレイン領域−ドレイン領域間の領域１８が絶縁膜
で完全に電気的に分離され、電気的に分離するためのボ
ロンの打込みは不要になる。図９は、図７の平面図の部
分的な斜視図である。この図では、半導体基板１に形成
された多結晶シリコン膜からなる半導体層１２とそこに
形成されたソース／ドレイン領域などを示し、シリコン
膜からなる半導体層１２上の層間絶縁膜等は示していな
い。半導体基板１のＮウエル２に形成されたコントロー
ルゲート５はＹ方向に延びている。多結晶シリコン膜か
らなる半導体層１２に形成されたソース領域１４もコン
トロールゲート５と同じくＹ方向に延びている。ドレイ
ン領域１６は、各セルトランジスタ毎に独立して形成さ
れている。ビット線となるドレイン線は、コントロール
ゲート５と直交させるので、Ａｌなどの金属配線などで
Ｘ方向に配線する。Ｙ方向のドレイン領域と隣接するド
レイン領域間の領域１８には、ドレイン領域とは逆の導
電型の不純物を注入し、ドレイン−ドレイン領域間を電
気的に分離する。また、この領域１８に多結晶シリコン
を形成しなければ、絶縁物が形成されることになるの
で、完全な電気的分離が可能になる。

【００１８】次に、図１０乃至図１３を参照して第２の
実施例を説明する。コントロールゲート５を半導体基板
１に形成する工程までは、図２と同じなのでこの図で説
明する。半導体基板１には、例えば、ｐ型シリコン基板
を用い、この中にセルトランジスタが形成されるＮウエ
ル２を周知の技術で形成する。この半導体基板１の表面
を熱酸化して、酸化膜３を形成する。その後、酸化膜３
の上に所定のパターンを有するフォトレジスト４を形成
して、Ｂをドーピングしてコントロールゲートとなるｐ
型拡散領域５をＮウエル２中に形成する。コントロール
ゲート５は、半導体基板１に帯状に形成されている。半
導体基板１には、複数のＮウエル２が繰返し形成されて
おり、各ウエルには、それぞれ複数の帯状のコントロー
ルゲート５が形成されている。すなわち、コントロール
ゲート５は、前記フォトレジスト４のストライプ状のパ
ターンにしたがって、半導体基板１上にストライプ状に
形成される（図２）。その後、フォトレジスト４とダミ
ー酸化膜３を剥離除去して新たにシリコン酸化膜２６を
その後の工程で成長させるエピ層（図１１（ａ）の２
８）より、厚いかあるいは同程度の膜厚に形成し、これ
をフォトレジスト２７を用いてパターニングしてフロ−
ティングゲ−ト形成領域に島状の酸化膜２６を形成する
（図１０）。図１０（ｂ）は図１０（ａ）のＢ−Ｂ′線
に沿う断面図である。

【００１９】次に、フォトレジスト２７を取除いてから
半導体基板１の露出している表面にシリコン単結晶膜２
８を酸化膜２６より低く、あるいは同じ高さまで、エピ
タキシャル成長により堆積する（図１０（ｃ））。酸化
膜２６の上には、通常、単結晶が成長しないので、シリ
コン単結晶膜２８には、島状の酸化膜２６が配置され
る。その後、エッチングにより酸化膜２６を除去し、溝
２９が形成される。つぎに、シリコン膜２８の表面を絶
縁膜３０で被覆し、その上に多結晶シリコン膜３１を形
成する（図１１（ｂ））。多結晶シリコン膜３１をエッ
チングバックしてシリコン膜２８の開孔部２９内にのみ
残してこれをフロ−ティングゲ−ト１０とする。このフ
ロ−ティングゲ−ト１０は、イオン注入、リン拡散ある
いはリンなどのドープドポリなどの方法でｎ型にしてお
く。その後、第１の実施例と同様に絶縁膜３２を形成し
てフロ−ティングゲ−ト１０を被覆する（図１１
（ｃ））。次に、絶縁膜３２の上に多結晶シリコン膜か
らなる半導体層１２を形成し、この多結晶シリコン膜に
不純物をドープしてｎ型ソース／ドレイン領域１４、１
６を形成する（図１２、図１３）。図１２は半導体基板
の平面図であり図１３（ａ）及び図１３（ｂ）は、その
Ｂ−Ｂ′線及びＣ−Ｃ′線に沿う断面図である。その
後、図示はしないが多結晶シリコン膜１２の上に層間絶
縁膜を形成してから、この絶縁膜にコンタクト孔を形成
し、さらに、電極配線を行う。

【００２０】次に、図１４乃至図１９を参照して第３の
実施例を説明する。図１４（ｂ）は図１４（ａ）に示す
平面図のＢ−Ｂ′線に沿う断面図である。ｐ型シリコン
基板を用い、この中にセルトランジスタが形成されるＮ
ウエル２を周知の技術で形成する。この半導体基板１の
表面を熱酸化して、例えば、１００ｎｍ程度のダミー酸
化膜３を形成するその後、酸化膜３の上に所定のパター
ンを有するフォトレジスト４を形成してこの酸化膜３を
パターニングし、ストライプ状に半導体基板１表面を露
出させる（図１４）。そして、このフォトレジスト４を
マスクとして半導体基板１主面を異方性エッチング法な
どでエッチングして、帯状の溝３５を各Ｎウエル２毎に
複数本づつ繰返し形成する（図１５（ａ））。図１５
（ａ）は、図１４（ａ）のＢ−Ｂ′線に沿う断面図であ
る。溝３５を形成してから、半導体基板１表面に、例え
ば、熱酸化などにより絶縁膜３６を形成する。次に、多
結晶シリコンを半導体基板１の全面に被覆し、エッチン
グバックによって多結晶シリコン膜３７を溝３５内に帯
状に形成し、これをコントロールゲート５とする。その
後、シリコン酸化物のような絶縁膜３８をコントロール
ゲート５の上に形成する（図１５（ｂ））。

【００２１】その後再び多結晶シリコン３９を半導体基
板１上に堆積し（図１６（ａ））、エッチングバックを
行って絶縁膜３８上に配置されるような状態で多結晶シ
リコン膜３９を溝３５に埋込む（図１６（ｂ））。次い
で、半導体基板１上にフォトレジスト４０を塗布し、パ
ターニングしてコントロールゲート５を構成する多結晶
シリコン膜３７の帯状体とは直交する方向にストライプ
を有するパターンを形成する。そして、このフォトレジ
スト４０をマスクにして溝に埋込まれた多結晶シリコン
膜３９をセル毎に分断して、フローティングゲート１０
を形成する。多結晶シリコン膜３９は、帯状のままでコ
ントロールゲート５とする。コントロールゲート５、フ
ローティングゲート１０は、イオン注入、リン拡散ある
いはドープトポリなどの方法で、不純物をドーピングし
てｎ型にしておく。この実施例では、同一の溝の中にコ
ントロールゲート５、絶縁膜３８、フローティングゲー
ト１０と順次堆積させていくので、メモリセルのカップ
リング比は一定となる。エッチング除去された後には、
溝４１が形成されている（図１７、図１８）。図１７
（ａ）は、半導体基板の平面図、図１７（ｂ）はこの平
面図のＤ−Ｄ′線に沿う断面図、図１８（ｂ）は、この
平面図のＣ−Ｃ′線に沿う断面図であり、図１８（ａ）
は、この平面図のＢ−Ｂ′線に沿う断面図である。半導
体基板１表面の半導体基板１上からフォトレジスト４０
を剥離除去してから、新に半導体基板１表面にシリコン
酸化膜などの絶縁膜４２を形成し、これをエッチバック
して各フローティングゲート１０間の溝４１に絶縁膜４
３を埋込む（図１９）。

【００２２】以上の工程により、平坦な半導体基板表面
が形成される。以下の工程は、図示はしないが前述の第
１の実施例及び第２の実施例と同様である。即ち、フロ
ーティングゲート１０を絶縁膜で被覆してから、半導体
層として多結晶シリコン膜をＣＶＤなどにより半導体基
板１表面全面に堆積させる。そして、この半導体層にソ
ース／ドレイン領域及びその間のチャネル領域を形成す
る。フローティングゲート１０は、この多結晶シリコン
膜に覆われているので、不純物の侵入が十分防止され
る。また、２層のゲート積層体は、単結晶のシリコン半
導体基板１に埋込まれているので、表面は平坦になって
その後の層間絶縁膜などの絶縁膜の堆積やアルミニウム
などの金属配線の信頼性の向上につながる。

【００２３】次に、図２０乃至図２４を参照して第４の
実施例を説明する。図２０（ａ）は、セルトランジスタ
が形成された半導体基板の平面図であり、図２０（ｂ）
は、この平面図のＢ−Ｂ′線に沿う断面図である。図中
のＸ方向はピット線方向、Ｙ方向はワード線方向であ
る。この実施例でも、第１の実施例と同様に、まず、半
導体基板１上にＮウエル２を形成し、そのＮウエル２領
域内にセルトランジスタを形成する。フォトレジスト４
５を半導体基板１上に塗布形成し、そのフローティング
ゲート形成領域をパターニングする（図２０）。次に、
エッチングにより溝４４を形成する。この溝４４は、後
の工程で多結晶シリコンが埋め込まれ、フローティング
ゲートとなる。次に、フォトレジスト４５のパターニン
グのまま、例えば、ボロンなどの不純物を注入し、後に
コントロールゲートとなる不純物拡散領域５を形成する
（図２１）。以上の工程によりコントロールゲートとフ
ローティングゲートは、セルフアラインになる。そのた
め合わせズレがなくなり、コントロールゲートとフロー
ティングゲートのカップリング比は一定となる。図２２
に、この段階の半導体基板の斜視図を示す。不純物拡散
領域５はＹ方向、つまり、ワード線方向に帯状につなが
っていることが必要なので不純物拡散領域５形成後に窒
素アニールを行うか、又は後工程のゲート酸化膜形成や
ソース／ドレイン領域へのイオン注入の活性化のための
熱工程を利用して、Ｙ方向の不純物拡散領域５を１つに
つなげる。この際、隣接するＸ方向の不純物拡散領域５
は接触しないように不純物拡散領域と不純物拡散領域の
距離（溝と溝の距離）を最適化させる。

【００２４】また、図２４（ｂ）に示す様に、不純物拡
散領域５のイオン注入をＹ方向（ワード線方向）に、例
えば、７度の注入角度で行えば、不純物拡散領域５と不
純物拡散領域５の距離Ｄを小さくでき、後の熱工程でつ
なぐのが容易になる。その後図２３に示す様に絶縁膜４
６を形成し、その後多結晶シリコン４７を全面に被覆す
る。この多結晶シリコン４７は第１〜第３の実施例と同
様に不純物をドーピングする。この実施例ではリンをド
ーピングしｎ型多結晶シリコン４７を形成している。そ
の後、図２３（ｂ）に示す様にエッチバックにより多結
晶シリコン４７を溝４４に埋め込み、これをフローティ
ングゲート１０とする。その後、図２４（ａ）に示す様
に絶縁膜４８と、ソース／ドレイン領域及びチャネル領
域を形成する半導体層となる多結晶シリコン４９を堆積
する。以上の工程により基板表面は平坦になり、以降の
工程は前述の実施例と同様であり、これにより同様の効
果が得られる。また、チャネルを形成するためのシリコ
ンのデボ領域でのバリエーションについてもこの実施例
でも同様のことが可能である。

【００２５】次に、図２５乃至図２９を参照して第５の
実施例を説明する。図２５（ａ）は、セルトランジスタ
が形成された半導体基板の平面図であり、図中のＸ方向
はビット線方向、Ｙ方向はワード線方向である。この平
面図のＢ−Ｂ′線に沿う断面図が図２５（ｂ）であり、
図２６乃至図２９は、この部分を説明する製造工程平面
図及び断面図である。まず、半導体基板１上にＮウエル
２を形成し、そのＮウエル２領域内にセルトランジスタ
を形成する。半導体基板を酸化し、その後の工程で成長
させるエピ層（（図２６（ｂ））の５５）より厚く、あ
るいは同程度の膜厚に酸化膜３を形成し、パターニング
を行ってフォトレジスト５３をフローティングゲート形
成領域に塗布形成する（図２５）。次に、エッチングを
行って、フォトレジスト５３の所定のパターンに酸化膜
３を残す（図２６（ａ））。その後、フォトレジスト５
３を剥離し、シリコン半導体基板１の露出部に選択的に
単結晶のシリコン単結晶膜５５を堆積する（図２６
（ｂ））。これは、例えば、エピタキシャル成長によっ
て実現できる。このエピタキシャル成長の際にフォスフ
ィン（ＰＨ₃) やアルシン（ＡｓＨ₃) をドーピングガ
スとして用いれば、ＰやＡｓをドーピングでき、Ｎタイ
プのシリコン単結晶膜を形成することができる。シリコ
ン単結晶膜５５は、酸化膜３よりも低く、あるいは同程
度の高さまで成長させる。その後エッチングにより、酸
化膜３を１０ｎｍまで薄膜化し、島状の溝５４を形成す
ることができる。その後、パターニングされたフォトレ
ジスト５６で、溝５４を含んだ帯状部分以外を被覆する
（図２７）。

【００２６】その後ボロンなどのｐ型不純物を注入して
不純物拡散領域５７を形成する（図２８（ａ））。図２
７のＡ−Ａ′線に沿う断面図が図２８（ｂ）、Ｂ−Ｂ′
線に沿う断面図が図２８（ａ）である。不純物拡散領域
５７は、基板中のＮウエル内と、Ｎタイプにドーピング
されたシリコン単結晶膜５５内に帯状に形成されてい
る。次に、多結晶シリコン５９を堆積し（図２９）、そ
の後、エッチバックすることにより、溝に多結晶シリコ
ンを埋め込むことができる。この埋め込まれた島状のポ
リシリコンは、フローティングゲート１０になり、不純
物拡散領域は、コントロールゲート５となる（図２３参
照）。その後の工程は、第２の実施例と同じであり、図
２５に示すようにフローティングゲート１０を絶縁膜３
２で被覆してから半導体層１２を形成し、さらにその後
の工程を行う。

【００２７】図２８（ａ）で説明したフォトレジスト５
６の帯の幅を溝５４より太くするかあるいは細くするこ
とにより、多少のフォトレジストの合わせずれがあって
も、不純物拡散領域と溝の接触面積を一定にでき、フロ
ーティングゲートとコントロールゲートのカップリング
比を一定にすることができる。フローティングゲートと
して埋め込まれたポリシリコンは第１〜第４の実施例と
同様の方法で不純物をドーピングする。以降の工程は実
施例１〜４と同様であり、これにより同様の効果が得ら
れる。また、チャネルを形成するためのシリコンのデポ
ジション領域でのバリエーションについては、第４の実
施例でも同様のことが考え得る。

【００２８】次に、本発明の不揮発性半導体記憶装置の
セルトランジスタの動作について説明する。１．ソース／ドレイン領域がｎ型の場合について。ま
ず、図３０を参照して説明する。図は、セルトランジス
タの模式断面図である。この例は、コントロールゲート
（ワード線）をｐ型にした場合である。このセルトラン
ジスタは、ｎ型トランジスタを基本にしており、トラン
ジスタの下に絶縁膜を介して形成されたフローティング
ゲートは、ｎ型であり、フローティングゲートの下に絶
縁膜を介して形成されたｐ型半導体基板のＮウエル内の
拡散領域から構成されたコントロールゲートは、ｐ型で
ある。以上のセル構造は、第１の実施例と同じである
が、第２及び第３の実施例とも同じである。

【００２９】セルトランジスタのしきい値電圧（Ｖth）
は、書き込み状態、消去状態ともマイナスである。従っ
て読み出し電位は書き込み状態のしきい値電圧（Ｖth）
と、消去状態のしきい値電圧の中間電位である。書き込
みの場合は、コントロ−ルゲ−トとつながるワード線
（Ｖg ）にマイナス電位、ドレイン領域につながるビッ
ト線（Ｖd ）にプラス電位を印加し、ソース領域が構成
するソース線（Ｖs ）はオープン（ｏｐｅｎ）にしてお
く。Ｎウエルの電位（Ｖwell）は、０Ｖにしておく。ワ
ード線とビット線とが直交したセルを選び出し、フロ−
ティングゲ−トからドレイン領域へトンネル電流によっ
て電子を引き抜く。消去する場合は、チャネル領域を接
地電位（Ｖs ＝Ｖd ＝０Ｖ）にし、Ｎウエル（Ｖwell）
とコントロ−ルゲ−ト（Ｖg ）にプラスの高電位を印加
してチャネル領域から電子を注入する。消去は、一括消
去またはウエル単位のブロック消去が行われる。なお、
読み出しの際、Ｎウエルにプラスの電位（Ｖwell）を印
加すれば、読み出し電位を０Ｖにすることができる。

【００３０】次に、図３１を参照してコントロールゲー
トをｎ型にした場合を説明する。セルトランジスタは、
ｎ型トランジスタを用い、ｐ型半導体基板を利用する。
このセルトランジスタのしきい値電圧（Ｖth）は、書き
込み状態、消去状態ともプラスである。読み出し電位
は、書き込み状態のしきい値電圧（Ｖthと、消去状態の
しきい値電圧の中間電位である。書き込みの場合はコン
トロ−ルゲ−トとつながるワード線（Ｖg ）にプラス電
位、ビット線（Ｖd ）にもプラス電位を印加し、ソース
線（Ｖs ）は０Ｖにしておく。ワード線とビット線とが
直交したセルを選び出し、ドレイン領域からフロ−ティ
ングゲ−トへ電子を引き抜く。即ち、このようにバイア
スすると、ドレイン近傍のピンチオフ領域で加速された
電子の一部がホットエレクトロンとなり、これがｎ型フ
ローティングゲートに捕獲される。消去する場合は、ソ
ース線（Ｖs ）をプラス電位にし、ワード線（Ｖg ）を
０Ｖにし、ビット線（Ｖd ）をオープンにする。そし
て、ソース領域を共有している単位でソースへ電子を引
抜いて一括消去する。

【００３１】次に、図３２を参照してコントロールゲー
トをｎ型にし、しかも、半導体基板にＰウエルを形成し
た場合を説明する。セルトランジスタは、ｎ型トランジ
スタを用い、ｎ型半導体基板を用いる。図３１では、ワ
ード線（Ｖg ）にプラス電位しか印加できないが、Ｐウ
エルを半導体基板に入れることで、マイナスの電位を印
加することができる。即ち、書き込み動作は、図３１と
同じであるが、消去する場合は、ソース線（Ｖs ）をプ
ラス電位、ワード線（Ｖg ）をマイナス電位にし、ビッ
ト線（Ｖd ）をオープンにする。そして、Ｐウエルの電
位（Ｖwell）をマイナス電位にすることによって、ソー
ス領域を共有している単位でソースへ電子を引抜いて一
括消去する。ただし、Ｐウエルの電位の絶対値は、ワー
ド線の電位の絶対値より大きくする必要がある（｜Ｖwe
ll｜＞｜Ｖg ｜）。ワード線単位の消去が可能であり、
ソース領域に高電圧を印加する必要がない。

【００３２】２．ソース／ドレイン領域がｐ型の場合に
ついて。図３３のセルトランジスタは、ワード線につな
がるコントロールゲートをｎ型にした場合である。この
セルトランジスタは、ｐ型トランジスタを基本にしてお
り、トランジスタの下に絶縁膜を介して形成されたフロ
ーティングゲートは、ｎ型であり、フローティングゲー
トの下に絶縁膜を介して形成されたｐ型半導体基板のＰ
ウエル内の拡散領域から構成されたコントロールゲート
はｎ型である。このＰウエルは、半導体基板内のＮウエ
ル内に形成される。つまり、半導体基板内には、２重ウ
エルが形成されている。

【００３３】このセルトランジスタのしきい値電圧（Ｖ
th）は、書き込み状態、消去状態ともプラスである。従
って読み出し電位は、書き込み状態のしきい値電圧（Ｖ
th）と、消去状態のしきい値電圧の中間電位である。書
き込み動作の場合は、コントロ−ルゲ−トとつながるワ
ード線（Ｖg ）にプラス電位を印加し、ドレイン領域に
つながるビット線（Ｖd ）にマイナス電位を印加し、ソ
ース領域が構成するソース線（Ｖs ）は、オープン（ｏ
ｐｅｎ）にしておき、Ｎウエルの電位（ＶNwell ）は、
０Ｖにしておく。ワード線とビット線とが直交したセル
を選び出し、ドレイン領域からフロ−ティングゲ−トへ
トンネル電流によって電子を注入する。消去する場合
は、ソース／ドレイン領域を接地電位（Ｖs ＝Ｖd ＝０
Ｖ）にし、Ｐウエル（ＶPwell ）とコントロ−ルゲ−ト
（Ｖg ）にマイナス電位を印加してソース／ドレイン領
域から電子を引抜く。ＶNwell も０Ｖにしておく。消去
は、一括消去またはウエル単位のブロック消去が行われ
る。なお、読み出しの際、Ｎウエルにプラスの電位（Ｖ
well）を印加すれば、読み出し電位を０Ｖにすることが
できる。前記消去方法では、コントロールゲートにマイ
ナスの電位を印加するので、セル領域を２重ウエルに入
れ周辺部と電気的に分離する必要がある。

【００３４】次に、図３４を参照してワード線につなが
るコントロールゲートをｐ型にした場合を説明する。こ
のセルトランジスタはｐ型トランジスタを基本にしてお
り、トランジスタの下に絶縁膜を介して形成されたフロ
ーティングゲートは、ｐ型であり、フローティングゲー
トの下に絶縁膜を介して形成されたｐ型半導体基板内の
拡散領域から構成されたコントロールゲートはｐ型であ
る。このセルトランジスタのしきい値電圧（Ｖth）は、
書き込み状態、消去状態ともマイナスである。従って読
み出し電位は、書き込み状態のしきい値電圧（Ｖthと消
去状態のしきい値電圧の中間電位である。書き込み動作
の場合は、コントロ−ルゲ−トとつながるワード線（Ｖ
g ）とドレイン領域につながるビット線（Ｖd ）にマイ
ナス電位を印加し、ソース領域が構成するソース線（Ｖ
s ）は、０Ｖにしておく。ワード線とビット線とが直交
したセルを選び出し、ドレイン領域からフロ−ティング
ゲ−トへ正孔を注入する。即ち、このようにバイアスす
ると、ドレイン近傍のピンチオフ領域で加速された正孔
の一部がホットホールとなり、これがフローティングゲ
ートに捕獲される。消去する場合はソース線（Ｖs ）を
マイナス電位にし、ワード線（Ｖg ）を０Ｖにしビット
線（Ｖd ）をオープンにする。そして、ソース領域を共
有している単位でソースへ電子を引抜いて一括消去す
る。

【００３５】次に、図３５を参照してコントロールゲー
トをｐ型にし、しかも、半導体基板にＮウエルを形成し
た場合を説明する。セルトランジスタは、ｐ型トランジ
スタを用い、ｐ型半導体基板を用いる。図３１では、ワ
ード線（Ｖg ）にマイナス電位しか印加できないが、Ｎ
ウエルを半導体基板に入れることで、プラス電位を印加
することができる。即ち、書き込み動作は、図３４と同
じであるが、消去する場合はソース線（Ｖs ）をマイナ
ス電位、ワード線（Ｖg ）をプラス電位にし、ビット線
（Ｖd ）をオープンにする。そして、Ｎウエルの電位
（Ｖwell）をプラス電位にすることによって、ソース領
域を共有している単位でソースへ電子を引抜いて一括消
去する。ただし、Ｎウエルの電位の絶対値は、ワード線
の電位の絶対値より大きくする必要がある（｜Ｖwell｜
＞｜Ｖg ｜）。ワード線単位の消去が可能であり、ソー
ス領域に高電圧を印加する必要がない。以上、本発明に
おいては半導体基板にｎ型基板でもｐ型基板でも用いる
ことができ、半導体基板にウエルを使用しない場合は、
直接コントロールゲートを持つセルトランジスタを形成
する。

【００３６】ソース領域は、堆積した多結晶または単結
晶シリコンの半導体層に形成するのでマスクを用いたパ
ターニングによって形成することができ、ＳＡＳ技術を
使わなくても良い。したがって消去後のしきい値（Ｖt
h）のバラツキも小さくなる。さらに、ソース／ドレイ
ン領域は、堆積した多結晶シリコン中に形成する場合に
は、ジャンクション容量を小さくすることができる。本
実施例で用いるコントロールゲートの材料には、多結晶
シリコンに限らずにシリサイドやＷ、Ｍｏ、Ｔｉなどの
高融点金属やこれら高融点金属のシリサイド或いは多結
晶シリコンとシリサイドとの積層体などがある。

【００３７】

【発明の効果】本発明は、以上のような構成により、フ
ローティングゲートが単結晶シリコンに覆われているの
で、例えば、層間絶縁膜などに用いられるＢＰＳＧ膜か
らの不純物のフローティングゲートへの侵入を大きく制
限することができる。また、従来は、段差の大きい２層
ゲート（フローティングゲート／コントロールゲート）
が半導体基板に埋め込まれているので、表面が平坦であ
り、層間絶縁膜の機能としては電荷保持特性の維持に対
する特性を格別考慮する必要がなくなる上、カバレッジ
にも制限されなくなって、アルミニウムなどの金属配線
のパターニングにおけるフォーカスボケも無くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の断面図。

【図２】第１の実施例の製造工程平面図及び断面図。

【図３】第１の実施例の製造工程平面図及び断面図。

【図４】第１の実施例の半導体基板の平面図。

【図５】第１の実施例の製造工程断面図。

【図６】第１の実施例の製造工程断面図。

【図７】第１の実施例の製造工程平面図。

【図８】第１の実施例の製造工程断面図。

【図９】第１の実施例の製造工程平面図及び断面図。

【図１０】第２の実施例の製造工程平面図及び断面図。

【図１１】第２の実施例の製造工程断面図。

【図１２】第２の実施例の製造工程平面図。

【図１３】第２の実施例の製造工程断面図。

【図１４】第３の実施例の製造工程平面図及び断面図。

【図１５】第３の実施例の製造工程断面図。

【図１６】第３の実施例の製造工程断面図。

【図１７】第３の実施例の製造工程平面図及び断面図。

【図１８】第３の実施例の製造工程平面図及び断面図。

【図１９】第３の実施例の製造工程平面図及び断面図。

【図２０】第４の実施例の製造工程平面図及び断面図。

【図２１】第４の実施例の製造工程断面図。

【図２２】第４の実施例の半導体基板の斜視図。

【図２３】第４の実施例の製造工程断面図。

【図２４】第４の実施例の製造工程断面図。

【図２５】第５の実施例の製造工程平面図及び断面図。

【図２６】第５の実施例の製造工程断面図。

【図２７】第５の実施例の製造工程平面図。

【図２８】第５の実施例の製造工程断面図。

【図２９】第５の実施例の製造工程断面図。

【図３０】本発明の動作原理説明図。

【図３１】本発明の動作原理説明図。

【図３２】本発明の動作原理説明図。

【図３３】本発明の動作原理説明図。

【図３４】本発明の動作原理説明図。

【図３５】本発明の動作原理説明図。

【図３６】従来の不揮発性半導体記憶装置の断面図。

【図３７】従来の不揮発性半導体記憶装置の平面図及び
断面図。

【図３８】従来の不揮発性半導体記憶装置の断面図。

【図３９】従来の不揮発性半導体記憶装置の製造工程平
面図及び断面図。

【図４０】従来の不揮発性半導体記憶装置の製造工程平
面図及び断面図。

【図４１】従来の不揮発性半導体記憶装置の製造工程平
面図及び断面図。

【図４２】従来の不揮発性半導体記憶装置の製造工程断
面図。

【図４３】従来の不揮発性半導体記憶装置の製造工程平
面図及び断面図。

【符号の説明】

１半導体基板２Ｎウエル３ダミー酸化膜４、６、１３、１５、２７、３４、４０、４５、５３
フォトレジスト５コントロールゲート（不純物拡散領
域）７、２９、３５、４１、４４溝８、１１、２６、３０、３２、３６、３８、４２、４
３、４６、４８絶縁膜９、３１、３７、３９、４７多結晶シリコン膜１０フローティングゲート１２、４９半導体層１４不純物拡散領域（ソース領域）１６不純物拡散領域（ドレイン領域）１７層間絶縁膜１８半導体層のドレイン／ドレイン領域間
の領域２０金属配線２８半導体エピタキシャル成長層

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 (72)発明者神谷栄二神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者雨宮和美神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者山根朋子神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】主面に溝が形成された半導体基板と、前記半導体基板主面上に形成され、少なくとも前記溝の
底部を被覆している第１の絶縁膜と、前記半導体基板内部に形成され、前記溝の底部とは前記
第１の絶縁膜を介して接しており、かつ、コントロール
ゲートとして用いられる不純物拡散領域と、前記溝の中に埋め込まれ、フローティングゲートとして
用いられる導電層と、前記半導体基板に形成され、少なくとも前記導電層を被
覆している第２の絶縁膜と、前記半導体基板主面上に形成され、前記導電層とは前記
第２の絶縁膜を介して接している半導体層と、前記半導体層に形成されたソース／ドレイン領域とを備
え、前記ソース／ドレイン領域間のチャネル領域は、前記導
電層の上の領域に形成されていることを特徴とする不揮
発性半導体記憶装置。
【請求項２】半導体基板と、前記半導体基板主面に形成され、コントロールゲートと
して用いられる不純物拡散領域と、前記半導体基板主面上に形成され、少なくとも前記不純
物拡散領域を被覆する第１の絶縁膜と、前記不純物拡散領域上に前記第１の絶縁膜を介して形成
され、フロ−ティングゲ−トとして用いられる導電層
と、前記半導体基板主面上に形成され、少なくとも前記導電
層を被覆する第２の絶縁膜と、前記半導体基板主面上に形成され、前記導電層とは前記
第２の絶縁膜を介して接している半導体層と、前記半導体層に形成されたソース／ドレイン領域とを備
え、前記ソース／ドレイン領域間に形成されるチャネル領域
は、前記導電層の上の領域に形成されていることを特徴
とする不揮発性半導体記憶装置。
【請求項３】主面に溝が形成された半導体基板と、前記半導体基板主面上に形成され、少なくとも前記溝の
底部を被覆している第１の絶縁膜と、前記溝内の前記第１の絶縁膜上に形成され、コントロー
ルゲートとして用いられる第１の導電層と、前記半導体基板主面上に形成され、少なくとも前記第１
の導電層を被覆している第２の絶縁膜と、前記溝内の前記第２の絶縁膜上に形成され、前記フロ−
ティングゲ−トとして用いられる第２の導電層と、前記半導体基板主面上に形成され、少なくとも前記第２
の導電層を被覆している第３の絶縁膜と、前記半導体基板主面上に形成され、前記導電層とは前記
第３の絶縁膜を介して接している半導体層と、前記半導体層に形成されたソース／ドレイン領域とを備
え、前記ソース／ドレイン領域間のチャネル領域は、前記導
電層の上の領域に形成されていることを特徴とする不揮
発性半導体記憶装置。