JPH07106567A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07106567A JPH07106567A JP5249002A JP24900293A JPH07106567A JP H07106567 A JPH07106567 A JP H07106567A JP 5249002 A JP5249002 A JP 5249002A JP 24900293 A JP24900293 A JP 24900293A JP H07106567 A JPH07106567 A JP H07106567A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 入出力部トランジスタにおいてシリサイドゲ
ートを有し、かつ高静電破壊耐圧を保持させる。 【構成】 ＮchＭＯＳトランジスタの多結晶シリコンゲ
ート１６、ドレイン領域１７、ソース領域１８上にはＴ
iシリサイド膜１９、２０、２１、２２、２３が形成さ
れている。Ｔiシリサイド膜２２、２３上にはそれぞれ
金属配線２４、２５とのコンタクトが形成されており、
金属配線２４は入出力端子に、金属配線２５は、ＶSS端
子に接続されている。ここで、Ｔiシリサイド膜２０、
２２下のドレイン領域の間に拡散抵抗３５を設けるため
にＴiシリサイド膜２０と２２は完全に分離させる。同
様にソース領域１８上のＴiシリサイド膜２１と２３も
分離させる。この構成で、入出力端子にサージが印加さ
れても拡散抵抗３５および３６がサージ放電のエネルギ
ーを吸収するので、高い静電破壊耐圧が得られる。
ートを有し、かつ高静電破壊耐圧を保持させる。 【構成】 ＮchＭＯＳトランジスタの多結晶シリコンゲ
ート１６、ドレイン領域１７、ソース領域１８上にはＴ
iシリサイド膜１９、２０、２１、２２、２３が形成さ
れている。Ｔiシリサイド膜２２、２３上にはそれぞれ
金属配線２４、２５とのコンタクトが形成されており、
金属配線２４は入出力端子に、金属配線２５は、ＶSS端
子に接続されている。ここで、Ｔiシリサイド膜２０、
２２下のドレイン領域の間に拡散抵抗３５を設けるため
にＴiシリサイド膜２０と２２は完全に分離させる。同
様にソース領域１８上のＴiシリサイド膜２１と２３も
分離させる。この構成で、入出力端子にサージが印加さ
れても拡散抵抗３５および３６がサージ放電のエネルギ
ーを吸収するので、高い静電破壊耐圧が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける静電破壊防止のための保護回路に関するものであ
る。
ける静電破壊防止のための保護回路に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路において構成素子
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。素子の微細化
に伴い、拡散層が薄くなってきており、拡散層の抵抗増
大が問題になっている。このため拡散層表面をシリサイ
ド化して抵抗を小さくする技術が提案されている。しか
し、入出力部のトランジスタにおいて拡散層表面をシリ
サイド化すると新たに静電破壊耐圧が低下するという問
題が生じる。そこで、静電破壊耐圧低下を防ぐため半導
体集積回路装置の内部回路ではシリサイド化を行い、入
出力部ではシリサイド化を行わない製造方法［特開平４
−２９１９１９号公報］が提案されている。
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。素子の微細化
に伴い、拡散層が薄くなってきており、拡散層の抵抗増
大が問題になっている。このため拡散層表面をシリサイ
ド化して抵抗を小さくする技術が提案されている。しか
し、入出力部のトランジスタにおいて拡散層表面をシリ
サイド化すると新たに静電破壊耐圧が低下するという問
題が生じる。そこで、静電破壊耐圧低下を防ぐため半導
体集積回路装置の内部回路ではシリサイド化を行い、入
出力部ではシリサイド化を行わない製造方法［特開平４
−２９１９１９号公報］が提案されている。
【０００３】以下図４を参照しながら従来の技術につい
て説明する。図４（ａ）では内部回路となるトランジス
タの多結晶シリコンゲート５、ソース領域３、ドレイン
領域４上と入出力部のトランジスタの多結晶シリコンゲ
ート６、ソース、ドレインになる領域上にＴｉシリサイ
ド膜７、８、９、１０、１１、１２が形成されている。
（ｂ）では内部回路部分をホトレジスト膜１３で覆い、
入出力トランジスタに対して高濃度の不純物イオン注入
を行い、ソース領域１４、ドレイン領域１５を形成す
る。この後、入出力部のＴｉシリサイド膜を除去し、
（ｃ）で示す構造が得られる。
て説明する。図４（ａ）では内部回路となるトランジス
タの多結晶シリコンゲート５、ソース領域３、ドレイン
領域４上と入出力部のトランジスタの多結晶シリコンゲ
ート６、ソース、ドレインになる領域上にＴｉシリサイ
ド膜７、８、９、１０、１１、１２が形成されている。
（ｂ）では内部回路部分をホトレジスト膜１３で覆い、
入出力トランジスタに対して高濃度の不純物イオン注入
を行い、ソース領域１４、ドレイン領域１５を形成す
る。この後、入出力部のＴｉシリサイド膜を除去し、
（ｃ）で示す構造が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、入出力部トランジスタにおいてソース、
ドレイン領域のシリサイド膜を除去したとき、同時ゲー
ト上のシリサイド膜も除去される。微細化によりゲート
が細くなってきており、ゲート上のシリサイド膜を除去
するとゲート電極が高抵抗になり入出力部の回路動作が
遅くなるという問題が発生する。
うな構成では、入出力部トランジスタにおいてソース、
ドレイン領域のシリサイド膜を除去したとき、同時ゲー
ト上のシリサイド膜も除去される。微細化によりゲート
が細くなってきており、ゲート上のシリサイド膜を除去
するとゲート電極が高抵抗になり入出力部の回路動作が
遅くなるという問題が発生する。
【０００５】本発明は上記問題点に鑑み、高静電破壊耐
圧を保持し、かつシリサイド膜が形成された低ゲート電
極抵抗の入出力部トランジスタを有した半導体装置及び
その製造方法を提供するものである。
圧を保持し、かつシリサイド膜が形成された低ゲート電
極抵抗の入出力部トランジスタを有した半導体装置及び
その製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の（１）は、ドレインおよびソース領域とゲ
ートを有する電界効果型トランジスタにおいて、前記ゲ
ート上と前記ゲートに隣接するドレイン領域表面がシリ
サイド化され、前記シリサイド化されたドレイン領域が
シリサイド化されていないドレイン領域を介して金属配
線に接続されたことを特徴とする半導体装置である。
めに本発明の（１）は、ドレインおよびソース領域とゲ
ートを有する電界効果型トランジスタにおいて、前記ゲ
ート上と前記ゲートに隣接するドレイン領域表面がシリ
サイド化され、前記シリサイド化されたドレイン領域が
シリサイド化されていないドレイン領域を介して金属配
線に接続されたことを特徴とする半導体装置である。
【０００７】また（２）は、半導体基板上に形成する電
界効果型トランジスタにおいて、ドレインおよびソース
領域とゲート上に高融点金属膜を形成する工程と、前記
ソース領域およびゲート上と前記ドレイン領域の内、前
記ゲートに隣接する領域上にマスクを形成する工程と、
前記マスクを用いてマスクが形成されていないドレイン
領域の前記高融点金属膜を除去する工程と、前記高融点
金属膜と前記ゲートおよび前記ドレイン、ソース領域と
を反応させて前記ゲート上および前記ドレイン、ソース
領域の所定の領域表面にシリサイド膜を形成する工程
と、前記シリサイド膜が形成されたドレイン領域と金属
配線とを前記ドレイン領域のシリサイド膜が形成されて
いない領域を介して連結するコンタクトを前記ドレイン
領域上に形成する工程とを備えたことを特徴とするもの
である。
界効果型トランジスタにおいて、ドレインおよびソース
領域とゲート上に高融点金属膜を形成する工程と、前記
ソース領域およびゲート上と前記ドレイン領域の内、前
記ゲートに隣接する領域上にマスクを形成する工程と、
前記マスクを用いてマスクが形成されていないドレイン
領域の前記高融点金属膜を除去する工程と、前記高融点
金属膜と前記ゲートおよび前記ドレイン、ソース領域と
を反応させて前記ゲート上および前記ドレイン、ソース
領域の所定の領域表面にシリサイド膜を形成する工程
と、前記シリサイド膜が形成されたドレイン領域と金属
配線とを前記ドレイン領域のシリサイド膜が形成されて
いない領域を介して連結するコンタクトを前記ドレイン
領域上に形成する工程とを備えたことを特徴とするもの
である。
【０００８】また（３）は、半導体基板上に形成する電
界効果型トランジスタにおいて、ドレインおよびソース
領域とゲート上に絶縁膜を形成する工程と、前記絶縁膜
を選択的にエッチングして前記ドレイン領域の内、前記
ゲートに隣接する領域と、前記ゲート、ソース領域を露
出させる工程と、前記半導体基板上に高融点金属膜を形
成する工程と、前記絶縁膜をエッチングした部分の前記
ゲートおよび前記ドレイン、ソース領域と前記高融点金
属膜とを反応させてシリサイド膜を形成する工程と、シ
リサイド化していない前記高融点金属および前記絶縁膜
を除去する工程と、前記シリサイド膜が形成されたドレ
イン領域と金属配線とを前記ドレイン領域のシリサイド
膜が形成されていない領域を介して連結するコンタクト
を前記ドレイン領域上に形成する工程とを備えたことを
特徴とするものである。
界効果型トランジスタにおいて、ドレインおよびソース
領域とゲート上に絶縁膜を形成する工程と、前記絶縁膜
を選択的にエッチングして前記ドレイン領域の内、前記
ゲートに隣接する領域と、前記ゲート、ソース領域を露
出させる工程と、前記半導体基板上に高融点金属膜を形
成する工程と、前記絶縁膜をエッチングした部分の前記
ゲートおよび前記ドレイン、ソース領域と前記高融点金
属膜とを反応させてシリサイド膜を形成する工程と、シ
リサイド化していない前記高融点金属および前記絶縁膜
を除去する工程と、前記シリサイド膜が形成されたドレ
イン領域と金属配線とを前記ドレイン領域のシリサイド
膜が形成されていない領域を介して連結するコンタクト
を前記ドレイン領域上に形成する工程とを備えたことを
特徴とするものである。
【０００９】
【作用】本発明は上記した構成によって、ドレインコン
タクトとシリサイド膜が形成されているドレイン領域の
間にはシリサイド膜が形成されていないドレイン領域が
存在し、この領域の拡散抵抗がサージ放電のエネルギー
を吸収するので高静電破壊耐圧を得ることができる。更
にゲート上のシリサイド膜は除去されないので低抵抗の
ゲート電極を形成することができる。
タクトとシリサイド膜が形成されているドレイン領域の
間にはシリサイド膜が形成されていないドレイン領域が
存在し、この領域の拡散抵抗がサージ放電のエネルギー
を吸収するので高静電破壊耐圧を得ることができる。更
にゲート上のシリサイド膜は除去されないので低抵抗の
ゲート電極を形成することができる。
【００１０】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の実施例における半導体装置
の構造断面図を示すものである。図１において、半導体
基板１上にゲート酸化膜を介して多結晶シリコンゲート
１６、ドレイン領域１７、ソース領域１８からなるＮｃ
ｈＭＯＳトランジスタが形成されている。更に多結晶シ
リコンゲート１６、ドレイン領域１７、ソース領域１８
上にはＴｉシリサイド膜１９、２０、２１、２２、２３
が形成されている。Ｔｉシリサイド膜２２、２３上には
それぞれ金属配線２４、２５とのコンタクトが形成され
ており、金属配線２４は入出力端子に、金属配線２５
は、ＶＳＳ端子に接続されている。ここで、Ｔｉシリサ
イド膜２０、２２下のドレイン領域の間に拡散抵抗３５
を設けるためにＴｉシリサイド膜２０と２２は完全に分
離させる。同様にソース領域１８上のＴｉシリサイド膜
２１と２３も分離させる。以上の様な構成では、ドレイ
ン領域１７およびソース領域１８上のＴｉシリサイド膜
２０、２２および２１、２３がそれぞれ分離されている
ので、入出力端子にサージが印加されてもＴｉシリサイ
ド膜２０、２２間の拡散抵抗３５および２１、２３間の
拡散抵抗３６がサージ放電のエネルギーを吸収するの
で、高い静電破壊耐圧が得られる。更に、多結晶シリコ
ンゲート１６上に形成されているＴｉシリサイド膜１９
によって低抵抗なゲート電極が得られ、高速な回路動作
が可能になる。即ち高静電破壊耐圧を保持し、且つゲー
ト上にシリサイド膜を有するトランジスタが得られる。
なお、Ｔｉシリサイド膜２０および２１と金属配線２４
および２５とは拡散抵抗を介して導通されていれば良い
のでＴｉシリサイド膜２２および２３はなくても良く、
またドレイン領域のみＴｉシリサイド膜２０、２２が分
離されており、ソース領域のＴｉシリサイド膜２１、２
３はつながっていても良い。更に本実施例では高融点金
属シリサイド膜としてＴｉシリサイド膜を用いたがタン
グステンシリサイド、モリブデンシリサイド、またはタ
ンタルシリサイド膜でも良い。
の構造断面図を示すものである。図１において、半導体
基板１上にゲート酸化膜を介して多結晶シリコンゲート
１６、ドレイン領域１７、ソース領域１８からなるＮｃ
ｈＭＯＳトランジスタが形成されている。更に多結晶シ
リコンゲート１６、ドレイン領域１７、ソース領域１８
上にはＴｉシリサイド膜１９、２０、２１、２２、２３
が形成されている。Ｔｉシリサイド膜２２、２３上には
それぞれ金属配線２４、２５とのコンタクトが形成され
ており、金属配線２４は入出力端子に、金属配線２５
は、ＶＳＳ端子に接続されている。ここで、Ｔｉシリサ
イド膜２０、２２下のドレイン領域の間に拡散抵抗３５
を設けるためにＴｉシリサイド膜２０と２２は完全に分
離させる。同様にソース領域１８上のＴｉシリサイド膜
２１と２３も分離させる。以上の様な構成では、ドレイ
ン領域１７およびソース領域１８上のＴｉシリサイド膜
２０、２２および２１、２３がそれぞれ分離されている
ので、入出力端子にサージが印加されてもＴｉシリサイ
ド膜２０、２２間の拡散抵抗３５および２１、２３間の
拡散抵抗３６がサージ放電のエネルギーを吸収するの
で、高い静電破壊耐圧が得られる。更に、多結晶シリコ
ンゲート１６上に形成されているＴｉシリサイド膜１９
によって低抵抗なゲート電極が得られ、高速な回路動作
が可能になる。即ち高静電破壊耐圧を保持し、且つゲー
ト上にシリサイド膜を有するトランジスタが得られる。
なお、Ｔｉシリサイド膜２０および２１と金属配線２４
および２５とは拡散抵抗を介して導通されていれば良い
のでＴｉシリサイド膜２２および２３はなくても良く、
またドレイン領域のみＴｉシリサイド膜２０、２２が分
離されており、ソース領域のＴｉシリサイド膜２１、２
３はつながっていても良い。更に本実施例では高融点金
属シリサイド膜としてＴｉシリサイド膜を用いたがタン
グステンシリサイド、モリブデンシリサイド、またはタ
ンタルシリサイド膜でも良い。
【００１２】次に本実施例の第１の製造方法を示す工程
断面図を図２に示す。図１（ａ）では、ＮｃｈＭＯＳト
ランジスタが形成された半導体基板１上に高融点金属の
Ｔｉ膜２７を形成する。（ｂ）では全面にレジスト膜２
８を塗布し、ホトリソ工程によりドレイン領域１７、ソ
ース領域１８上、および多結晶シリコンゲート１６およ
び多結晶シリコンゲート１６に隣接するドレイン、ソー
ス領域上にＴｉ膜３２、３３、３４をそれぞれが分離す
るようパターンニングする。（ｃ）ではレジスト膜２８
を除去し、例えばＲＴＡを用いた熱処理によりＴｉ膜３
２、３３、３４と下地シリコンとのシリサイド化反応を
行わせ、Ｔｉシリサイド膜１９、２０、２１、２２、２
３を形成し、金属配線とのコンタクトを形成して図１に
至る。上記の方法により、Ｔｉシリサイド膜２０、２２
間または２１、２３間の距離を変えて最適な拡散抵抗を
得ることができる。またＴｉシリサイド膜２０、２１の
領域がマスクずれを吸収するので多結晶シリコンゲート
上のＴｉが除去されずにシリサイド化することができ
る。
断面図を図２に示す。図１（ａ）では、ＮｃｈＭＯＳト
ランジスタが形成された半導体基板１上に高融点金属の
Ｔｉ膜２７を形成する。（ｂ）では全面にレジスト膜２
８を塗布し、ホトリソ工程によりドレイン領域１７、ソ
ース領域１８上、および多結晶シリコンゲート１６およ
び多結晶シリコンゲート１６に隣接するドレイン、ソー
ス領域上にＴｉ膜３２、３３、３４をそれぞれが分離す
るようパターンニングする。（ｃ）ではレジスト膜２８
を除去し、例えばＲＴＡを用いた熱処理によりＴｉ膜３
２、３３、３４と下地シリコンとのシリサイド化反応を
行わせ、Ｔｉシリサイド膜１９、２０、２１、２２、２
３を形成し、金属配線とのコンタクトを形成して図１に
至る。上記の方法により、Ｔｉシリサイド膜２０、２２
間または２１、２３間の距離を変えて最適な拡散抵抗を
得ることができる。またＴｉシリサイド膜２０、２１の
領域がマスクずれを吸収するので多結晶シリコンゲート
上のＴｉが除去されずにシリサイド化することができ
る。
【００１３】次に本実施例の第２の製造方法を示す工程
断面図を図３に示す。図１（ａ）では、ＮｃｈＭＯＳト
ランジスタが形成された半導体基板１上にシリコン酸化
膜２９を形成し、その上にレジスト膜３０を塗布した
後、ホトリソ工程によりドレイン領域１７中の領域３７
上、ソース領域１８中の領域３８上、および多結晶シリ
コンゲート１６と多結晶シリコンゲート１６に隣接する
ドレイン、ソース領域をあわせた領域３９上のシリコン
酸化膜をエッチングにより除去する。（ｂ）ではレジス
ト膜３０を除去し、全面にＴｉ膜３１を形成する。
（ｃ）では例えばＲＴＡを用いた熱処理によりＴｉ膜３
１と下地シリコンとのシリサイド化反応を行わせ、Ｔｉ
シリサイド膜１９、２０、２１、２２、２３を形成す
る。最後に未反応のＴｉ３１およびシリコン酸化膜２９
を除去し、金属配線とのコンタクトを形成して図１に至
る。以上の方法により、図２の製造方法と同様な利点を
得ることができる。
断面図を図３に示す。図１（ａ）では、ＮｃｈＭＯＳト
ランジスタが形成された半導体基板１上にシリコン酸化
膜２９を形成し、その上にレジスト膜３０を塗布した
後、ホトリソ工程によりドレイン領域１７中の領域３７
上、ソース領域１８中の領域３８上、および多結晶シリ
コンゲート１６と多結晶シリコンゲート１６に隣接する
ドレイン、ソース領域をあわせた領域３９上のシリコン
酸化膜をエッチングにより除去する。（ｂ）ではレジス
ト膜３０を除去し、全面にＴｉ膜３１を形成する。
（ｃ）では例えばＲＴＡを用いた熱処理によりＴｉ膜３
１と下地シリコンとのシリサイド化反応を行わせ、Ｔｉ
シリサイド膜１９、２０、２１、２２、２３を形成す
る。最後に未反応のＴｉ３１およびシリコン酸化膜２９
を除去し、金属配線とのコンタクトを形成して図１に至
る。以上の方法により、図２の製造方法と同様な利点を
得ることができる。
【００１４】
【発明の効果】以上のように本発明は、入出力部のトラ
ンジスタにおいて高静電破壊耐圧を保持し、かつ低抵抗
のゲート電極を得ることができる。
ンジスタにおいて高静電破壊耐圧を保持し、かつ低抵抗
のゲート電極を得ることができる。
【図１】本発明の第１の実施例における半導体装置の構
成断面図
成断面図
【図２】本発明の第１の実施例における第１の半導体装
置の工程断面図
置の工程断面図
【図３】本発明の第１の実施例における第２の半導体装
置の工程断面図
置の工程断面図
【図４】従来の半導体装置の工程断面図
１ 半導体基板 ２ 素子分離絶縁膜 ３ 内部回路トランジスタのソース領域 ４ 内部回路トランジスタのドレイン領域 ５、６、１６ 多結晶シリコンゲート ７、８、９、１０、１１、１２、１９、２０、２１、２
２、２３ Ｔｉシリサイド膜 １３、２８、３０ レジスト膜 １４、１８ 入出力部トランジスタのソース領域 １５、１７ 入出力部トランジスタのドレイン領域 ２４、２５ 金属配線 ２６、２９ 絶縁膜 ２７、３１、３２、３３、３４ Ｔｉ膜 ３５、３６ 拡散抵抗 ３７、３８、３９ レジスト開口領域
２、２３ Ｔｉシリサイド膜 １３、２８、３０ レジスト膜 １４、１８ 入出力部トランジスタのソース領域 １５、１７ 入出力部トランジスタのドレイン領域 ２４、２５ 金属配線 ２６、２９ 絶縁膜 ２７、３１、３２、３３、３４ Ｔｉ膜 ３５、３６ 拡散抵抗 ３７、３８、３９ レジスト開口領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8234 27/088 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (12)
- 【請求項１】ドレインおよびソース領域とゲートを有す
る電界効果型トランジスタにおいて、前記ゲート上と前
記ゲートに隣接するドレイン領域表面がシリサイド化さ
れ、前記シリサイド化されたドレイン領域がシリサイド
化されていないドレイン領域を介して金属配線に接続さ
れたことを特徴とする半導体装置。 - 【請求項２】前記ゲートに隣接する前記ソース領域表面
がシリサイド化され、前記シリサイド化されたソース領
域がシリサイド化されていないソース領域を介して金属
配線に接続されたことを特徴とする請求項１記載の半導
体装置。 - 【請求項３】金属配線とドレイン領域を連結するドレイ
ンコンタクト部および前記ドレインコンタクト部周辺の
前記ドレイン領域表面がシリサイド化され、且つ前記ゲ
ートに隣接した前記シリサイド化されたドレイン領域と
はシリサイド化されていないドレイン領域を介して接続
されていることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】金属配線とソース領域を連結するソースコ
ンタクト部および前記ソースコンタクト部周辺の前記ソ
ース領域表面がシリサイド化され、且つ前記ゲートに隣
接した前記シリサイド化されたソース領域とはシリサイ
ド化されていないソース領域を介して接続されているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項５】半導体基板上に形成する電界効果型トラン
ジスタにおいて、ドレインおよびソース領域とゲート上
に高融点金属膜を形成する工程と、前記ソース領域およ
びゲート上と前記ドレイン領域の内、前記ゲートに隣接
する領域上にマスクを形成する工程と、前記マスクを用
いてマスクが形成されていないドレイン領域の前記高融
点金属膜を除去する工程と、前記高融点金属膜と前記ゲ
ートおよび前記ドレイン、ソース領域とを反応させて前
記ゲート上および前記ドレイン、ソース領域の所定の領
域表面にシリサイド膜を形成する工程と、前記シリサイ
ド膜が形成されたドレイン領域と金属配線とを前記ドレ
イン領域のシリサイド膜が形成されていない領域を介し
て連結するコンタクトを前記ドレイン領域上に形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項６】前記マスク形成工程において前記ソース領
域の内、ゲートに隣接するソース領域上に前記マスクを
形成し、前記高融点金属膜除去工程において前記マスク
が形成されていないソース領域の前記高融点金属膜を除
去し、前記コンタクト形成工程において前記シリサイド
膜が形成されたソース領域と金属配線とを前記ソース領
域のシリサイド膜が形成されていない領域を介して連結
するソースコンタクトを前記ソース領域上に形成するこ
とを特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】前記マスク形成工程において前記ドレイン
領域で前記ゲートに隣接する第１の領域上および前記第
１の領域と分離した第２の領域上に前記マスクを形成
し、前記高融点金属除去工程において前記マスクが形成
されていない前記ドレイン領域の前記高融点金属膜を除
去することにより前記第１の領域上および前記第２の領
域上の前記高融点金属膜を分離し、コンタクト形成工程
において前記第２の領域上に金属配線と前記ドレイン領
域を連結する前記コンタクトを形成することを特徴とす
る請求項５記載の半導体装置の製造方法。 - 【請求項８】前記マスク形成工程において、前記ソース
領域で前記ゲートに隣接する第１のソース領域上および
前記第１のソース領域と分離した第２のソース領域上に
前記マスクを形成し、前記高融点金属膜除去工程におい
て前記マスクが形成されていない前記ソース領域の前記
高融点金属膜を除去することにより前記第１のソース領
域上および前記第２のソース領域上の前記高融点金属膜
を分離し、前記コンタクト形成工程において前記第２の
ソース領域上に金属配線と前記ソース領域を連結するコ
ンタクトを形成することを特徴とする請求項６記載の半
導体装置の製造方法。 - 【請求項９】半導体基板上に形成する電界効果型トラン
ジスタにおいて、ドレインおよびソース領域とゲート上
に絶縁膜を形成する工程と、前記絶縁膜を選択的にエッ
チングして前記ドレイン領域の内、前記ゲートに隣接す
る領域と、前記ゲート、ソース領域を露出させる工程
と、前記半導体基板上に高融点金属膜を形成する工程
と、前記絶縁膜をエッチングした部分の前記ゲートおよ
び前記ドレイン、ソース領域と前記高融点金属膜とを反
応させてシリサイド膜を形成する工程と、シリサイド化
していない前記高融点金属および前記絶縁膜を除去する
工程と、前記シリサイド膜が形成されたドレイン領域と
金属配線とを前記ドレイン領域のシリサイド膜が形成さ
れていない領域を介して連結するコンタクトを前記ドレ
イン領域上に形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１０】前記エッチング工程において前記ソース
領域の内、ゲートに隣接するソース領域が露出するよう
にエッチングし、前記シリサイド膜形成工程において露
出させたソース領域表面にシリサイド膜を形成し、前記
コンタクト形成工程において前記シリサイド膜が形成さ
れたソース領域と金属配線とを前記ソース領域のシリサ
イド膜が形成されていない領域を介して連結するソース
コンタクトを前記ソース領域上に形成することを特徴と
する請求項９記載の半導体装置の製造方法。 - 【請求項１１】前記エッチング工程において前記ドレイ
ン領域で前記ゲートに隣接する第１の領域上および前記
第１の領域と分離した第２の領域が露出するようにエッ
チングし、前記シリサイド膜形成工程において露出させ
た前記第１および第２の領域表面にシリサイド膜を形成
し、コンタクト形成工程において前記第２の領域上に金
属配線と前記ドレイン領域を連結する前記コンタクトを
形成することを特徴とする請求項９記載の半導体装置の
製造方法。 - 【請求項１２】前記エッチング工程において前記ソース
領域で前記ゲートに隣接する第１のソース領域および前
記第１のソース領域と分離した第２のソース領域が露出
するようにエッチングし、前記シリサイド膜形成工程に
おいて前記シリサイド膜形成工程において前記第１およ
び第２のソース領域表面にシリサイド膜を形成し、前記
コンタクト形成工程において前記第２のソース領域上に
金属配線と前記ソース領域を連結するコンタクトを形成
することを特徴とする請求項９記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249002A JPH07106567A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249002A JPH07106567A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106567A true JPH07106567A (ja) | 1995-04-21 |
Family
ID=17186556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249002A Pending JPH07106567A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106567A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| KR100247724B1 (ko) * | 1995-09-01 | 2000-03-15 | 포만 제프리 엘 | 실리사이드화된 접촉 영역을 갖는 확산 저항 구조 및 그의 제조 방법 |
| KR20000066450A (ko) * | 1999-04-16 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
| US6313509B1 (en) * | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
| KR100369864B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| KR100369863B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7394134B2 (en) | 2004-04-01 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device with electrostatic discharge protection |
-
1993
- 1993-10-05 JP JP5249002A patent/JPH07106567A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247724B1 (ko) * | 1995-09-01 | 2000-03-15 | 포만 제프리 엘 | 실리사이드화된 접촉 영역을 갖는 확산 저항 구조 및 그의 제조 방법 |
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| US6313509B1 (en) * | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
| KR20000066450A (ko) * | 1999-04-16 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
| KR100369864B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| KR100369863B1 (ko) * | 2000-06-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7057236B2 (en) | 2001-08-23 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7394134B2 (en) | 2004-04-01 | 2008-07-01 | Seiko Epson Corporation | Semiconductor device with electrostatic discharge protection |
| US8076748B2 (en) | 2004-04-01 | 2011-12-13 | Seiko Epson Corporation | Semiconductor device |
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