JPH07106927A - デューティ補正回路 - Google Patents
デューティ補正回路Info
- Publication number
- JPH07106927A JPH07106927A JP24693693A JP24693693A JPH07106927A JP H07106927 A JPH07106927 A JP H07106927A JP 24693693 A JP24693693 A JP 24693693A JP 24693693 A JP24693693 A JP 24693693A JP H07106927 A JPH07106927 A JP H07106927A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cmos inverter
- pass filter
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板間及び装置間等をクロック信号を転送す
る場合において、送受信バッファ及び伝送路等の影響で
信号のデューティ比が崩れるため、このデューティのず
れを補正する回路において、回路構成を、小型に低コス
トにでき、ＬＳＩ化を可能にする。 【構成】 入力信号を２値化するＣＭＯＳインバータ１
と、該ＣＭＯＳインバータ１の出力信号から高周波成分
を除去する抵抗Ｒ1及びコンデンサＣ1よりなるローパス
フィルタ２と、該ローパスフィルタ２の出力信号を再度
２値化する出力を入力に高抵抗Ｒ2で帰還して加えたＣ
ＭＯＳインバータ３より成る。
る場合において、送受信バッファ及び伝送路等の影響で
信号のデューティ比が崩れるため、このデューティのず
れを補正する回路において、回路構成を、小型に低コス
トにでき、ＬＳＩ化を可能にする。 【構成】 入力信号を２値化するＣＭＯＳインバータ１
と、該ＣＭＯＳインバータ１の出力信号から高周波成分
を除去する抵抗Ｒ1及びコンデンサＣ1よりなるローパス
フィルタ２と、該ローパスフィルタ２の出力信号を再度
２値化する出力を入力に高抵抗Ｒ2で帰還して加えたＣ
ＭＯＳインバータ３より成る。
Description
【０００１】
【産業上の利用分野】本発明はデューティ比が５０％近
傍の方形波信号のデューティ補正回路に関する。
傍の方形波信号のデューティ補正回路に関する。
【０００２】
【従来の技術】デューティ比が５０％の方形波信号を基
板、装置間等で転送する際、インピーダンス不整合等に
より波形の崩れが発生するため、受端側で再び２値化し
デューティ比を５０％に保持する補正回路が必要であ
る。このため、例えば信号の送受信回路には特開平２−
１３１６１５号公報に記載されるような複雑な構成回路
を必要とした。
板、装置間等で転送する際、インピーダンス不整合等に
より波形の崩れが発生するため、受端側で再び２値化し
デューティ比を５０％に保持する補正回路が必要であ
る。このため、例えば信号の送受信回路には特開平２−
１３１６１５号公報に記載されるような複雑な構成回路
を必要とした。
【０００３】
【発明が解決しようとする課題】前記デューティ比５０
％の方形波に補正する前記従来の回路によれば、増幅
器、比較器、積分器、差動増幅器、利得制御回路等、多
くの部品を必要とするとともに帰還増幅をおこなった複
雑な構成となっており、さらに積分器を使用している
為、出力信号の周期に対して十分大きな時定数を持つ必
要が有り、使用しているコンデンサ値の大きなものが必
要であった。このため、従来技術では、回路の複雑化、
コンデンサ値の大型化により回路の小型化、コストダウ
ンができず、またＬＳＩ化が不可能であった。
％の方形波に補正する前記従来の回路によれば、増幅
器、比較器、積分器、差動増幅器、利得制御回路等、多
くの部品を必要とするとともに帰還増幅をおこなった複
雑な構成となっており、さらに積分器を使用している
為、出力信号の周期に対して十分大きな時定数を持つ必
要が有り、使用しているコンデンサ値の大きなものが必
要であった。このため、従来技術では、回路の複雑化、
コンデンサ値の大型化により回路の小型化、コストダウ
ンができず、またＬＳＩ化が不可能であった。
【０００４】本発明の目的は、このデューティ補正回路
の小型化コストダウンにあり、それによってＬＳＩ化を
可能とすることにある。
の小型化コストダウンにあり、それによってＬＳＩ化を
可能とすることにある。
【０００５】
【課題を解決するための手段】上記目的は、初段及び後
段の信号の２値化を同一のＣＭＯＳインバータで実現す
るとともに、抵抗及小容量コンデンサの使用により単電
源動作を実現したことにより達成される。さらに積分器
を使用せず、高周波を除去するローパスフィルタを使用
することでフィルタの時定数を出力信号の周期と同一に
できるためコンデンサ容量値を小さくし小型化したこと
によって達成される。
段の信号の２値化を同一のＣＭＯＳインバータで実現す
るとともに、抵抗及小容量コンデンサの使用により単電
源動作を実現したことにより達成される。さらに積分器
を使用せず、高周波を除去するローパスフィルタを使用
することでフィルタの時定数を出力信号の周期と同一に
できるためコンデンサ容量値を小さくし小型化したこと
によって達成される。
【０００６】
【作用】入力信号は、初段のＣＭＯＳインバータにより
２値化される。そしてこの出力信号は次の抵抗及びコン
デンサによるローパスフィルタに入力され、入力信号の
高周波成分を減衰され、フィルタの出力は正弦波に近い
波形となる。さらに正弦波出力の交流成分の中心点を次
段のＣＭＯＳインバータのスレシホールド電位とするた
め、次段のＣＭＯＳインバータの入力にフィルタ出力の
交流成分のみを加えるとともにスレシホールド電位に安
定するよう出力信号を帰還し加えている。
２値化される。そしてこの出力信号は次の抵抗及びコン
デンサによるローパスフィルタに入力され、入力信号の
高周波成分を減衰され、フィルタの出力は正弦波に近い
波形となる。さらに正弦波出力の交流成分の中心点を次
段のＣＭＯＳインバータのスレシホールド電位とするた
め、次段のＣＭＯＳインバータの入力にフィルタ出力の
交流成分のみを加えるとともにスレシホールド電位に安
定するよう出力信号を帰還し加えている。
【０００７】
【実施例】以下、図面の一実施例により本発明を説明す
る。図１において、１は入力信号を増幅し、２値化する
ＣＭＯＳインバータ、２は抵抗Ｒ1及びコンデンサＣ1か
らなる信号から高周波成分を除去するローパスフィル
タ、３はローパスフィルタ２の出力信号を再び２値化す
るＣＭＯＳインバータである。
る。図１において、１は入力信号を増幅し、２値化する
ＣＭＯＳインバータ、２は抵抗Ｒ1及びコンデンサＣ1か
らなる信号から高周波成分を除去するローパスフィル
タ、３はローパスフィルタ２の出力信号を再び２値化す
るＣＭＯＳインバータである。
【０００８】図３は図１の回路における各Ａ，Ｂ，Ｃ，
Ｄ，Ｅ点の信号波形図で、これを参照しながら回路動作
を説明する。入力信号Ａは伝送途中に波形歪によりデュ
ーティ比のずれを生じた信号で、これがＣＭＯＳインバ
ータ１に入力して２値化され、出力Ｂとなる。この出力
Ｂは抵抗Ｒ1とコンデンサＣ2からなるローパスフィルタ
２に入力する。このローパスフィルタは入力信号本来の
クロック周期を時定数とするよう回路定数を設定してあ
り、信号Ｂのクロック周波数の高周波成分を減衰させ除
去することによりフィルタ出力Ｃは正弦波に近いものと
なる。次にＣＭＯＳインバータ３は入出力を高抵抗Ｒ2
により接続することで、ＣＭＯＳインバータ３の入力は
ＣＭＯＳインバータ３のスレシホールド電位となる。こ
こでフィルタ２の出力ＣはコンデンサＣ2により直流成
分を除かれ、出力Ｄとなり、この信号ＤがＣＭＯＳイン
バータ３に入力する。入力がスレシホールド電位に保た
れたＣＭＯＳインバータ３に直流成分がカットされた信
号Ｄが入力することにより、パルス化成形されて出力信
号Ｅはデューティ５０％の信号となる。
Ｄ，Ｅ点の信号波形図で、これを参照しながら回路動作
を説明する。入力信号Ａは伝送途中に波形歪によりデュ
ーティ比のずれを生じた信号で、これがＣＭＯＳインバ
ータ１に入力して２値化され、出力Ｂとなる。この出力
Ｂは抵抗Ｒ1とコンデンサＣ2からなるローパスフィルタ
２に入力する。このローパスフィルタは入力信号本来の
クロック周期を時定数とするよう回路定数を設定してあ
り、信号Ｂのクロック周波数の高周波成分を減衰させ除
去することによりフィルタ出力Ｃは正弦波に近いものと
なる。次にＣＭＯＳインバータ３は入出力を高抵抗Ｒ2
により接続することで、ＣＭＯＳインバータ３の入力は
ＣＭＯＳインバータ３のスレシホールド電位となる。こ
こでフィルタ２の出力ＣはコンデンサＣ2により直流成
分を除かれ、出力Ｄとなり、この信号ＤがＣＭＯＳイン
バータ３に入力する。入力がスレシホールド電位に保た
れたＣＭＯＳインバータ３に直流成分がカットされた信
号Ｄが入力することにより、パルス化成形されて出力信
号Ｅはデューティ５０％の信号となる。
【０００９】ここで使用するＣＭＯＳインバータ１、３
は、図２の如く単電源動作し、トランスファ領域ではＰ
型ＭＯＳ２１もＮ型ＭＯＳ２２も飽和状態にあり、トラ
ンスファの中心、すなわちスレシホールドＶDD／２では
ほぼＶｏｕｔ＝ＶｉｎのＶレベルに一致するから、出力
から入力にかけて高抵抗で帰還をかけてバイアスするこ
とで入力をスレシホールドに安定化することができる。
またＰ型ＭＯＳ２１とＮ型ＭＯＳ２２のスレシホールド
電位は互に逆の温度係数をもつためにＣＭＯＳ全体では
スレシホールドの温度係数は非常に小さくなり、したが
ってＣＭＯＳインバータ３のスレシホールド電位Ｅのデ
ューティへの影響が少なく、安定したデューティ５０％
の方形信号が再生できる。
は、図２の如く単電源動作し、トランスファ領域ではＰ
型ＭＯＳ２１もＮ型ＭＯＳ２２も飽和状態にあり、トラ
ンスファの中心、すなわちスレシホールドＶDD／２では
ほぼＶｏｕｔ＝ＶｉｎのＶレベルに一致するから、出力
から入力にかけて高抵抗で帰還をかけてバイアスするこ
とで入力をスレシホールドに安定化することができる。
またＰ型ＭＯＳ２１とＮ型ＭＯＳ２２のスレシホールド
電位は互に逆の温度係数をもつためにＣＭＯＳ全体では
スレシホールドの温度係数は非常に小さくなり、したが
ってＣＭＯＳインバータ３のスレシホールド電位Ｅのデ
ューティへの影響が少なく、安定したデューティ５０％
の方形信号が再生できる。
【００１０】また、コンデンサＣ1のローパスフィルタ
は入力信号のクロック周期を時定数とするから、このコ
ンデンサＣ1、及びＣ2は、デューティ比の崩れの大きい
高い周波数ほど小容量でよく、加えて回路の使用条件上
高い精度を必要としないためＣＭＯＳと共にＬＳＩ化が
容易である。
は入力信号のクロック周期を時定数とするから、このコ
ンデンサＣ1、及びＣ2は、デューティ比の崩れの大きい
高い周波数ほど小容量でよく、加えて回路の使用条件上
高い精度を必要としないためＣＭＯＳと共にＬＳＩ化が
容易である。
【００１１】
【発明の効果】以上のように本発明によれば、単純なＣ
ＭＯＳインバータと、抵抗及びコンデンサによる１次ロ
ーパスフィルタによりデューティ補正ができるので、回
路構成の小型化、コストダウンを可能とする。
ＭＯＳインバータと、抵抗及びコンデンサによる１次ロ
ーパスフィルタによりデューティ補正ができるので、回
路構成の小型化、コストダウンを可能とする。
【００１２】また、ＣＭＯＳのデジタルＩＣ及び小容量
コンデンサのローパスフィルタで構成できるのでＬＳＩ
化を可能にする効果がある。
コンデンサのローパスフィルタで構成できるのでＬＳＩ
化を可能にする効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例回路図。
【図２】図１のＣＭＯＳインバータの詳細図。
【図３】図１の各点における信号波形説明図。
１…ＣＭＯＳインバータ、２…ローパスフィルタ、３…
ＣＭＯＳインバータ、２１…Ｐ形ＭＯＳ、２２…Ｎ形Ｍ
ＯＳ。
ＣＭＯＳインバータ、２１…Ｐ形ＭＯＳ、２２…Ｎ形Ｍ
ＯＳ。
Claims (1)
- 【請求項１】 入力信号を増幅するとともに、２値化す
るＣＭＯＳインバータと、該ＣＭＯＳインバータの出力
する２値化された信号から高周波成分を除去するローパ
スフィルタと、該ローパスフィルタの出力信号を再び２
値化する出力を入力に高抵抗で帰還して加えたＣＭＯＳ
インバータより成ることを特徴とするデューティ補正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24693693A JPH07106927A (ja) | 1993-10-01 | 1993-10-01 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24693693A JPH07106927A (ja) | 1993-10-01 | 1993-10-01 | デューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106927A true JPH07106927A (ja) | 1995-04-21 |
Family
ID=17155954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24693693A Pending JPH07106927A (ja) | 1993-10-01 | 1993-10-01 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106927A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525359B2 (en) | 2005-12-13 | 2009-04-28 | Samsung Electronics Co., Ltd. | Duty cycle correction amplification circuit |
| JP2015033094A (ja) * | 2013-08-06 | 2015-02-16 | 富士通セミコンダクター株式会社 | デューティサイクル補正回路 |
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
-
1993
- 1993-10-01 JP JP24693693A patent/JPH07106927A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525359B2 (en) | 2005-12-13 | 2009-04-28 | Samsung Electronics Co., Ltd. | Duty cycle correction amplification circuit |
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
| JP2015033094A (ja) * | 2013-08-06 | 2015-02-16 | 富士通セミコンダクター株式会社 | デューティサイクル補正回路 |
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