JPH07107664B2 - 乗算回路 - Google Patents
乗算回路Info
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- JPH07107664B2 JPH07107664B2 JP62031026A JP3102687A JPH07107664B2 JP H07107664 B2 JPH07107664 B2 JP H07107664B2 JP 62031026 A JP62031026 A JP 62031026A JP 3102687 A JP3102687 A JP 3102687A JP H07107664 B2 JPH07107664 B2 JP H07107664B2
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- JP
- Japan
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- bit
- data
- shifter
- zero
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 本発明は乗算回路に関し、とくにディジタル処理で用い
られる乗算回路に関する。
られる乗算回路に関する。
（従来技術） Ｃ＝Ａ×Ｂのような乗算を行うとき、Ａを被乗数、Ｂを
乗数、Ｃを積と呼んでいる。一般に知られている汎用型
のプロセッサが持っている加算器を使用して加算を何度
も実行していくことにより乗算結果を得る方法では、次
のようにして乗算が行なわれる。第３図に示すように、
乗算処理に先だって、R1、R2、R3の３本の汎用レジスタ
に積の初期値《Ｏ》、被乗数の初期値《Ａ》、乗数の初
期値《Ｂ》を夫々設定する。第４図は従来例によって乗
算を実行する流れ図である。汎用プロセッサが持ってい
る命令をもとにして乗算を行なう時のステップが示され
ている。まず、乗数レジスタの最下位ビット（LSB）が
零であるかどうかを判定する（）。零である場合には
さらに乗数レジスタの内容すべてが零であるかどうかを
判定する（）。もし零であれば乗算ルーテンから抜け
る。乗数レジスタ内容が零でなければ乗算を続行する必
要があるので、次のビットの加算データを準備するため
にとを実行する。乗算レジスタの最下位ビットによ
る加算が終了したので、まず、乗数レジスタ内容を上位
ビットから下位ビットへ右シフトする（）。次のビッ
トでの加算を行うため被乗数レジスタ内容を下位ビット
から上位ビットへ左シフトし、に戻る。の零判定の
結果、零でなかった場合には積レジスタと被乗数レジス
タとの間で加算を行いその結果を積レジスタに格納した
後、上記したようにとを実行しに戻る。
乗数、Ｃを積と呼んでいる。一般に知られている汎用型
のプロセッサが持っている加算器を使用して加算を何度
も実行していくことにより乗算結果を得る方法では、次
のようにして乗算が行なわれる。第３図に示すように、
乗算処理に先だって、R1、R2、R3の３本の汎用レジスタ
に積の初期値《Ｏ》、被乗数の初期値《Ａ》、乗数の初
期値《Ｂ》を夫々設定する。第４図は従来例によって乗
算を実行する流れ図である。汎用プロセッサが持ってい
る命令をもとにして乗算を行なう時のステップが示され
ている。まず、乗数レジスタの最下位ビット（LSB）が
零であるかどうかを判定する（）。零である場合には
さらに乗数レジスタの内容すべてが零であるかどうかを
判定する（）。もし零であれば乗算ルーテンから抜け
る。乗数レジスタ内容が零でなければ乗算を続行する必
要があるので、次のビットの加算データを準備するため
にとを実行する。乗算レジスタの最下位ビットによ
る加算が終了したので、まず、乗数レジスタ内容を上位
ビットから下位ビットへ右シフトする（）。次のビッ
トでの加算を行うため被乗数レジスタ内容を下位ビット
から上位ビットへ左シフトし、に戻る。の零判定の
結果、零でなかった場合には積レジスタと被乗数レジス
タとの間で加算を行いその結果を積レジスタに格納した
後、上記したようにとを実行しに戻る。
（解決すべき問題点） 汎用プロセッサはこのように汎用的な命令しか持ってい
ないので、整数乗算を実行するのに多くのステップを要
する。１つの箱が１クロックで実行できるように命令の
実行速度を高速化したとしても、なお、各ビットの乗算
には夫々４クロックを要する。このように汎用プロセッ
サでは使用できる命令が限られており、それらの個々の
命令を組み合わせて乗算ソフトウェアを作成する必要が
あったため、高速な乗算を実行できなかった。加算器を
マトリクスで構成したハードウェア乗算器もあるが、加
算器のビット数は入出力データのビット数に依存して膨
大な値になってしまう。そこで、演算器としては乗算専
用ではなく通常の加減算にも使える汎用の加算器を使用
するだけで、汎用プロセッサによる乗算よりも高速な乗
算器が望まれている。
ないので、整数乗算を実行するのに多くのステップを要
する。１つの箱が１クロックで実行できるように命令の
実行速度を高速化したとしても、なお、各ビットの乗算
には夫々４クロックを要する。このように汎用プロセッ
サでは使用できる命令が限られており、それらの個々の
命令を組み合わせて乗算ソフトウェアを作成する必要が
あったため、高速な乗算を実行できなかった。加算器を
マトリクスで構成したハードウェア乗算器もあるが、加
算器のビット数は入出力データのビット数に依存して膨
大な値になってしまう。そこで、演算器としては乗算専
用ではなく通常の加減算にも使える汎用の加算器を使用
するだけで、汎用プロセッサによる乗算よりも高速な乗
算器が望まれている。
本発明の乗算回路は、乗数データの全ビットが初期状態
においてセットされる第１のレジスタと、被乗数データ
の全ビットが初期状態においてセットされる第２のレジ
スタと、第３のレジスタと、前記第１のレジスタの最下
位ビットを除く残りのビットデータを受け当該ビットデ
ータを最下位側に１ビットシフトしてからシフトデータ
を前記第１のレジスタに再設定する第１のシフタと、前
記第１のレジスタの最下位ビットを除く残りのビットデ
ータを前記第１のシフタと並行して受け当該ビットデー
タが零であるかどうか検出する零検出器と、前記第２の
レジスタの全ビットデータを受け当該全ビットデータを
最上位側に１ビットシフトしてかかるシフトデータを前
記第２のレジスタに再設定する第２のシフタと、前記第
２のレジスタの全ビットデータを前記第２のシフタと並
行して受けるとともに前記第３のレジスタのデータを受
け、前記第１のレジスタの最下位ビットが零のときは両
者の加算を行わず１のときは両者の加算を行ってその結
果を前記第３のレジスタに設定する加算器とを備え、前
記第１のシフタ、前記第２のシフタおよび前記加算器の
それぞれの動作が１クロックで実行されるように成すと
ともに、前記零検出器が前記ビットデータが零であるこ
とを検出したときであってそのときの前記第１レジスタ
の最下位ビットが零であるときに乗算処理を終了するこ
とを特徴とする。
においてセットされる第１のレジスタと、被乗数データ
の全ビットが初期状態においてセットされる第２のレジ
スタと、第３のレジスタと、前記第１のレジスタの最下
位ビットを除く残りのビットデータを受け当該ビットデ
ータを最下位側に１ビットシフトしてからシフトデータ
を前記第１のレジスタに再設定する第１のシフタと、前
記第１のレジスタの最下位ビットを除く残りのビットデ
ータを前記第１のシフタと並行して受け当該ビットデー
タが零であるかどうか検出する零検出器と、前記第２の
レジスタの全ビットデータを受け当該全ビットデータを
最上位側に１ビットシフトしてかかるシフトデータを前
記第２のレジスタに再設定する第２のシフタと、前記第
２のレジスタの全ビットデータを前記第２のシフタと並
行して受けるとともに前記第３のレジスタのデータを受
け、前記第１のレジスタの最下位ビットが零のときは両
者の加算を行わず１のときは両者の加算を行ってその結
果を前記第３のレジスタに設定する加算器とを備え、前
記第１のシフタ、前記第２のシフタおよび前記加算器の
それぞれの動作が１クロックで実行されるように成すと
ともに、前記零検出器が前記ビットデータが零であるこ
とを検出したときであってそのときの前記第１レジスタ
の最下位ビットが零であるときに乗算処理を終了するこ
とを特徴とする。
（実施例） 第１図は本発明の１実施例におけるブロック図である。
第２図は本発明における乗算実行部分の流れ図である。
以下、図を参照して説明する。１はプロセッサが積レジ
スタ11と被乗数レジスタ12と乗数レジスタ13に夫々初期
値を設定するときに使用するデータバスであり、２はプ
ロセッサから与えられる命令である。
第２図は本発明における乗算実行部分の流れ図である。
以下、図を参照して説明する。１はプロセッサが積レジ
スタ11と被乗数レジスタ12と乗数レジスタ13に夫々初期
値を設定するときに使用するデータバスであり、２はプ
ロセッサから与えられる命令である。
乗数レジスタ（R3）13の最下位ビット（LSB）を除く他
のビットはバス54を介して零検出器30と右シフタ31とに
並列に入力される。零検出器30は入力されたビットがす
べてがである時信号41をプロセッサ（図示せず）に送
る。右シフタ31は入力されたビットを１ビットだけ右に
シフトし、その最上位ビット（MSB）には、“0"を入力
する。被乗数レジスタ（R2）12はその金ビットがバス51
を介して、左シフタ32と加算器20のＢ入力端に入力され
る。左シフタ32は入力されたビットを１ビットだけ左
（MSB方向）にシフトし、その最下位ビットに“0"を入
力する。左シフトされたビットは被乗数レジスタ（R2）
12に再入力される。積レジスタ（R1）11はその全ビット
がバス50を介して加算器20のＡ入力端に入力される。加
算器20は乗数レジスタ13のLSBをうけ、これが“1"のと
きはＡ入力端とＢ入力端とに入力されたビットを加算
し、“0"のときは加算を行なわない。加算結果はバス52
を介して積レジスタ（R1）11に入力される。
のビットはバス54を介して零検出器30と右シフタ31とに
並列に入力される。零検出器30は入力されたビットがす
べてがである時信号41をプロセッサ（図示せず）に送
る。右シフタ31は入力されたビットを１ビットだけ右に
シフトし、その最上位ビット（MSB）には、“0"を入力
する。被乗数レジスタ（R2）12はその金ビットがバス51
を介して、左シフタ32と加算器20のＢ入力端に入力され
る。左シフタ32は入力されたビットを１ビットだけ左
（MSB方向）にシフトし、その最下位ビットに“0"を入
力する。左シフトされたビットは被乗数レジスタ（R2）
12に再入力される。積レジスタ（R1）11はその全ビット
がバス50を介して加算器20のＡ入力端に入力される。加
算器20は乗数レジスタ13のLSBをうけ、これが“1"のと
きはＡ入力端とＢ入力端とに入力されたビットを加算
し、“0"のときは加算を行なわない。加算結果はバス52
を介して積レジスタ（R1）11に入力される。
以下に動作を説明する。第３図に示す従来例と同様に、
先ず各レジスタに初期値を設定した後、第２図に示す乗
算実行ステップに入る。このステップは１クロックで終
了するが乗算が終了する判定結果が得られるまではこの
ステップを連続的に繰り返し実行することになる。乗数
レジスタ13の最下位ビットを除いた内容が零かどうかを
判定することにより終了判定が行われる。零検出器30は
乗数レジスタの最下位ビットを除いた内容が零である場
合には判定信号線41が活性化してプロセッサにこれを知
らせる。プロセッサはその状態を判定してこのステップ
から抜け出すかどうかを制御する。乗数レジスタ13の最
下位ビットはこのとき加算をするかどうかの判定に使用
されている。乗数レジスタの最下位ビットの出力線42は
加算器に接続され、最下位ビットが“O"の場合には加算
をせず、“1"の場合にはデータバス50を介して入力され
る積レジスタ内容とデータバス51を介して接続される被
乗数レジスタ内容との間で加算を実行する。加算結果は
加算器出力データバス52を介して積レジスタ11に転送さ
れる。乗数レジスタ13の内容はデータバス54を介してさ
らに右シフタ31に接続されているので、上記と同時に、
即ち加算及び加算結果の積レジスタ11への転送と同時
に、上位ビットから下位ビット方向に入力データを１ビ
ットだけシフトしその結果をデータバス55を介して乗数
レジスタ13に転送する。このとき右シフタの最上位ビッ
ト位置には“O"が入力されるようにしてある。また、同
時に、即ち右シフタ31でのシフト及びシフト結果の乗数
レジスタ13への転送と同時に、被乗数レジスタ12の内容
はデータバス51を介して左シフタ32に入力され下位ビッ
トから上位ビット方向に入力データを１ビットだけシフ
トし、その結果をデータバス53を介して被乗数レジスタ
12に転送する。このとき左シフタの最下位ビット位置に
は“O"が入力されるようにしてある。プロセッサから与
えられる命令２は上記動作を同時に実行するタイミング
を設定するためのものである。
先ず各レジスタに初期値を設定した後、第２図に示す乗
算実行ステップに入る。このステップは１クロックで終
了するが乗算が終了する判定結果が得られるまではこの
ステップを連続的に繰り返し実行することになる。乗数
レジスタ13の最下位ビットを除いた内容が零かどうかを
判定することにより終了判定が行われる。零検出器30は
乗数レジスタの最下位ビットを除いた内容が零である場
合には判定信号線41が活性化してプロセッサにこれを知
らせる。プロセッサはその状態を判定してこのステップ
から抜け出すかどうかを制御する。乗数レジスタ13の最
下位ビットはこのとき加算をするかどうかの判定に使用
されている。乗数レジスタの最下位ビットの出力線42は
加算器に接続され、最下位ビットが“O"の場合には加算
をせず、“1"の場合にはデータバス50を介して入力され
る積レジスタ内容とデータバス51を介して接続される被
乗数レジスタ内容との間で加算を実行する。加算結果は
加算器出力データバス52を介して積レジスタ11に転送さ
れる。乗数レジスタ13の内容はデータバス54を介してさ
らに右シフタ31に接続されているので、上記と同時に、
即ち加算及び加算結果の積レジスタ11への転送と同時
に、上位ビットから下位ビット方向に入力データを１ビ
ットだけシフトしその結果をデータバス55を介して乗数
レジスタ13に転送する。このとき右シフタの最上位ビッ
ト位置には“O"が入力されるようにしてある。また、同
時に、即ち右シフタ31でのシフト及びシフト結果の乗数
レジスタ13への転送と同時に、被乗数レジスタ12の内容
はデータバス51を介して左シフタ32に入力され下位ビッ
トから上位ビット方向に入力データを１ビットだけシフ
トし、その結果をデータバス53を介して被乗数レジスタ
12に転送する。このとき左シフタの最下位ビット位置に
は“O"が入力されるようにしてある。プロセッサから与
えられる命令２は上記動作を同時に実行するタイミング
を設定するためのものである。
以上のように、乗数レジスタに零検出器と右シフタと、
被乗数レジスタ12に左シフタを夫々独立に接続し、乗数
レジスタのLSBを除くビットを零検出器と右シフタに与
え、同時に乗数レジスタのLSBを加算器に与えるように
構成しているので、前述した各動作、即ち第２図にも示
すように、加算器20での加算と加算結果の積レジスタ11
への転送、右シフタ31でのシフトとシフト結果の乗数レ
ジスタ13への転送、及び左シフタ32でのシフトとシフト
結果の被乗数レジスタ12への転送の各動作を、同時に実
行することができ、１ビット当りの乗算を１クロックで
終了することができる。
被乗数レジスタ12に左シフタを夫々独立に接続し、乗数
レジスタのLSBを除くビットを零検出器と右シフタに与
え、同時に乗数レジスタのLSBを加算器に与えるように
構成しているので、前述した各動作、即ち第２図にも示
すように、加算器20での加算と加算結果の積レジスタ11
への転送、右シフタ31でのシフトとシフト結果の乗数レ
ジスタ13への転送、及び左シフタ32でのシフトとシフト
結果の被乗数レジスタ12への転送の各動作を、同時に実
行することができ、１ビット当りの乗算を１クロックで
終了することができる。
（発明の効果） 本発明は汎用プロセッサの乗算速度より高速で、かつ専
用のハードウェア乗算器より小規模のハードウェア回路
をもつ乗算回路を提供できる。すなわち、被乗数レジス
タと同じビット長の加算器を用い、ハードウェアの規模
が大きくない２つのシフタと零検出器を追加するだけで
従来例よりもさらに４倍の処理速度の向上が実現でき
る。
用のハードウェア乗算器より小規模のハードウェア回路
をもつ乗算回路を提供できる。すなわち、被乗数レジス
タと同じビット長の加算器を用い、ハードウェアの規模
が大きくない２つのシフタと零検出器を追加するだけで
従来例よりもさらに４倍の処理速度の向上が実現でき
る。
第１図は本発明の１実施例におけるブロック図、第２図
は１実施例における乗算ステップにおける実行内容を示
す流れ図、第３図は乗算実行の前にあらかじめ実行する
初期設定を示す流れ図、第４図は従来例における乗算実
行の流れ図である。 11……積レジスタ、12……被乗数レジスタ、13……乗数
レジスタ、20……加算器、30……零検出器、31……右シ
フタ、32……左シフタ。
は１実施例における乗算ステップにおける実行内容を示
す流れ図、第３図は乗算実行の前にあらかじめ実行する
初期設定を示す流れ図、第４図は従来例における乗算実
行の流れ図である。 11……積レジスタ、12……被乗数レジスタ、13……乗数
レジスタ、20……加算器、30……零検出器、31……右シ
フタ、32……左シフタ。
Claims (1)
- 【請求項１】乗数データの全ビットが初期状態において
セットされる第１のレジスタと、被乗数データの全ビッ
トが初期状態においてセットされる第２のレジスタと、
第３のレジスタと、前記第１のレジスタの最下位ビット
を除く残りのビットデータを受け当該ビットデータを最
下位側に１ビットシフトしてかかるシフトデータを前記
第１のレジスタに再設定する第１のシフタと、前記第１
のレジスタの最下位ビットを除く残りのビットデータを
前記第１のシフタと並行して受け当該ビットデータが零
であるかどうか検出する零検出器と、前記第２のレジス
タの全ビットデータを受け当該全ビットデータを最上位
側に１ビットシフトしてかかるシフトデータを前記第２
のレジスタに再設定する第２のシフタと、前記第２のレ
ジスタの全ビットデータを前記第２のシフタと並行して
受けるとともに前記第３のレジスタのデータを受け、前
記第１のレジスタの最下位ビットが零のときは両者の加
算を行わず１のときは両者の加算を行ってその結果を前
記第３のレジスタに設定する加算器とを備え、前記第１
のシフタ、前記第２のシフタおよび前記加算器のそれぞ
れの動作が１クロックで実行されるように成すととも
に、前記零検出器が前記ビットデータが零であることを
検出したときであってそのときの前記第１レジスタの最
下位ビットが零であるときに乗算処理を終了する乗算回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031026A JPH07107664B2 (ja) | 1987-02-13 | 1987-02-13 | 乗算回路 |
| EP19880102205 EP0278529A3 (en) | 1987-02-13 | 1988-02-15 | Multiplication circuit capable of operating at a high speed with a small amount of hardware |
| US07/155,771 US4878191A (en) | 1987-02-13 | 1988-02-16 | Multiplication circuit capable of operating at a high speed with a small amount of hardware |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031026A JPH07107664B2 (ja) | 1987-02-13 | 1987-02-13 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198125A JPS63198125A (ja) | 1988-08-16 |
| JPH07107664B2 true JPH07107664B2 (ja) | 1995-11-15 |
Family
ID=12320004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031026A Expired - Fee Related JPH07107664B2 (ja) | 1987-02-13 | 1987-02-13 | 乗算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4878191A (ja) |
| EP (1) | EP0278529A3 (ja) |
| JP (1) | JPH07107664B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2532505B2 (ja) * | 1987-09-02 | 1996-09-11 | 松下電器産業株式会社 | 乗算回路 |
| US5475631A (en) * | 1989-03-09 | 1995-12-12 | Micron Technology, Inc. | Multiport RAM based multiprocessor |
| US4970676A (en) * | 1989-04-04 | 1990-11-13 | Rca Licensing Corporation | Digital word-serial multiplier circuitry |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
| US5208769A (en) * | 1991-09-19 | 1993-05-04 | Zilog, Inc. | Unsigned integer multiply/divide circuit |
| US5548685A (en) * | 1994-01-03 | 1996-08-20 | Motorola, Inc. | Artificial neuron using adder circuit and method of using same |
| US5446909A (en) * | 1992-12-11 | 1995-08-29 | National Semiconductor Corporation | Binary multiplication implemented by existing hardware with minor modifications to sequentially designate bits of the operand |
| US6319662B1 (en) * | 1993-12-17 | 2001-11-20 | Baxter International Inc. | Method and apparatus for removing viral contaminants from a body fluid |
| GB2369901A (en) * | 2000-12-05 | 2002-06-12 | Ubinetics Ltd | A circuit for squaring a number using a shifter and selective addition |
| EP2189897B1 (de) | 2008-11-19 | 2013-04-24 | VEGA Grieshaber KG | Multiplikation einer ganzen Zahl mit einer Gleitkommazahl |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761699A (en) * | 1972-03-28 | 1973-09-25 | Collins Radio Co | Multiplication by successive addition with two{40 s complement notation |
| JPS5447539A (en) * | 1977-09-22 | 1979-04-14 | Nippon Telegr & Teleph Corp <Ntt> | Digital binary multiplier circuit |
| US4228518A (en) * | 1978-09-25 | 1980-10-14 | Motorola, Inc. | Microprocessor having multiply/divide circuitry |
| JPS5771045A (en) * | 1980-10-22 | 1982-05-01 | Casio Comput Co Ltd | Digital mulitplier |
| JPS59229644A (ja) * | 1983-06-10 | 1984-12-24 | Nec Corp | 乗算器 |
| JPS60140429A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | １０進乗算装置 |
| GB8401808D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Binary multiplication |
-
1987
- 1987-02-13 JP JP62031026A patent/JPH07107664B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-15 EP EP19880102205 patent/EP0278529A3/en not_active Withdrawn
- 1988-02-16 US US07/155,771 patent/US4878191A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0278529A3 (en) | 1990-12-12 |
| EP0278529A2 (en) | 1988-08-17 |
| US4878191A (en) | 1989-10-31 |
| JPS63198125A (ja) | 1988-08-16 |
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