JPH07107931B2 - Photoelectric conversion device manufacturing method - Google Patents
Photoelectric conversion device manufacturing methodInfo
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- JPH07107931B2 JPH07107931B2 JP62160513A JP16051387A JPH07107931B2 JP H07107931 B2 JPH07107931 B2 JP H07107931B2 JP 62160513 A JP62160513 A JP 62160513A JP 16051387 A JP16051387 A JP 16051387A JP H07107931 B2 JPH07107931 B2 JP H07107931B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は光電変換装置に関し、特にファクシミリ、イメ
ージリーダ、ディジタル複写機および電子黒板等の読取
に用いられる光電変換装置に関するものである。The present invention relates to a photoelectric conversion device, and more particularly to a photoelectric conversion device used for reading a facsimile, an image reader, a digital copying machine, an electronic blackboard and the like.
[従来の技術] 近年、ファクシリミリ、イメージリーダ等の小型、高性
能化のために、光電変換装置として、等倍光学系をもつ
長尺ラインセンサの開発が行われている。従来、この種
のラインセンサは一列のアレイ状に配置された各光電変
換素子に対して、それぞれスィッチ素子等で構成された
信号処理用のIC(集積回路)を接続して構成している。
しかしながら、その光電変換素子の個数はファクシリミ
G3規格に準ずるとA4サイズで1728個も必要となり、多数
の信号処理用のICが必要となる。このため、実装工数も
増え、製造コスト、並びに信頼性で満足なものは得られ
ていない。一方、信号処理用のICの個数を減らし、かつ
実装工数を減らす構成としては従来からマトリックス配
線による構成が採用されている。[Prior Art] In recent years, in order to reduce the size and increase the performance of fax machines, image readers, and the like, a long line sensor having an equal magnification optical system has been developed as a photoelectric conversion device. Conventionally, a line sensor of this type is configured by connecting signal processing ICs (integrated circuits) each configured by a switch element or the like to each photoelectric conversion element arranged in a row in an array.
However, the number of photoelectric conversion elements is
According to G3 standard, 1728 A4 size is required, and a large number of signal processing ICs are required. For this reason, the number of mounting steps increases, and a satisfactory manufacturing cost and reliability are not obtained. On the other hand, as a configuration for reducing the number of signal processing ICs and reducing the mounting man-hour, a configuration using matrix wiring has been conventionally adopted.
第5図にマトリックス配線された光電変換装置のブロッ
ク図を示す。第5図において、1は光電変換素子部、2
は走査部、3は信号処理部、4はマトリックス配線部で
ある。また第6図に従来のマトリックス配線部の平面図
を、第7図(a),(b)に第6図のA−A′およびB
−B′断面図をそれぞれ模式的に示す。FIG. 5 shows a block diagram of a photoelectric conversion device having matrix wiring. In FIG. 5, 1 is a photoelectric conversion element part, and 2 is
Is a scanning unit, 3 is a signal processing unit, and 4 is a matrix wiring unit. Further, FIG. 6 is a plan view of a conventional matrix wiring part, and FIGS. 7 (a) and 7 (b) are AA 'and B of FIG.
-B 'sectional drawing is each shown typically.
第7図において601は基板、602〜605は個別電極、606は
絶縁層、607〜609は共通線、610は個別電極と共通線と
のオーミックコンタクトをとるためのスルーホールであ
る。In FIG. 7, 601 is a substrate, 602 to 605 are individual electrodes, 606 is an insulating layer, 607 to 609 are common lines, and 610 is a through hole for making ohmic contact between the individual electrodes and the common line.
このようにマトリックス配線された光電変換装置では、
信号処理部3の信号処理回路の数がマトリックスの出力
線数だけでよいので、信号処理部を小型化でき、光電変
換装置の低コスト化が可能となるという利点を有する。In the photoelectric conversion device that is matrix-wired in this way,
Since the number of signal processing circuits of the signal processing unit 3 is only the number of output lines of the matrix, there is an advantage that the signal processing unit can be downsized and the cost of the photoelectric conversion device can be reduced.
一方、薄膜半導体を用いた光電変換装置においては光電
変換素子部と転送回路を構成する薄膜トランジスタ(以
下TFT)を同一プロセスで、同一基板上に形成し、画像
読取り装置の小型化、低コスト化を計ることも提案され
ている(第8図、第9図)。On the other hand, in a photoelectric conversion device using a thin film semiconductor, a thin film transistor (hereinafter referred to as TFT) that constitutes a photoelectric conversion element section and a transfer circuit is formed on the same substrate in the same process, thereby reducing the size and cost of the image reading device. It has also been proposed to measure (Figs. 8 and 9).
さらに、小型化、低コスト化のため、等倍ファイバーレ
ンズアレイを用いないで、ガラス等の透明スペーサを介
して、光電変換素子が原稿からの反射光を直接検知する
光電変換装置も提案されている。Further, for downsizing and cost reduction, there is also proposed a photoelectric conversion device in which a photoelectric conversion element directly detects reflected light from an original through a transparent spacer such as glass without using an equal-magnification fiber lens array. There is.
[発明が解決しようとする問題点] しかしながら、このような従来例、先行例においては、
以下に示すような問題点がある。[Problems to be Solved by the Invention] However, in such conventional examples and prior examples,
There are the following problems.
すなわち、第1の問題点として光電変換素子の微弱な出
力をマトリックス配線を経由して読出すので、光電変換
素子の出力個別電極とマトリックスの共通線との絶縁交
差部において形成される浮遊容量を十分に小さくしない
と、各出力信号間でクロストークが生じる。このこと
は、層間絶縁材料の選択およびマトリックスの寸法設計
に対し、厳しい制約事項となる。That is, the first problem is that the weak output of the photoelectric conversion element is read out through the matrix wiring, so that the stray capacitance formed at the insulating intersection between the output individual electrode of the photoelectric conversion element and the common line of the matrix is reduced. Unless sufficiently small, crosstalk occurs between the output signals. This poses a severe constraint on the choice of interlayer dielectric material and matrix dimensioning.
また、マトリックス共通線は長尺方向に配線されている
ので、たとえばA4サイズ幅のラインセンサでは210mmの
長さになる。このため、各共通線間の線間容量を十分に
小さくしないと、各出力信号間でクロストークが生じ
る。このことは、マトリックス部の大型化につながる。Further, since the matrix common line is wired in the lengthwise direction, for example, a line sensor having an A4 size width has a length of 210 mm. Therefore, unless the line-to-line capacitance between the common lines is made sufficiently small, crosstalk occurs between the output signals. This leads to an increase in the size of the matrix part.
さらに、光電変換素子の出力個別電極のピッチは、たと
えば8本/mmの解像度をもつ光電変換装置では125μmと
狭くなる。このためこの個別電極間の線間容量も十分に
小さくしないと出力信号間でクロストークが生じる。Further, the pitch of the output individual electrodes of the photoelectric conversion element is as narrow as 125 μm in a photoelectric conversion device having a resolution of 8 lines / mm. For this reason, unless the line capacitance between the individual electrodes is made sufficiently small, crosstalk occurs between output signals.
第2の問題点として、第8図および第9図は従来の光電
変換装置の一例であり、光電変換素子、コンデンサ、配
線マトリックス、TFT等を同一基板上に形成した例であ
るが、第9図において810はコンデンサ部、811は薄膜ト
ランジスタ部、812はマトリックス部であり、第9図に
おいて、901はガラス基板、902は第1導電体層、903は
a−Si:N層、904はa−Si:H層、905はn+a−Si:Hドーピ
ング層、906は第2導電体層、907はチャネルである。ま
た、第8図において、819は光電変換素子、816は入射
窓、811は薄膜トランジスタ、810はコンデンサ、815は
マトリックスである。As a second problem, FIGS. 8 and 9 show an example of a conventional photoelectric conversion device in which photoelectric conversion elements, capacitors, wiring matrices, TFTs, etc. are formed on the same substrate. In the figure, 810 is a capacitor part, 811 is a thin film transistor part, and 812 is a matrix part. In FIG. 9, 901 is a glass substrate, 902 is a first conductor layer, 903 is an a-Si: N layer, and 904 is a-. A Si: H layer, 905 is an n + a-Si: H doping layer, 906 is a second conductor layer, and 907 is a channel. Further, in FIG. 8, 819 is a photoelectric conversion element, 816 is an entrance window, 811 is a thin film transistor, 810 is a capacitor, and 815 is a matrix.
上記第8図、第9図に示されるように、光電変換素子の
近傍に配置された薄膜トランジスタには原稿からの散乱
光L′が入射し、オフ動作時にも漏れ電流が生じ、それ
がノイズ成分となりS/N比が低下しやい原因となってい
る。また、従来のシングルゲート構成においては、TFT
の半導体層のうち主に利用されるのが第一のゲート絶縁
膜と半導体層の界面近傍のみであり、半導体層の利用効
果が小さいという問題点がある。また、ゲートと反対側
の絶縁体層の半導体層界面は何ら電気的に制御されてお
らず、電気的に不安定であり漏れ電流が生じやすいとい
う問題点がある。As shown in FIGS. 8 and 9, scattered light L ′ from the original enters the thin film transistor arranged in the vicinity of the photoelectric conversion element, and a leak current is generated even during the OFF operation, which is a noise component. This is the cause of the decrease in S / N ratio. In addition, in the conventional single gate configuration, the TFT
There is a problem that the semiconductor layer is mainly used only in the vicinity of the interface between the first gate insulating film and the semiconductor layer, and the effect of using the semiconductor layer is small. Further, there is a problem that the interface of the semiconductor layer of the insulating layer on the side opposite to the gate is not electrically controlled at all, is electrically unstable, and leak current is likely to occur.
[問題点を解決するための手段] 本発明は、非晶質シリコンの受光層をもつ一次元状に配
列された複数の光電変換素子と、前記複数の光電変換素
子に接続された複数の薄膜トランジスタと、前記複数の
光電変換素子から前記複数の薄膜トランジスタを介して
信号を読み出す為の配線部と、を同一基板の表面上に具
備し、 前記薄膜トランジスタは、ソース・ドレイン電極と、非
晶質シリコン層のチャネル部と、該チャネル部の上下に
設けられた第1及び第2のゲート電極と、を有してお
り、 前記配線部は、第1の導電層と所定の電位に保持される
第2の導電層と第3の導電層とが、該第2の導電層を該
第1の導電層と該第3の導電層との交差部に介在させる
ように、該第1の導電層と該第2の導電層との間に非晶
質シリコン層を介し、該第2の導電層と該第3の導電層
との間に絶縁層を介して互いに積層された光電変換装置
の製造法において、 前記第1のゲート電極と前記第1の導電層とを、同時に
成膜及びパターニングがなされ導電体で形成する第1の
工程と、 前記受光層と前記薄膜トランジスタと前記配線部の非晶
質シリコンを、同時に成膜する第2の工程と 前記ソーン・ドレイン電極と前記第2の導電層とを、同
時に成膜及びパターニングがなされた導電体で形成する
第3の工程と、 前記第2のゲート電極と前記第3の導電層とを、同時に
成膜及びパターニングがなされた導電体で形成する第4
の工程と、 を含むことを特徴とする光電変換装置の製造法に要旨が
存在する。[Means for Solving the Problems] The present invention is directed to a plurality of one-dimensionally arranged photoelectric conversion elements having an amorphous silicon light-receiving layer and a plurality of thin film transistors connected to the plurality of photoelectric conversion elements. And a wiring portion for reading a signal from the plurality of photoelectric conversion elements via the plurality of thin film transistors on the surface of the same substrate, wherein the thin film transistor includes a source / drain electrode and an amorphous silicon layer. A channel portion and first and second gate electrodes provided above and below the channel portion, and the wiring portion is held at a predetermined potential with the first conductive layer. Of the first conductive layer and the third conductive layer such that the second conductive layer intervenes at the intersection of the first conductive layer and the third conductive layer. The amorphous silicon layer is interposed between the second conductive layer and the second conductive layer. A method of manufacturing a photoelectric conversion device, wherein a conductive layer and a third conductive layer are laminated on each other with an insulating layer interposed therebetween, wherein the first gate electrode and the first conductive layer are formed simultaneously. A first step of patterning and forming with a conductor; a second step of simultaneously forming the light receiving layer, the thin film transistor, and amorphous silicon of the wiring portion; the saw / drain electrode and the second A third step of forming a conductive layer with a conductor on which film formation and patterning are performed at the same time, and a conductor on which the second gate electrode and the third conductive layer are formed and patterned at the same time Formed in 4th
The gist exists in the manufacturing method of the photoelectric conversion device characterized by including the step of.
[作用] 上記構成によれば、光電変換素子の出力個別電極と共通
線との交差部に電位を一定に保つことのできる導電体層
を設けることによって個別電極と共通線の絶縁交差部で
形成される浮遊容量をなくし、さらに個別電極間およ共
通線間に電位を一定に保つことのできる配線を設けるこ
とによって各電極間および各線間に容量が生じないよう
にするこができ、また前記第1ゲートの電極金属と同一
材料、同工程を用いてTFTの第2ゲート電極を形成する
ことで、原稿面からの反射光、散乱光がTFTのチャネル
部に入射することを防ぐことができ上記マトリックスと
同一工程、同一材料を用いて形成されるために、TFT用
の遮光手段を特別に設ける必要がなく工程の簡略化とな
り製造コストの低下が計れる。また、上下2つのゲート
電極を設けたことにより、TFTのOFF動作時には半導体薄
膜中の空乏層が上下から広がり、キャリアの流れを阻止
する。したがって、漏れ電流が大きい絶縁膜との界面付
近からキャリアがはき出され、大きなOFF抵抗が得られ
る。またON動作時には第1ゲート側、第2ゲート側の半
導体層/絶縁層界面を利用することになりON電流もふえ
る。その結果大きなS/N比の改善が得られる。また第1
図の実施例においては、第1ゲートと第2ゲートはコン
タクトホール116を介して接続しており、同電位にある
が、第1ゲートと、第2ゲートを各々別個の配線とし、
それぞれ異なる電圧を印加して上下の半導体層、絶縁層
界面を電気的に制御してもよい。[Operation] According to the above configuration, a conductor layer capable of keeping a constant electric potential is provided at the intersection of the output individual electrode of the photoelectric conversion element and the common line, thereby forming the insulation intersection of the individual electrode and the common line. It is possible to eliminate the stray capacitance that is generated and to prevent the generation of capacitance between the electrodes and between the lines by providing wiring that can keep the potential constant between the individual electrodes and the common line. By forming the second gate electrode of the TFT using the same material as the electrode metal of the first gate and the same process, it is possible to prevent reflected light from the document surface and scattered light from entering the channel section of the TFT. Since it is formed by using the same process and the same material as the above matrix, it is not necessary to specially provide a light shielding means for TFT, and the process is simplified and the manufacturing cost can be reduced. Further, by providing the upper and lower two gate electrodes, the depletion layer in the semiconductor thin film spreads from the upper and lower sides when the TFT is turned off, and the carrier flow is blocked. Therefore, carriers are ejected from the vicinity of the interface with the insulating film having a large leakage current, and a large OFF resistance is obtained. Further, at the time of ON operation, the semiconductor layer / insulating layer interface on the first gate side and the second gate side is used, and the ON current also increases. As a result, a large improvement in S / N ratio can be obtained. Also the first
In the illustrated embodiment, the first gate and the second gate are connected through the contact hole 116 and are at the same potential, but the first gate and the second gate are separate wirings,
Different voltages may be applied to electrically control the interfaces between the upper and lower semiconductor layers and the insulating layer.
[実施例] 以下、本発明を実施例の一例をあげて詳細に説明する。
第1図は本発明に係る実施例の平面図であり、第2図
(A),(B)はそれぞれ第1図におけるA−A′,B−
B′での断面図である。第3図は第1図、第2図で示し
た実施例の等価回路である。第4図は、本発明の製造工
程を示す概略図である。[Examples] Hereinafter, the present invention will be described in detail with reference to examples.
FIG. 1 is a plan view of an embodiment according to the present invention, and FIGS. 2 (A) and 2 (B) are A-A 'and B- in FIG. 1, respectively.
It is sectional drawing in B '. FIG. 3 is an equivalent circuit of the embodiment shown in FIGS. 1 and 2. FIG. 4 is a schematic view showing the manufacturing process of the present invention.
なお、上記第1図、第2図、第3図、第4図において、
115はTFT駆動用ゲートマトリックス、117はコンタクト
ホールであり、109は光電変換素子部、116は光入射用
窓、111はTFT部、112は信号線マトリックス部である。
また、Giはiブロックのゲート線であり、VSは光電変換
素子のバイアス線、VSGは光電変換素子部下電極、VRは
コンデンサー下電極、Gnは共通線間のグランドライン、
Siは共通信号線である。さらに、201はガラス基板であ
り、このガラス基板201上に第1導電体層202、a−Si:N
層203、a−Si:H層204、n+a−Si:Hドーピング層205、第
2導電体層206、第2絶縁体層207、第3導電体層208が
順次積層されている。In addition, in the above-mentioned FIG. 1, FIG. 2, FIG. 3, and FIG.
115 is a TFT driving gate matrix, 117 is a contact hole, 109 is a photoelectric conversion element section, 116 is a light incident window, 111 is a TFT section, and 112 is a signal line matrix section.
Further, G i is a gate line of the i block, V S is a bias line of the photoelectric conversion element, V SG is a lower electrode of the photoelectric conversion element section, V R is a lower electrode of the capacitor, G n is a ground line between common lines,
S i is a common signal line. Further, 201 is a glass substrate, and the first conductor layer 202, a-Si: N is formed on the glass substrate 201.
The layer 203, the a-Si: H layer 204, the n + a-Si: H doping layer 205, the second conductor layer 206, the second insulator layer 207, and the third conductor layer 208 are sequentially stacked.
本発明の光電変換装置は以上の構成であり、以下に前記
第4図を用いて本実施例における光電変換装置の製造方
法を説明する。The photoelectric conversion device of the present invention has the above configuration, and the method for manufacturing the photoelectric conversion device in this embodiment will be described below with reference to FIG.
(A)洗浄したガラス等の透明基板201上にAl,Cr等の導
電膜をスパッタ法、蒸着法により堆積させ、所望の形状
にパターニングを施し、第一の導電体層202とする。(A) A conductive film of Al, Cr or the like is deposited on a cleaned transparent substrate 201 such as glass by a sputtering method or a vapor deposition method, and patterned into a desired shape to form a first conductor layer 202.
(B)さらにプラズマCVD等の周知の技術を用い、第一
の絶縁膜としてa−Si:N膜203、a−Si:H膜204、n+型に
ドーピングしたa−Si:H膜205を連続して成膜し、さら
に前記3層を所望の形状にパターニングを施すことで各
素子分離213を行ない第1のコンタクトホール214を形成
する。(B) Further, using a well-known technique such as plasma CVD, an a-Si: N film 203, an a-Si: H film 204, and an n + -type doped a-Si: H film 205 are formed as a first insulating film. The elements are separated 213 by successively forming films and patterning the three layers into a desired shape to form a first contact hole 214.
(C)Al,Cr等の導電膜をスパッタ法、蒸着法により成
膜し、所望の形状にパターンを施すことで第2の導電体
層206とする。(C) A second conductive layer 206 is formed by forming a conductive film of Al, Cr or the like by a sputtering method or a vapor deposition method and applying a pattern in a desired shape.
(D)光電変換装置のギャップ部、TFTのチャネル部等
の不要なn+a−Si:Hドーピング層をエッチングにより除
去する。(D) The unnecessary n + a-Si: H doping layer such as the gap part of the photoelectric conversion device and the channel part of the TFT is removed by etching.
(E)第2の絶縁膜207としてa−Si:N膜、もしくはポ
リイミドフィルム等を第2の導電体層上に形成したの
ち、必要なパターニングを施し、第1のコンタクトホー
ル上に第2のコンタクトホール215を設ける。(E) After forming an a-Si: N film, a polyimide film, or the like as the second insulating film 207 on the second conductor layer, necessary patterning is performed to form a second insulating film on the first contact hole. A contact hole 215 is provided.
(F)第2の絶縁膜上にAl,Cr等の導電膜をスパッタ
法、蒸着法等により形成し、所望の形状にパターニング
を施すことで第3の導電体層208とする。この時、第3
の導電層は、マトリックス部では必要な配線パターンと
して形成され、TFTの上部においてはチャネル部に覆う
ように残される。(F) A conductive film of Al, Cr, or the like is formed on the second insulating film by a sputtering method, a vapor deposition method, or the like, and patterned into a desired shape to form the third conductor layer 208. At this time, the third
The conductive layer is formed as a necessary wiring pattern in the matrix part, and is left to cover the channel part in the upper part of the TFT.
[発明の効果] 以上説明したように本発明によれば、光電変換素子の出
力個別電極と共通線との交差部に電位を一定に保つこと
ができる導電体層を設けることにより、個別電極と共通
線との絶縁交差部で形成される浮遊容量を低減でき、容
量成分による信号間のクロストークが減少し微弱な信号
をも扱えS/N比が向上する。[Effect of the Invention] As described above, according to the present invention, by providing a conductor layer capable of keeping a constant electric potential at the intersection of the output individual electrode of the photoelectric conversion element and the common line, The stray capacitance formed at the insulated intersection with the common line can be reduced, crosstalk between signals due to the capacitance component can be reduced, and weak signals can be handled, and the S / N ratio can be improved.
また、同様に、個別電極間および共通線間に電位を一定
に保つことのできる配線を設けることによって各電極間
および各線間の容量を低減でき、信号間のクロストーク
が減少し、微弱な信号が扱えS/N比が向上する。また、
上記配線金属のうち、最上層の金属をTFTの第2ゲート
とすることによりTFTの特性が改善され、またTFT用の特
別の遮光手段も特別に設ける必要がなくなり、上記配線
部分と同一の材料、同一工程で作成されることから、簡
略な工程が実現でき作製時の低コスト化が計れる。Similarly, by providing wiring that can maintain a constant potential between individual electrodes and common lines, the capacitance between each electrode and each line can be reduced, crosstalk between signals can be reduced, and weak signals can be reduced. The S / N ratio is improved. Also,
Of the above wiring metals, by using the uppermost metal as the second gate of the TFT, the characteristics of the TFT are improved, and it is not necessary to provide special light shielding means for the TFT. Since they are manufactured in the same process, a simple process can be realized and the cost at the time of manufacturing can be reduced.
第1図は本発明になる実施例の平面図である。第2図は
第1図のA−A′,B−B′での断面図である。第3図は
第1図で示した光電変換装置の等価回路である。第4図
は、本発明の光電変換装置の製造工程を示す概略模式図
である。第5図はマトリックス配線された光電変換装置
のブロック図を示す。第6図に従来のマトリックス配線
部の平面図を、第7図(a),(b)に第6図でのA−
A′,B−B′断面図を示す。第8図は、光電変換素子、
コンデンサ、配線マトリックスTFT等を同一基板上に一
体的に形成した例であり、第9図は第8図でのA−
A′,B−B′断面図である。 109……光電変換素子部、116……光入射用窓部、111…
…TFT部、112……信号線マトリックス部、115……TFT駆
動用ゲートマトリックス部、117……コンタクトホー
ル、201ガラス基板、202……第一導電体層、203……a
−Si:N膜、204……a−Si:H層、205……n+a−Si:Hドー
ピング層、206……第2導電体層、207……第2絶縁層、
208……第3導電体層、213……素子分離部、214……第
1コンタクトホール、215……第2コンタクトホール、3
01……TFTの第2ゲート、601……基板、602〜605……個
別電極、606……絶縁層、607〜609……共通線、610……
コンタクトホール、901……ガラス基板、902……第1導
電体層、903……a−Si:N膜、904……a−Si:H層、905
……n+a−Si:Hドーピング層、906……第2導電体層、90
7……チャネル部、VSG……センサ部下電極、VR……コン
デンサ下電極、Gi……共通線間のグランドライン、Si…
…共通信号線、VS……光電変換素子バイアス線、VGi…
…iブロック目のゲート線。FIG. 1 is a plan view of an embodiment according to the present invention. FIG. 2 is a sectional view taken along line AA 'and BB' in FIG. FIG. 3 is an equivalent circuit of the photoelectric conversion device shown in FIG. FIG. 4 is a schematic diagram showing a manufacturing process of the photoelectric conversion device of the present invention. FIG. 5 shows a block diagram of a matrix-wiring photoelectric conversion device. FIG. 6 shows a plan view of a conventional matrix wiring part, and FIGS. 7 (a) and 7 (b) show A- in FIG.
A ', BB' sectional drawing is shown. FIG. 8 shows a photoelectric conversion element,
This is an example in which capacitors, wiring matrix TFTs, etc. are integrally formed on the same substrate, and FIG. 9 shows A- in FIG.
It is A ', BB' sectional drawing. 109 ... Photoelectric conversion element section, 116 ... Light incident window section, 111 ...
… TFT section, 112 …… Signal line matrix section, 115 …… TFT driving gate matrix section, 117 …… Contact hole, 201 glass substrate, 202 …… First conductor layer, 203 …… a
-Si: N film, 204 ... a-Si: H layer, 205 ... n + a-Si: H doping layer, 206 ... second conductor layer, 207 ... second insulating layer,
208-third conductor layer, 213-element isolation part, 214-first contact hole, 215-second contact hole, 3
01 …… TFT second gate, 601 …… Substrate, 602-605 …… Individual electrodes, 606 …… Insulation layer, 607-609 …… Common line, 610 ……
Contact hole, 901 ... Glass substrate, 902 ... First conductor layer, 903 ... a-Si: N film, 904 ... a-Si: H layer, 905
...... n + a-Si: H doping layer, 906 …… second conductor layer, 90
7 ...... Channel part, V SG ...... Sensor lower electrode, V R・ ・ ・ Capacitor lower electrode, G i …… Ground line between common lines, S i …
… Common signal line, V S …… Photoelectric conversion element bias line, V Gi …
... Gate line of i-th block.
Claims (2)
配列された複数の光電変換素子と、前記複数の光電変換
素子に接続された複数の薄膜トランジスタと、前記複数
の光電変換素子から前記複数の薄膜トランジスタを介し
て信号を読み出す為の配線部と、を同一基板の表面上に
具備し、 前記薄膜トランジスタは、ソース・ドレイ電極と、非晶
質シリコン層のチャネル部と、該チャネル部の上下に設
けられた第1及び第2のゲート電極と、を有しており、 前記配線部は、第1の導電層と所定の電位の保持される
第2の導電層と第3の導電層とが、該第2の導電層を該
第1の導電層と該第3の導電層との交差部に介在させる
ように、該第1の導電層と該第2の導電層との間に非晶
質シリコン層を介し、該第2の導電層と該第3の導電層
との間に絶縁層を介して互いに積層された光電変換装置
の製造法において、 前記第1のゲート電極と前記第1の導電層とを、同時に
成膜及びパターニングがなされた導電体で形成する第1
の工程と、 前記受光層と前記薄膜トランジスタと前記配線部の非晶
質シリコンを、同時に成膜する第2の工程と 前記ソース・ドレイン電極と前記第2の導電層とを、同
時に成膜及びパターニングがなされた導電体で形成する
第3の工程と、 前記第2のゲート電極と前記第3の導電層とを、同時に
成膜及びパターニングがなされた導電体で形成する第4
の工程と、 を含むことを特徴とする光電変換装置の製造法。1. A plurality of photoelectric conversion elements arranged in a one-dimensional array having an amorphous silicon light-receiving layer, a plurality of thin film transistors connected to the plurality of photoelectric conversion elements, and a plurality of photoelectric conversion elements. A wiring part for reading out a signal through the plurality of thin film transistors is provided on the surface of the same substrate, and the thin film transistor includes a source / drain electrode, a channel part of an amorphous silicon layer, and a channel part of the channel part. A first conductive layer, a first conductive layer, a second conductive layer having a predetermined potential, and a third conductive layer. Between the first conductive layer and the second conductive layer so that the second conductive layer is interposed at the intersection of the first conductive layer and the third conductive layer. Between the second conductive layer and the third conductive layer via the amorphous silicon layer In the production method of the photoelectric conversion device are laminated with each other through an insulating layer, first to form the said first gate electrode and the first conductive layer, simultaneously with the deposition and patterning made conductive body 1
And a second step of simultaneously forming the light receiving layer, the thin film transistor, and amorphous silicon of the wiring portion, and simultaneously forming and patterning the source / drain electrodes and the second conductive layer. And a third step of forming the second gate electrode and the third conductive layer with a conductor that is simultaneously formed and patterned.
The method of manufacturing a photoelectric conversion device, comprising:
稿を証明する為の光源を、該基板の裏面側に設ける工程
を含むことを特徴とする特許請求の範囲第1項記載の光
電変換装置の製造法。2. The method according to claim 1, further comprising the step of providing a light source for certifying a document on the front surface side of the substrate through the substrate on the back surface side of the substrate. Manufacturing method of photoelectric conversion device.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160513A JPH07107931B2 (en) | 1987-06-26 | 1987-06-26 | Photoelectric conversion device manufacturing method |
| EP88110054A EP0296603A3 (en) | 1987-06-26 | 1988-06-23 | Photoelectric converter |
| US08/468,518 US6069393A (en) | 1987-06-26 | 1995-06-06 | Photoelectric converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160513A JPH07107931B2 (en) | 1987-06-26 | 1987-06-26 | Photoelectric conversion device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS645060A JPS645060A (en) | 1989-01-10 |
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Family
ID=15716574
Family Applications (1)
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|---|---|---|---|
| JP62160513A Expired - Fee Related JPH07107931B2 (en) | 1987-06-26 | 1987-06-26 | Photoelectric conversion device manufacturing method |
Country Status (1)
| Country | Link |
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| JP (1) | JPH07107931B2 (en) |
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Family Cites Families (2)
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|---|---|---|---|---|
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-
1987
- 1987-06-26 JP JP62160513A patent/JPH07107931B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645060A (en) | 1989-01-10 |
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