JPH07107933B2 - ポリサイドパタ−ンの形成方法 - Google Patents
ポリサイドパタ−ンの形成方法Info
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- JPH07107933B2 JPH07107933B2 JP62117705A JP11770587A JPH07107933B2 JP H07107933 B2 JPH07107933 B2 JP H07107933B2 JP 62117705 A JP62117705 A JP 62117705A JP 11770587 A JP11770587 A JP 11770587A JP H07107933 B2 JPH07107933 B2 JP H07107933B2
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Description
【発明の詳細な説明】 〔概 要〕 ポリサイド配線の形成に際し、高融点金属シリサイド層
の低抵抗化アニール処理を、高融点金属シリサイド層上
に酸化シリコン層を被着して行うことによって高融点金
属シリサイド層からポリシリコン層内への弗素の拡散を
抑制し、配線下部の絶縁膜の弗素吸蔵による耐圧劣化を
防止する。
の低抵抗化アニール処理を、高融点金属シリサイド層上
に酸化シリコン層を被着して行うことによって高融点金
属シリサイド層からポリシリコン層内への弗素の拡散を
抑制し、配線下部の絶縁膜の弗素吸蔵による耐圧劣化を
防止する。
本発明はポリサイドパターンの形成方法に係り、特に下
部の絶縁膜の耐圧劣化を防止するポリサイドパターンの
形成方法に関する。
部の絶縁膜の耐圧劣化を防止するポリサイドパターンの
形成方法に関する。
高集積化されるMISICにおいては、該高集積化に伴う配
線幅の縮小、配線長の拡大により配線抵抗の増大を招い
ており、特にゲート電極の配線抵抗の増大による動作速
度の低下が問題になっている。
線幅の縮小、配線長の拡大により配線抵抗の増大を招い
ており、特にゲート電極の配線抵抗の増大による動作速
度の低下が問題になっている。
そこで配線抵抗を減少し、動作速度の向上を図る手段と
して従来の多結晶シリコン（ポリSi）ゲート電極に変わ
ってポリSi上に高融点金属シリサイドを積層してなるポ
リサイド構造のゲート電極が用いられるようになってき
ている。
して従来の多結晶シリコン（ポリSi）ゲート電極に変わ
ってポリSi上に高融点金属シリサイドを積層してなるポ
リサイド構造のゲート電極が用いられるようになってき
ている。
このポリサイドゲート電極においては、大きな段差を生
じてその後のプロセス工程の精度を劣化させる要因とな
る電極の高さを減少し、且つ更に配線抵抗を減少せしめ
ることが要望される。
じてその後のプロセス工程の精度を劣化させる要因とな
る電極の高さを減少し、且つ更に配線抵抗を減少せしめ
ることが要望される。
従来ポリサイドゲートを形成する際には、第３図（ａ）
に示すように、Si半導体基板51上に熱酸化によりゲート
酸化膜52を形成し、化学気相成長（CVD）法によりポリS
i層53を形成し、該ポリSi層53に不純物を導入して導電
性を付与した後、該ポリSi層53上にCVD法により例えば
タングステンシリサイド（WSiX）層54を形成し、1000℃
程度のアニール処理を施して上記WSiX層54を低抵抗化
し、しかる後通常のドライエッチング手段により上記WS
iX層54、ポリSi層53を第３図（ｂ）に示すように一括パ
ターニングする方法が用いられていた。
に示すように、Si半導体基板51上に熱酸化によりゲート
酸化膜52を形成し、化学気相成長（CVD）法によりポリS
i層53を形成し、該ポリSi層53に不純物を導入して導電
性を付与した後、該ポリSi層53上にCVD法により例えば
タングステンシリサイド（WSiX）層54を形成し、1000℃
程度のアニール処理を施して上記WSiX層54を低抵抗化
し、しかる後通常のドライエッチング手段により上記WS
iX層54、ポリSi層53を第３図（ｂ）に示すように一括パ
ターニングする方法が用いられていた。
ここで上記WSiX層54の化学気相成長は６弗化タングステ
ン（W6F）とシラン（例えばSiH4）との反応によって行
われるので、成長されたWSiX層54中には、反応の際に生
成した弗素（Ｆ）が1020〜1021cm-3程度の高濃度に含ま
れる。
ン（W6F）とシラン（例えばSiH4）との反応によって行
われるので、成長されたWSiX層54中には、反応の際に生
成した弗素（Ｆ）が1020〜1021cm-3程度の高濃度に含ま
れる。
そのため上記従来方法によると、該WSiX層54を低抵抗化
する高温アニール処理において、WSiX層54に含まれる多
量のＦがポリSi層53内を拡散してその下部のゲート酸化
膜52内に浸入し、ゲート酸化膜52を構成する酸素（O2）
を置換して該ゲート酸化膜52の耐圧が劣化せしめると言
う問題を生じていた。
する高温アニール処理において、WSiX層54に含まれる多
量のＦがポリSi層53内を拡散してその下部のゲート酸化
膜52内に浸入し、ゲート酸化膜52を構成する酸素（O2）
を置換して該ゲート酸化膜52の耐圧が劣化せしめると言
う問題を生じていた。
そこで従来は、ポリSi層53を2000Å以上に厚く形成して
拡散距離を長くすることによって、上記Ｆがゲート酸化
膜52に到達するのを抑制し、これによってゲート酸化膜
52の耐圧劣化防止がなされていたが、この場合、ポリSi
層53が厚く形成される分だけゲート電極の段差が大きく
なって、その後のウエーハプロセスの精度が低下すると
いう問題を生じていた。
拡散距離を長くすることによって、上記Ｆがゲート酸化
膜52に到達するのを抑制し、これによってゲート酸化膜
52の耐圧劣化防止がなされていたが、この場合、ポリSi
層53が厚く形成される分だけゲート電極の段差が大きく
なって、その後のウエーハプロセスの精度が低下すると
いう問題を生じていた。
本発明が解決しようとする問題点は、上記のように従来
の方法によると、例えばポリサイドゲート電極を形成す
る際等に、下部のゲート酸化膜等の絶縁膜の絶縁耐圧の
劣化を生じ易く、これを防止するためにシリサイド層下
部のポリSi層が厚く形成されるので、ゲート電極等のポ
リサイド配線の高さが高くなって、基板表面に形成され
る凹凸段差が大きくなり、その後のウエーハプロセスの
精度が低下していた点である。
の方法によると、例えばポリサイドゲート電極を形成す
る際等に、下部のゲート酸化膜等の絶縁膜の絶縁耐圧の
劣化を生じ易く、これを防止するためにシリサイド層下
部のポリSi層が厚く形成されるので、ゲート電極等のポ
リサイド配線の高さが高くなって、基板表面に形成され
る凹凸段差が大きくなり、その後のウエーハプロセスの
精度が低下していた点である。
上記問題点は、絶縁膜上に多結晶シリコン層を形成する
工程と、該多結晶シリコン層上に化学気相成長法により
高融点金属シリサイド層を形成する工程と、該高融点金
属シリサイド層上に二酸化シリコン層を堆積形成する工
程と、昇温アニール処理により該高融点金属シリサイド
層を低抵抗化する工程と、該二酸化シリコン層、高融点
金属シリサイド層及び多結晶シリコン層を一括パターニ
ングする工程とを有する本発明によるポリサイドパター
ンの形成方法によって解決される。
工程と、該多結晶シリコン層上に化学気相成長法により
高融点金属シリサイド層を形成する工程と、該高融点金
属シリサイド層上に二酸化シリコン層を堆積形成する工
程と、昇温アニール処理により該高融点金属シリサイド
層を低抵抗化する工程と、該二酸化シリコン層、高融点
金属シリサイド層及び多結晶シリコン層を一括パターニ
ングする工程とを有する本発明によるポリサイドパター
ンの形成方法によって解決される。
即ち本発明においては、絶縁膜上に形成されたポリサイ
ド層の上層部を構成する高融点金属層を低抵抗化するに
際して、該高融点金属層上に酸化シリコン（SiO2）層を
堆積した後に高温アニール処理を行うことにより、高融
点金属層に含まれる弗素を、主として該弗素に対して強
い親和力を持った上記SiO2層に吸着させ、これによって
ポリSi層内に拡散する弗素の量を大幅に減少せしめる。
ド層の上層部を構成する高融点金属層を低抵抗化するに
際して、該高融点金属層上に酸化シリコン（SiO2）層を
堆積した後に高温アニール処理を行うことにより、高融
点金属層に含まれる弗素を、主として該弗素に対して強
い親和力を持った上記SiO2層に吸着させ、これによって
ポリSi層内に拡散する弗素の量を大幅に減少せしめる。
従ってポリサイド層を構成するポリSi層の厚みを薄く形
成しても、なお且つ該ポリSi層を介して下部の絶縁膜内
へ浸入する弗素の量は大幅に減少して該絶縁膜の絶縁耐
圧の劣化は防止されるので、配線抵抗の増大を伴わずに
ポリサイド配線の高さを低くして段差を減少せしめるこ
と、或いは段差の増大を伴わずにシリサイド層を更に厚
くして配線抵抗を減少せしめることがそれぞれ可能にな
る。
成しても、なお且つ該ポリSi層を介して下部の絶縁膜内
へ浸入する弗素の量は大幅に減少して該絶縁膜の絶縁耐
圧の劣化は防止されるので、配線抵抗の増大を伴わずに
ポリサイド配線の高さを低くして段差を減少せしめるこ
と、或いは段差の増大を伴わずにシリサイド層を更に厚
くして配線抵抗を減少せしめることがそれぞれ可能にな
る。
以下本発明を、図を参照し実施例により具体的に説明す
る。
る。
第１図（ａ）〜（ｃ）は本発明の方法の一実施例の工程
断面図、第２図は本発明の方法による弗素濃度プロファ
イル図（ａ）及び従来方法による弗素濃度プロファイル
図（ｂ）である。
断面図、第２図は本発明の方法による弗素濃度プロファ
イル図（ａ）及び従来方法による弗素濃度プロファイル
図（ｂ）である。
本発明の方法により例えばシリサイドとしてタングステ
ンシリサイド（WSiX）を用いるポリサイドゲート電極を
有するMOSFETを形成するに際しては、 第１図（ａ）に示すように、所要の導電型を有するSi半
導体基板１上に、通常通り熱酸化法により例えば厚さ20
0〜300Å程度のゲート酸化膜２を形成し、次いで通常の
CVD法により上記ゲート酸化膜２上に厚さ例えば1000Å
程度のポリSi層３を成長させ、次いで該ポリSi層３にイ
オン注入或いはガス拡散により不純物を高濃度に導入し
て該ポリSi層３に導電性を付与する。
ンシリサイド（WSiX）を用いるポリサイドゲート電極を
有するMOSFETを形成するに際しては、 第１図（ａ）に示すように、所要の導電型を有するSi半
導体基板１上に、通常通り熱酸化法により例えば厚さ20
0〜300Å程度のゲート酸化膜２を形成し、次いで通常の
CVD法により上記ゲート酸化膜２上に厚さ例えば1000Å
程度のポリSi層３を成長させ、次いで該ポリSi層３にイ
オン注入或いはガス拡散により不純物を高濃度に導入し
て該ポリSi層３に導電性を付与する。
次いで通常通りW6FとSiH4を反応ガスに用いるCVD法によ
り上記ポリSi層３上に厚さ2000〜2500Å程度のWSiX層４
を成長し、次いで該WSiX層４上にスパッタリング法ある
いはプラズマCVD法等により例えば450℃以下の低温にお
いて厚さ500〜1000Å程度のSiO2膜５を堆積せしめる。
り上記ポリSi層３上に厚さ2000〜2500Å程度のWSiX層４
を成長し、次いで該WSiX層４上にスパッタリング法ある
いはプラズマCVD法等により例えば450℃以下の低温にお
いて厚さ500〜1000Å程度のSiO2膜５を堆積せしめる。
なおこのSiO2膜５の堆積は通常のCVD法等により600〜70
0℃程度の高温で行ってもよいが、この場合WSiX層４の
剥離を伴うので、これを防止するためにSiO2膜５の堆積
前に予めランプ或いは炉による800℃程度のアニール処
理を施すことが望ましい。
0℃程度の高温で行ってもよいが、この場合WSiX層４の
剥離を伴うので、これを防止するためにSiO2膜５の堆積
前に予めランプ或いは炉による800℃程度のアニール処
理を施すことが望ましい。
次いでランプ或いは炉を用いるアニール処理によりWSiX
層４を1000〜1100℃に20〜30分程度加熱し、該WSiX層４
を結晶化して低抵抗化させる。ここでアニール雰囲気と
しては窒素（N2）等の非酸化性ガス雰囲気がより望まし
い。
層４を1000〜1100℃に20〜30分程度加熱し、該WSiX層４
を結晶化して低抵抗化させる。ここでアニール雰囲気と
しては窒素（N2）等の非酸化性ガス雰囲気がより望まし
い。
この1000〜1100℃の高温アニール処理における結晶化に
際して成長時に多量にWSiX層４内に取り込まれたＦはWS
iX層４外に押し出されるが、このＦはＦとの親和力の極
めて強いSiO2膜５中に主として吸収され、親和力に乏し
いポリＳ層３中には殆ど拡散されない。
際して成長時に多量にWSiX層４内に取り込まれたＦはWS
iX層４外に押し出されるが、このＦはＦとの親和力の極
めて強いSiO2膜５中に主として吸収され、親和力に乏し
いポリＳ層３中には殆ど拡散されない。
従ってゲート酸化膜２中には該ポリSi層３を介してＦが
殆ど浸入せず、該ゲート酸化膜を構成する酸素（Ｏ）の
一部がＦに置換されて生ずる該ゲート酸化膜２の耐圧劣
化は防止される。
殆ど浸入せず、該ゲート酸化膜を構成する酸素（Ｏ）の
一部がＦに置換されて生ずる該ゲート酸化膜２の耐圧劣
化は防止される。
上記本発明の方法におけるＦの濃度プロファイルを示し
たのが第２図（ａ）で、第２図（ｂ）に示す従来方法に
おけるＦの濃度プロファイルに比べてその効果は明白で
ある。
たのが第２図（ａ）で、第２図（ｂ）に示す従来方法に
おけるＦの濃度プロファイルに比べてその効果は明白で
ある。
即ち第２図（ａ）に示される本発明の方法においては、
高温アニール処理前の濃度プロファイルA1と高温アニー
ル処理後の濃度プロファイルB1を比較して明らかなよう
に、高温アニール処理によってＦが、WSiX層から主とし
て上部のSiO2膜内に吸収されるので、ポリSi層の厚さを
従来の1/2程度である1000Åに形成したにかかわらず、
ポリSi層の底面に達するＦの濃度は、処理前のプロファ
イルA1におけるポリSi層上面のＦ濃度の1/105以下の濃
度にしか達しない。そしてゲート酸化膜（GOX）内に浸
入するＦの濃度は殆ど無視されるような値になる。
高温アニール処理前の濃度プロファイルA1と高温アニー
ル処理後の濃度プロファイルB1を比較して明らかなよう
に、高温アニール処理によってＦが、WSiX層から主とし
て上部のSiO2膜内に吸収されるので、ポリSi層の厚さを
従来の1/2程度である1000Åに形成したにかかわらず、
ポリSi層の底面に達するＦの濃度は、処理前のプロファ
イルA1におけるポリSi層上面のＦ濃度の1/105以下の濃
度にしか達しない。そしてゲート酸化膜（GOX）内に浸
入するＦの濃度は殆ど無視されるような値になる。
これに対して第２図（ｂ）に示される従来の方法におい
ては、ポリSi層の厚さを上記同様1000Å程度に形成した
際には、高温アニール処理前の濃度プロファイルA2と高
温アニール処理後の濃度プロファイルB2を比較して明ら
かなように、高温アニール処理によってWSiX層中のＦは
濃度が平衡状態になるまでポリSi層内に拡散し、且つ該
ポリSi層を介してゲート酸化膜（GOX）内に多量に浸入
し、該ゲート酸化膜（GOX）内のＦ濃度はWSiX層中のＦ
濃度の1/10〜1/100程度の高濃度となっており、これに
よってゲート絶縁膜の耐圧劣化が生ずることがわかる。
なお第２図（ａ）及び（ｂ）において、SiはSi半導体基
板領域を示している。
ては、ポリSi層の厚さを上記同様1000Å程度に形成した
際には、高温アニール処理前の濃度プロファイルA2と高
温アニール処理後の濃度プロファイルB2を比較して明ら
かなように、高温アニール処理によってWSiX層中のＦは
濃度が平衡状態になるまでポリSi層内に拡散し、且つ該
ポリSi層を介してゲート酸化膜（GOX）内に多量に浸入
し、該ゲート酸化膜（GOX）内のＦ濃度はWSiX層中のＦ
濃度の1/10〜1/100程度の高濃度となっており、これに
よってゲート絶縁膜の耐圧劣化が生ずることがわかる。
なお第２図（ａ）及び（ｂ）において、SiはSi半導体基
板領域を示している。
次いで第１図（ｂ）に示すように、通常のドライエッチ
ング手段によりSiO2膜５、WSiX層４、ポリSi層３を一括
パターニングして、SiO2膜５を上部に有するポリサイド
ゲート電極６を形成し、 次いで第１図（ｃ）に示すように、上記SiO2膜５を除去
した後、通常通り該基板面上に不純物イオン透過用絶縁
膜７を形成し、該ポリサイドゲート電極６をマスクにし
て不純物を導入してソース領域８及びドレイン領域９を
形成する。
ング手段によりSiO2膜５、WSiX層４、ポリSi層３を一括
パターニングして、SiO2膜５を上部に有するポリサイド
ゲート電極６を形成し、 次いで第１図（ｃ）に示すように、上記SiO2膜５を除去
した後、通常通り該基板面上に不純物イオン透過用絶縁
膜７を形成し、該ポリサイドゲート電極６をマスクにし
て不純物を導入してソース領域８及びドレイン領域９を
形成する。
以上本発明の方法をWSiXを用いるポリサイドゲート電極
の形状に適用した例について述べたが、本発明の方法は
Ｆを含んだ反応ガスにより気相成長がなされるモリブデ
ンシリサイド（MoSiX）等の他種高融点金属のシリサイ
ドを用いるポリサイドゲート電極の形成に際しても、勿
論効果的に適用される。
の形状に適用した例について述べたが、本発明の方法は
Ｆを含んだ反応ガスにより気相成長がなされるモリブデ
ンシリサイド（MoSiX）等の他種高融点金属のシリサイ
ドを用いるポリサイドゲート電極の形成に際しても、勿
論効果的に適用される。
また本発明の方法はゲート電極に限らずポリサイド配線
を形成する際にも有効である。
を形成する際にも有効である。
以上説明のように本発明の方法によれば、ポリサイドゲ
ート電極等のポリサイドパターンを形成する際に、ゲー
ト酸化膜等下部の絶縁膜の絶縁耐圧の劣化が防止され
る。
ート電極等のポリサイドパターンを形成する際に、ゲー
ト酸化膜等下部の絶縁膜の絶縁耐圧の劣化が防止され
る。
またポリサイドパターンを構成するポリSi層も薄く形成
できるので該ポリサイドパターンにより基板面に形成さ
れる凹凸段差は縮小され、ウエーハプロセスの精度が向
上する。
できるので該ポリサイドパターンにより基板面に形成さ
れる凹凸段差は縮小され、ウエーハプロセスの精度が向
上する。
従って本発明は、高集積化される半導体ICの等の信頼性
の向上、製造歩留りの向上に有効である。
の向上、製造歩留りの向上に有効である。
第１図（ａ）〜（ｃ）は本発明の方法の一実施例の工程
断面図、 第２図は本発明の方法による弗素濃度プロファイル図
（ａ）及び従来方法による弗素濃度プロファイル図
（ｂ）、 第３図（ａ）〜（ｂ）は従来方法の工程断面図である。 図において、 １はSi半導体基板、 ２はゲート酸化膜、 ３はポリSi層、 ４はWSiX層、 ５はSiO2膜、 ６はポリサイドゲート電極、 ７は不純物イオン透過用絶縁膜、 ８はソース領域、 ９はドレイン領域 を示す。
断面図、 第２図は本発明の方法による弗素濃度プロファイル図
（ａ）及び従来方法による弗素濃度プロファイル図
（ｂ）、 第３図（ａ）〜（ｂ）は従来方法の工程断面図である。 図において、 １はSi半導体基板、 ２はゲート酸化膜、 ３はポリSi層、 ４はWSiX層、 ５はSiO2膜、 ６はポリサイドゲート電極、 ７は不純物イオン透過用絶縁膜、 ８はソース領域、 ９はドレイン領域 を示す。
Claims (1)
- 【請求項１】絶縁膜上に多結晶シリコン層を形成する工
程と、 該多結晶シリコン層上に化学気相成長法により高融点金
属シリサイド層を形成する工程と、 該高融点金属シリサイド層上に二酸化シリコン層を堆積
形成する工程と、 昇温アニール処理により該高融点金属シリサイド層を低
抵抗化する工程と、 該二酸化シリコン層、高融点金属シリサイド層及び多結
晶シリコン層を一括パターニングする工程とを有するこ
とを特徴とするポリサイドパターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117705A JPH07107933B2 (ja) | 1987-05-14 | 1987-05-14 | ポリサイドパタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117705A JPH07107933B2 (ja) | 1987-05-14 | 1987-05-14 | ポリサイドパタ−ンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283064A JPS63283064A (ja) | 1988-11-18 |
| JPH07107933B2 true JPH07107933B2 (ja) | 1995-11-15 |
Family
ID=14718270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117705A Expired - Fee Related JPH07107933B2 (ja) | 1987-05-14 | 1987-05-14 | ポリサイドパタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107933B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3204212B2 (ja) | 1998-05-01 | 2001-09-04 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20000024908A (ko) * | 1998-10-02 | 2000-05-06 | 김영환 | 반도체 장치의 게이트 전극 형성 방법 |
-
1987
- 1987-05-14 JP JP62117705A patent/JPH07107933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283064A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |