JPH07109856B2 - プログラマブル・ロジック・アレイ - Google Patents
プログラマブル・ロジック・アレイInfo
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- JPH07109856B2 JPH07109856B2 JP63200200A JP20020088A JPH07109856B2 JP H07109856 B2 JPH07109856 B2 JP H07109856B2 JP 63200200 A JP63200200 A JP 63200200A JP 20020088 A JP20020088 A JP 20020088A JP H07109856 B2 JPH07109856 B2 JP H07109856B2
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- Japan
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- plane
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- mos transistors
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野〕 本発明は、プログラマブル・ロジック・アレイ、特に制
御クロックを１相で済むようにした高速動作可能なプロ
グラマブル・ロジック・アレイ（PLA）に関するもので
ある。
御クロックを１相で済むようにした高速動作可能なプロ
グラマブル・ロジック・アレイ（PLA）に関するもので
ある。
（従来の技術） 従来のこの種のPLAにおいては、その構成上、積項線お
よび出力線が“L"（低）レベルのときに電源からアース
へと定常電流が流れるので、PLA全体としての電力消費
がかなり大となってしまうのが実情である。
よび出力線が“L"（低）レベルのときに電源からアース
へと定常電流が流れるので、PLA全体としての電力消費
がかなり大となってしまうのが実情である。
すなわち、第５図は周知のPLAの構成を示す。該PLAは電
源VDDに一端が接続されたＰチャンネルMOSトランジスタ
P1〜P5とAND平面およびOR平面を構成する多数のＮチャ
ンネルMOSトランジスタN1〜N8からなっている。前記ト
ランジスタP1〜P5はゲート端子がそれぞれアースされて
いるので、AND平面の積項線l1〜l3およびOR平面の出力
線l4,l5の負荷トランジスタとして働く。したがって、
入力x1,x2にしたがって、AND平面内の各積項線l1〜l3の
レベルが定まり、それがOR平面に伝達され、出力線l4l5
のレベルが定まり出力f1f2が得られる。その際に積項線
l1〜l3と出力線l1l2が“L"レベルの所定期間中、VDDか
らアースへと定常電流が流れてしまう。例えば、一方の
入力x1が“H"（高）レベルの際、トランジスタN1がオン
するため、電源VDDからトランジスタP1を介してN1,N5,N
6の一端のアースへと定常電流が流れてしまう。
源VDDに一端が接続されたＰチャンネルMOSトランジスタ
P1〜P5とAND平面およびOR平面を構成する多数のＮチャ
ンネルMOSトランジスタN1〜N8からなっている。前記ト
ランジスタP1〜P5はゲート端子がそれぞれアースされて
いるので、AND平面の積項線l1〜l3およびOR平面の出力
線l4,l5の負荷トランジスタとして働く。したがって、
入力x1,x2にしたがって、AND平面内の各積項線l1〜l3の
レベルが定まり、それがOR平面に伝達され、出力線l4l5
のレベルが定まり出力f1f2が得られる。その際に積項線
l1〜l3と出力線l1l2が“L"レベルの所定期間中、VDDか
らアースへと定常電流が流れてしまう。例えば、一方の
入力x1が“H"（高）レベルの際、トランジスタN1がオン
するため、電源VDDからトランジスタP1を介してN1,N5,N
6の一端のアースへと定常電流が流れてしまう。
また、第６図（ａ）に示す従来技術による同期式PLAに
おいては、第６図（ｂ）に示すように位相がずれた２つ
のクロックφ１φ２（２相クロック）を用いて積項線61
と出力線62のプリチャージと放電（読み出し）を行なっ
ている。すなわち、φ１＝“L"で積項線61のプリチャー
ジを行ない、φ１＝“H"でその読み出しを行ってから、
φ２＝"L"で出力線62のプリチャージと、次いでφ２＝
“H"でその読出しを行ない出力f1f2を得ている。
おいては、第６図（ｂ）に示すように位相がずれた２つ
のクロックφ１φ２（２相クロック）を用いて積項線61
と出力線62のプリチャージと放電（読み出し）を行なっ
ている。すなわち、φ１＝“L"で積項線61のプリチャー
ジを行ない、φ１＝“H"でその読み出しを行ってから、
φ２＝"L"で出力線62のプリチャージと、次いでφ２＝
“H"でその読出しを行ない出力f1f2を得ている。
（発明が解決しようとする課題） 上記したように第５図に示すPLAにおいては入力数およ
び出力数が大になるにつれて、各定常電流によってPLA
全体の電力消費が大となってしまう問題を生ずる。
び出力数が大になるにつれて、各定常電流によってPLA
全体の電力消費が大となってしまう問題を生ずる。
また第６図（ａ）に示す同期式PLAにおいてはVDDからV
SSへの定常電流通路がないので電力消費は低く抑えられ
る利点があるが、２相クロックが必要であるのでその構
成が複雑となる。（また、２相クロックに位相の重なり
合いを生じると誤動作を生じる）特にマイクロプロセッ
サなどにおいて動作の高速性が要求されるにつれて、ク
ロック周波数は高くなる一方であるが、２相クロックの
重なり合いを回避しながらクロック周期を短かくするの
は技術的に困難さが増大する。
SSへの定常電流通路がないので電力消費は低く抑えられ
る利点があるが、２相クロックが必要であるのでその構
成が複雑となる。（また、２相クロックに位相の重なり
合いを生じると誤動作を生じる）特にマイクロプロセッ
サなどにおいて動作の高速性が要求されるにつれて、ク
ロック周波数は高くなる一方であるが、２相クロックの
重なり合いを回避しながらクロック周期を短かくするの
は技術的に困難さが増大する。
（課題を解決するための手段） 本発明に従うプログラマブル・ロジック・アレイは上記
の問題を解決するためになされたものであり、PLAの全
体的な電力消費を著しく低減すると共に１相クロックを
用いることによって回路構成を複雑化せずに動作の高速
性を図ることを目的としている。
の問題を解決するためになされたものであり、PLAの全
体的な電力消費を著しく低減すると共に１相クロックを
用いることによって回路構成を複雑化せずに動作の高速
性を図ることを目的としている。
本発明においては、１相クロックを用いることによって
クロック周波数を上げて高速化を実現すると共にPLAのA
ND平面およびOR平面内のMOSトランジスタのプリチャー
ジ期間中に定常電流（直流電流）を流さないような構成
にしている。
クロック周波数を上げて高速化を実現すると共にPLAのA
ND平面およびOR平面内のMOSトランジスタのプリチャー
ジ期間中に定常電流（直流電流）を流さないような構成
にしている。
（作用） したがってAND平面内の積項線あるいはOR平面内の出力
線は、プリチャージと放電動作が行なわれるだけで定常
電流が流れないため、PLA全体の電力消費が著しく低減
しうる。
線は、プリチャージと放電動作が行なわれるだけで定常
電流が流れないため、PLA全体の電力消費が著しく低減
しうる。
（実施例） 第１図（ａ）は本発明による１相クロックを用いたPLA
の一実施例の構成を示す。
の一実施例の構成を示す。
同図においてP10〜P14は、ＰチャンネルMOSトランジス
タ（以下PMOSトランジスタと称する）、N11〜N18はＮチ
ャンネルMOSトランジスタ（NMOSトランジスタ）、101〜
104はNORゲート、100および105,106はインバータ、VDD
は電源、Ｔは１相の制御クロックφが入力されるクロッ
ク端子を示す。
タ（以下PMOSトランジスタと称する）、N11〜N18はＮチ
ャンネルMOSトランジスタ（NMOSトランジスタ）、101〜
104はNORゲート、100および105,106はインバータ、VDD
は電源、Ｔは１相の制御クロックφが入力されるクロッ
ク端子を示す。
次に第１図（ａ）のPLAの動作について第１図（ｂ）の
タイミング図を参照して説明する。
タイミング図を参照して説明する。
制御クロックφがＨレベルのとき、NORゲート101〜104
の出力はＬレベルとなるのでAND平面への入力線l4〜l7
に各ゲートが接続された各NMOSトランジスタN11〜N15は
入力x1,X2の状態に関係なくオンされない。一方、制御
クロックφはインバータ100を介して各PMOSトランジス
タP10〜P12のゲートにＬレベルとして与えられるのでP
10〜P12はオンし、積項線l1〜l3を介してN11〜N15はプ
リチャージされる。
の出力はＬレベルとなるのでAND平面への入力線l4〜l7
に各ゲートが接続された各NMOSトランジスタN11〜N15は
入力x1,X2の状態に関係なくオンされない。一方、制御
クロックφはインバータ100を介して各PMOSトランジス
タP10〜P12のゲートにＬレベルとして与えられるのでP
10〜P12はオンし、積項線l1〜l3を介してN11〜N15はプ
リチャージされる。
一方、クロックφのＨレベル状態でP13とP14はオフされ
ており、Ｈレベルにある各積項線l1〜l3を介してOR平面
内のNMOSトランジスタN16〜N18はオンするので出力線l8
とl9はＬレベルとなっている。この場合に、P13とP14は
オフとなっているので上記プリチャージ期間中にはAND
平面およびOR平面において直流電流は流れない。
ており、Ｈレベルにある各積項線l1〜l3を介してOR平面
内のNMOSトランジスタN16〜N18はオンするので出力線l8
とl9はＬレベルとなっている。この場合に、P13とP14は
オフとなっているので上記プリチャージ期間中にはAND
平面およびOR平面において直流電流は流れない。
次に、クロックφがＨレベルからＬレベルになると、入
力x1,x2の内容がNORゲート101〜104を介して線l4〜l7に
与えられる。したがってこの場合、P10〜P12のゲートに
はインバータ100を介してＨレベルが与えられていてオ
フ状態にあるので、AND平面内のN11〜N15は入力x1,x2お
よびその反転論理1,２の内容にしたがってオンまた
はオフされるので、積項線l1〜l3を介して放充電にした
がってＬまたはＨレベルがOR平面に伝達され、N16〜N18
をオンまたはオフさせる。P13とP14はφ＝Ｌレベルでオ
ンするので、例えばN16がオンしていると仮定すると、
電源VDDからの直流電流がN16のソース端子（電極）から
ドレン端子のアースへと流れるので出力線l8にはP13とN
16のオン抵抗の比率で定まるＬレベルの信号が現われ
る。
力x1,x2の内容がNORゲート101〜104を介して線l4〜l7に
与えられる。したがってこの場合、P10〜P12のゲートに
はインバータ100を介してＨレベルが与えられていてオ
フ状態にあるので、AND平面内のN11〜N15は入力x1,x2お
よびその反転論理1,２の内容にしたがってオンまた
はオフされるので、積項線l1〜l3を介して放充電にした
がってＬまたはＨレベルがOR平面に伝達され、N16〜N18
をオンまたはオフさせる。P13とP14はφ＝Ｌレベルでオ
ンするので、例えばN16がオンしていると仮定すると、
電源VDDからの直流電流がN16のソース端子（電極）から
ドレン端子のアースへと流れるので出力線l8にはP13とN
16のオン抵抗の比率で定まるＬレベルの信号が現われ
る。
また、N16とN17がオフである場合には、オフ状態にある
P13を介してそれらは充電され、Ｈレベルとなる。この
ようにしてOR平面内のNMOSトランジスタN16〜N18の状態
にしたがって出力f1,f2がインバータ105,106を介して得
られる。
P13を介してそれらは充電され、Ｈレベルとなる。この
ようにしてOR平面内のNMOSトランジスタN16〜N18の状態
にしたがって出力f1,f2がインバータ105,106を介して得
られる。
第２図は、第１図に示すPLAにおいて入力部分のNORゲー
ト101〜104の配列を変えて新たなインバータ107および1
08を設けた構成にした別の実施例であって、入力x1,x2
および制御クロックφに対する動作は第１図と全く同じ
であるので説明は省略する。
ト101〜104の配列を変えて新たなインバータ107および1
08を設けた構成にした別の実施例であって、入力x1,x2
および制御クロックφに対する動作は第１図と全く同じ
であるので説明は省略する。
第３図（ａ）は本発明によるPLAの第３の実施例を示
す。
す。
この実施例においては、AND平面の電源VDD側にPMOSトラ
ンジスタP10〜P12を設けている点では先の実施例と同じ
であるが、それらの間にNMOSトランジスタ10〜N12を挟
み、それらの一方の端子をアースした構成にして入力
x1,x2側のNORゲートを省略した構成としている。
ンジスタP10〜P12を設けている点では先の実施例と同じ
であるが、それらの間にNMOSトランジスタ10〜N12を挟
み、それらの一方の端子をアースした構成にして入力
x1,x2側のNORゲートを省略した構成としている。
動作については、第３図（ｂ）を参照して説明すると、
まず制御クロックφ＝Ｈレベルのとき、インバータ100
を介してAND平面内のP10〜P12はオンするが、N10〜N12
はオフするので積項線l1〜l3はＨレベルとなりプリチャ
ージされる。
まず制御クロックφ＝Ｈレベルのとき、インバータ100
を介してAND平面内のP10〜P12はオンするが、N10〜N12
はオフするので積項線l1〜l3はＨレベルとなりプリチャ
ージされる。
一方、OR平面内のNMOSトランジスタN18〜N20はＨレベル
にある前記線l1〜l3を介してすべてオンされると共に、
P13とP15がＨレベルにある制御クロックによってオフし
ているため、N18〜N20は放電され、出力線l8およびl9は
Ｌレベルとなる。
にある前記線l1〜l3を介してすべてオンされると共に、
P13とP15がＨレベルにある制御クロックによってオフし
ているため、N18〜N20は放電され、出力線l8およびl9は
Ｌレベルとなる。
一方、制御クロックφがＨレベルからＬレベルに変化す
ると、P10〜P12がオフ、N10〜N12オンするので、AND平
面内のN13〜N16は入力信号x1,x2およびインバータ107,1
08からの反転入力x1,x2にしたがってオンまたはオフ状
態となり、積項線l1〜l3はそれに応じて導通される。
ると、P10〜P12がオフ、N10〜N12オンするので、AND平
面内のN13〜N16は入力信号x1,x2およびインバータ107,1
08からの反転入力x1,x2にしたがってオンまたはオフ状
態となり、積項線l1〜l3はそれに応じて導通される。
前記クロックφがＬレベルになると、P13とP14はオンし
OR平面の出力線l8,l9の負荷として働くので該線l8,l9に
はＬまたはＨレベル信号が出力され、インバータ105お
よび106を介して出力f1,f2が発生される。
OR平面の出力線l8,l9の負荷として働くので該線l8,l9に
はＬまたはＨレベル信号が出力され、インバータ105お
よび106を介して出力f1,f2が発生される。
第４図（ａ）は本発明によるPLAの更に別の実施例を示
す。
す。
同図においてP10〜P14はPMOSトランジスタ、N11〜N21は
NMOSトランジスタ、105〜109はインバータを示す。第４
図（ｂ）を参照してその動作を説明する。
NMOSトランジスタ、105〜109はインバータを示す。第４
図（ｂ）を参照してその動作を説明する。
制御クロックφ＝Ｈレベルで、P10〜P12がオフ、N19〜N
21がオンするので、積項線l1〜l3はＬレベルとなり、OR
平面内のN16〜N18はいずれもオフとなると共に、インバ
ータ109の出力側の線l10はＬレベルとなりP13とP14はオ
ンとなる。したがって出力線l8とl9に接続されたゲート
を有するN16〜N18はプリチャージされる。したがって、
この場合にAND平面およびOR平面内のN11〜N18を介してV
DDからアースへ至る電流通路は構成されない。
21がオンするので、積項線l1〜l3はＬレベルとなり、OR
平面内のN16〜N18はいずれもオフとなると共に、インバ
ータ109の出力側の線l10はＬレベルとなりP13とP14はオ
ンとなる。したがって出力線l8とl9に接続されたゲート
を有するN16〜N18はプリチャージされる。したがって、
この場合にAND平面およびOR平面内のN11〜N18を介してV
DDからアースへ至る電流通路は構成されない。
φ＝Ｈレベルの期間で入力x1,x2が印加されると、イン
バータ107と108の反転出力とで線l4〜l7のレベルとが定
まるので、φがＨ→Ｌレベルへと変化するとN19〜N21が
オフ、P10〜P12がオンとなり、積項線l1〜l3はx1,x2お
よびx1,x2の内容にしたがってＨまたはＬレベル状態に
なる。したがって前記線l1〜l3上のレベルがOR平面に伝
達され、φ＝Ｌレベル期間でオフされているP13とP14に
より出力線l8,l9を介してN16〜N18にプリチャージされ
た電荷の放電あるいは充電が行なわれ、その状態に応じ
てインバータ105および106を介して出力f1,f2がとり出
される。
バータ107と108の反転出力とで線l4〜l7のレベルとが定
まるので、φがＨ→Ｌレベルへと変化するとN19〜N21が
オフ、P10〜P12がオンとなり、積項線l1〜l3はx1,x2お
よびx1,x2の内容にしたがってＨまたはＬレベル状態に
なる。したがって前記線l1〜l3上のレベルがOR平面に伝
達され、φ＝Ｌレベル期間でオフされているP13とP14に
より出力線l8,l9を介してN16〜N18にプリチャージされ
た電荷の放電あるいは充電が行なわれ、その状態に応じ
てインバータ105および106を介して出力f1,f2がとり出
される。
なお、第１図のPLAの実施例をはじめとして、本発明に
よる他の類似の実施例において、OR平面に対する電源V
DDにそのソース電極が接続されたPMOSトランジスタ（第
１図では例えばP13）、OR平面内のNMOSトランジスタ
（第１図では例えばN16）のイオン抵抗の比率で決まる
Ｌレベル信号がOR平面の出力線に現われるようになって
いる。なお該Ｌレベル信号を得るために前者のPMOS抵抗
のオン抵抗を大にする必要があるので、そのゲート幅Ｗ
とゲート長Ｌの比W/Lは、AND平面への電源にそのゲート
が接続されたPMOSトランジスタ（第１図では、例えばP
10）のW/Lよりも小さくなるようにする。
よる他の類似の実施例において、OR平面に対する電源V
DDにそのソース電極が接続されたPMOSトランジスタ（第
１図では例えばP13）、OR平面内のNMOSトランジスタ
（第１図では例えばN16）のイオン抵抗の比率で決まる
Ｌレベル信号がOR平面の出力線に現われるようになって
いる。なお該Ｌレベル信号を得るために前者のPMOS抵抗
のオン抵抗を大にする必要があるので、そのゲート幅Ｗ
とゲート長Ｌの比W/Lは、AND平面への電源にそのゲート
が接続されたPMOSトランジスタ（第１図では、例えばP
10）のW/Lよりも小さくなるようにする。
以上、本発明によるPLAの実施例の説明で明らかなよう
に、本発明においては１相クロックのみを用いているた
めに従来の２相クロックの重り合いを回避するための考
慮が不要である上に、クロック周波数を上げて動作の高
速化を促進できる。またAND平面内の積項線、およびOR
平面内の出力線がプリチャージおよび放電動作を行なう
だけであり、直流電流を流さない構造にしてあるため、
PLA全体の電力消費を低く抑えることができる。さらに
第３図（ａ）および第４図（ａ）に示すように、第２型
式のMOSトランジスタからなる第３群を設けることによ
り、AND平面への入力信号の導入部の構成をより簡単に
することができる。これによりPLA全体の回路構成がさ
らに簡単となり、特に入力数および出力数が大になるに
つれてその効果は顕著となる。
に、本発明においては１相クロックのみを用いているた
めに従来の２相クロックの重り合いを回避するための考
慮が不要である上に、クロック周波数を上げて動作の高
速化を促進できる。またAND平面内の積項線、およびOR
平面内の出力線がプリチャージおよび放電動作を行なう
だけであり、直流電流を流さない構造にしてあるため、
PLA全体の電力消費を低く抑えることができる。さらに
第３図（ａ）および第４図（ａ）に示すように、第２型
式のMOSトランジスタからなる第３群を設けることによ
り、AND平面への入力信号の導入部の構成をより簡単に
することができる。これによりPLA全体の回路構成がさ
らに簡単となり、特に入力数および出力数が大になるに
つれてその効果は顕著となる。
【図面の簡単な説明】 第１図（ａ）は本発明によるPLAの第１の実施例の構
成、 第１図（ｂ）はその動作を説明するタイミング図、 第２図は第１図の一部のみを変更した第２の実施例、 第３図（ａ）は本発明によるPLAの第３の実施例、 第３図（ｂ）はその動作を説明するタイミング図、 第４図（ａ）は本発明によるPLAの第４の実施例、 第４図（ｂ）はその動作を説明するタイミング図、 第５図は従来技術によるPLAの構成図、 第６図（ａ）は従来技術による同期式PLAの構成図、 第６図（ｂ）は第６図（ａ）の動作を説明するタイミン
グ図、をそれぞれ示す。 P10〜P14……PMOSトランジスタ， N11〜N18……NMOSトランジスタ， 100,105,106……インバータ、 101〜104……NORゲート， VDD……電源。
成、 第１図（ｂ）はその動作を説明するタイミング図、 第２図は第１図の一部のみを変更した第２の実施例、 第３図（ａ）は本発明によるPLAの第３の実施例、 第３図（ｂ）はその動作を説明するタイミング図、 第４図（ａ）は本発明によるPLAの第４の実施例、 第４図（ｂ）はその動作を説明するタイミング図、 第５図は従来技術によるPLAの構成図、 第６図（ａ）は従来技術による同期式PLAの構成図、 第６図（ｂ）は第６図（ａ）の動作を説明するタイミン
グ図、をそれぞれ示す。 P10〜P14……PMOSトランジスタ， N11〜N18……NMOSトランジスタ， 100,105,106……インバータ、 101〜104……NORゲート， VDD……電源。
Claims (6)
- 【請求項１】第２型式の複数のMOSトランジスタを含むA
ND平面およびOR平面と、該AND平面用の電源にゲート電
極を除く一端が接続されかつ他端が積項線に接続された
第１群の第１型式の複数のMOSトランジスタと、前記OR
平面用の電源にゲート電極を除く一端が接続されかつ他
端が前記OR平面の出力線に接続された第２群の第１型式
の複数のMOSトランジスタと、前記積項線にゲート電極
を除く一端が接続されかつ他端がアースされた第３群の
第２型式の複数のMOSトランジスタとを有し、前記第１
群および第３群の各MOSトランジスタはゲート電極に一
相の制御クロックが直接供給され、前記第２群の各MOS
トランジスタはゲート電極に前記一相の制御クロックが
反転されて供給されるように構成されていることを特徴
とするプログラマブル・ロジック・アレイ。 - 【請求項２】第２型式の複数のMOSトランジスタを含むA
ND平面およびOR平面と、該AND平面用の電源にゲート電
極を除く一端が接続されかつ他端が積項線に接続された
第１群の第１型式の複数のMOSトランジスタと、前記OR
平面用の電源にゲート電極を除く一端が接続されかつ他
端が前記OR平面の出力線に接続された第２群の第１型式
の複数のMOSトランジスタと、前記AND平面のMOSトラン
ジスタを介して前記積項線にゲート電極を除く一端が接
続されかつ他端がアースされた第３群の第２型式の複数
のMOSトランジスタとを有し、前記第２群の各MOSトラン
ジスタはゲート電極に一相の制御クロツクが直接供給さ
れ、前記第１群および第３群の各MOSトランジスタはゲ
ート電極に前記一相の制御クロックが反転されて供給さ
れるように構成されていることを特徴とするプログラマ
ブル・ロジック・アレイ。 - 【請求項３】前記AND平面の各MOSトランジスタのゲート
電極には、少なくとも２つの入力信号x1、x2が直接ある
いはインバータを介して入力されるように構成されてい
ることを特徴とする請求項１または２に記載のプログラ
マブル・ロジック・アレイ。 - 【請求項４】前記第２群の各MOSトランジスタのゲート
幅Ｗとゲート長Ｌとの比W/Lが前記第１群の各MOSトラン
ジスタのW/L比よりも小さいことを特徴とする請求項１
または２に記載のプログラマブル・ロジック・アレイ。 - 【請求項５】第２型式の複数のMOSトランジスタを含むA
ND平面およびOR平面と、該AND平面用の電源にゲート電
極を除く一端が接続された第１群の第１型式の複数のMO
Sトランジスタおよび前記OR平面用の電源にゲート電極
を除く一端が接続された第２群の第１型式の複数のMOS
トランジスタとを有し、前記第２群の各MOSトランジス
タはゲート電極に一相の制御クロックが直接供給され、
前記第１群の各MOSトランジスタはゲート電極に前記一
相の制御クロックが反転されて供給されるように構成さ
れており、前記第２群の各MOSトランジスタのゲート幅
Ｗとゲート長Ｌとの比W/Lが前記第１群の各MOSトランジ
スタのW/L比よりも小さいことを特徴とするプログラマ
ブル・ロジック・アレイ。 - 【請求項６】前記第１型式の複数のMOSトランジスタは
夫々がＰチャネルMOSトランジスタであり、前記第２型
式の複数のMOSトランジスタは夫々がＮチャネルMOSトラ
ンジスタであることを特徴とする請求項１、２または５
に記載のプログラマブル・ロジック・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200200A JPH07109856B2 (ja) | 1988-08-12 | 1988-08-12 | プログラマブル・ロジック・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200200A JPH07109856B2 (ja) | 1988-08-12 | 1988-08-12 | プログラマブル・ロジック・アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250457A JPH0250457A (ja) | 1990-02-20 |
| JPH07109856B2 true JPH07109856B2 (ja) | 1995-11-22 |
Family
ID=16420466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200200A Expired - Fee Related JPH07109856B2 (ja) | 1988-08-12 | 1988-08-12 | プログラマブル・ロジック・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109856B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601332B2 (ja) * | 1988-09-28 | 1997-04-16 | 富士写真フイルム株式会社 | ハロゲン化銀カラー写真感光材料 |
| JPH04211147A (ja) * | 1990-02-26 | 1992-08-03 | Nec Corp | ダイナミック型論理回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764691A (en) * | 1985-10-15 | 1988-08-16 | American Microsystems, Inc. | CMOS programmable logic array using NOR gates for clocking |
-
1988
- 1988-08-12 JP JP63200200A patent/JPH07109856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250457A (ja) | 1990-02-20 |
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