JPH07109862B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07109862B2 JPH07109862B2 JP63289428A JP28942888A JPH07109862B2 JP H07109862 B2 JPH07109862 B2 JP H07109862B2 JP 63289428 A JP63289428 A JP 63289428A JP 28942888 A JP28942888 A JP 28942888A JP H07109862 B2 JPH07109862 B2 JP H07109862B2
- Authority
- JP
- Japan
- Prior art keywords
- storage electrode
- capacitance
- electrode
- polycrystalline silicon
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に各セルが１個の
MOS型電界効果トランジスタと１個の容量素子とで構成
された半導体記憶装置に関する。
MOS型電界効果トランジスタと１個の容量素子とで構成
された半導体記憶装置に関する。
従来、ダイナミックランダム・アクセス・メモリ（以下
DRAMと記す）には１トランジスタ、１キャパシタ構造の
セルが多く採用されており、かかるDRAMの構造の１種と
してスタックト型のメモリセルがある。
DRAMと記す）には１トランジスタ、１キャパシタ構造の
セルが多く採用されており、かかるDRAMの構造の１種と
してスタックト型のメモリセルがある。
第４図（ａ）〜（ｅ）は従来のスタックト型メモリセル
の製法方法を説明するための断面図である。
の製法方法を説明するための断面図である。
まず、第４図（ａ）に示すように、シリコン記板１にフ
ィールド酸化膜２及びゲート絶縁膜３を形成する。多結
晶シリコンでゲート電極４を形成した後、これをマスク
にしてイオン注入し、ソース・ドレイン領域５を形成す
る。気相成長法（CVD法）により表面に酸化膜を堆積し
た後、異方性エッチングをしてゲート電極４を取り囲む
第１の酸化膜６を形成する。
ィールド酸化膜２及びゲート絶縁膜３を形成する。多結
晶シリコンでゲート電極４を形成した後、これをマスク
にしてイオン注入し、ソース・ドレイン領域５を形成す
る。気相成長法（CVD法）により表面に酸化膜を堆積し
た後、異方性エッチングをしてゲート電極４を取り囲む
第１の酸化膜６を形成する。
次に、第４図（ｂ）に示すように、CVD法により第２の
酸化膜７を堆積し、容量部電極とソース・ドレイン領域
５とが接続する領域にコンタクト用窓をあける。
酸化膜７を堆積し、容量部電極とソース・ドレイン領域
５とが接続する領域にコンタクト用窓をあける。
次に、第４図（ｃ）に示すように、多結晶シリコン層を
堆積し、その上にホトレジスト11のマスクを形成し、多
結晶シリコン層をエッチングすることにより容量蓄積電
極9aを形成する。
堆積し、その上にホトレジスト11のマスクを形成し、多
結晶シリコン層をエッチングすることにより容量蓄積電
極9aを形成する。
次に、第４図（ｄ）に示すように、ホトレジスト11を除
去し、容量蓄積電極9aの表面に容量誘電体膜13を形成す
る。この上に多結晶シリコンの容量対向電極14を形成す
る。
去し、容量蓄積電極9aの表面に容量誘電体膜13を形成す
る。この上に多結晶シリコンの容量対向電極14を形成す
る。
次に、第４図（ｅ）に示すように、CVD法により層間絶
縁膜15を堆積し、ソース・ドレイン領域５とコンタクト
を形成するための窓をあけ、配線16を形成する。
縁膜15を堆積し、ソース・ドレイン領域５とコンタクト
を形成するための窓をあけ、配線16を形成する。
上述した従来のスタックト型のメモリセルでは、キャパ
シタの容量値をかせぐために、ゲート電極４の段差を利
用して、容量蓄積電極9aの表面積を増加させることを行
なっているが、容量蓄積電極9aの多結晶シリコン層の膜
厚は段差上でのエッチングを容易さを考慮して、薄くし
ている。例えば、200nmの多結晶シリコン層を用いる。
シタの容量値をかせぐために、ゲート電極４の段差を利
用して、容量蓄積電極9aの表面積を増加させることを行
なっているが、容量蓄積電極9aの多結晶シリコン層の膜
厚は段差上でのエッチングを容易さを考慮して、薄くし
ている。例えば、200nmの多結晶シリコン層を用いる。
しかしながら、容量蓄積電極9aの膜厚が薄い場合には、
容量蓄積電極9aの側面積が表面積増大に寄与する効果は
小さい。ところで、メモリセルを縮小していく場合に
は、セルの容量蓄積電極9aのパターンも小さくせざるを
得ず、容量蓄積電極9aの上面だけを利用しているだけで
は、十分な容量の面積を確保することができないという
欠点がある。
容量蓄積電極9aの側面積が表面積増大に寄与する効果は
小さい。ところで、メモリセルを縮小していく場合に
は、セルの容量蓄積電極9aのパターンも小さくせざるを
得ず、容量蓄積電極9aの上面だけを利用しているだけで
は、十分な容量の面積を確保することができないという
欠点がある。
本発明は、半導体基板に形成されたMOSトランジスタと
該MOSトランジスタのソースまたはドレインに接続する
容量とを有する半導体記憶装置において、前記ソースま
たはドレインに接続する側の容量蓄積電極の側壁に該容
量蓄積電極に電気接続する導電体膜からなるサイドウォ
ール電極が設けられ、容量誘電体膜が前記容量蓄積電極
の上面および前記サイドウォール電極の表面に設けら
れ、容量対向電極が前記容量誘電体膜を覆って設けられ
ていることを特徴とする。
該MOSトランジスタのソースまたはドレインに接続する
容量とを有する半導体記憶装置において、前記ソースま
たはドレインに接続する側の容量蓄積電極の側壁に該容
量蓄積電極に電気接続する導電体膜からなるサイドウォ
ール電極が設けられ、容量誘電体膜が前記容量蓄積電極
の上面および前記サイドウォール電極の表面に設けら
れ、容量対向電極が前記容量誘電体膜を覆って設けられ
ていることを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の表
面上にフィールド酸化膜２を形成し、次にMOS型半導体
装置のゲート絶縁膜３を形成する。所定の領域に多結晶
シリコンより成るゲート電極４を形成した後、表面を薄
い酸化膜で覆い、イオン注入法によりソース・ドレイン
領域５を形成する。CVD法により表面に酸化膜を成長さ
せた後、CHF3＋O2ガスまたはCF4＋H2ガスを用いたRIE法
によりエッチバックを行ないゲート電極４の上面及び側
壁に第１の酸化膜６を形成する。
面上にフィールド酸化膜２を形成し、次にMOS型半導体
装置のゲート絶縁膜３を形成する。所定の領域に多結晶
シリコンより成るゲート電極４を形成した後、表面を薄
い酸化膜で覆い、イオン注入法によりソース・ドレイン
領域５を形成する。CVD法により表面に酸化膜を成長さ
せた後、CHF3＋O2ガスまたはCF4＋H2ガスを用いたRIE法
によりエッチバックを行ないゲート電極４の上面及び側
壁に第１の酸化膜６を形成する。
次に、第１図（ｂ）に示すように、CVD法で第２の酸化
膜７を形成後、シラノール等のシリカ系塗布液を回転塗
布法で塗布し、焼成して第３の酸化膜８を形成する。容
量蓄積電極とMOSトランジスタのソース・ドレイン領域
５とを接続する為の窓をあけた後、容量蓄積電極の多結
晶シリコン層９をCVD法により0.8μｍの厚さに堆積し、
リンなどの不純物を拡散またはイオン注入してＮ型のド
ープする。この表面に第４の酸化膜10を形成する。この
酸化膜10は、後工程で多結晶シリコンのサイドウォール
を形成する際にエッチングのストッパーとなるものであ
る。
膜７を形成後、シラノール等のシリカ系塗布液を回転塗
布法で塗布し、焼成して第３の酸化膜８を形成する。容
量蓄積電極とMOSトランジスタのソース・ドレイン領域
５とを接続する為の窓をあけた後、容量蓄積電極の多結
晶シリコン層９をCVD法により0.8μｍの厚さに堆積し、
リンなどの不純物を拡散またはイオン注入してＮ型のド
ープする。この表面に第４の酸化膜10を形成する。この
酸化膜10は、後工程で多結晶シリコンのサイドウォール
を形成する際にエッチングのストッパーとなるものであ
る。
次に、第１図（ｃ）に示すように、ホトレジスト11を塗
布後、ホトリソグラフィ法により容量蓄積電極をパター
ニングし、次にRIE法により第４の酸化膜10及び多結晶
シリコン層９のエッチングを行ない、容量蓄積電極9aを
形成する。
布後、ホトリソグラフィ法により容量蓄積電極をパター
ニングし、次にRIE法により第４の酸化膜10及び多結晶
シリコン層９のエッチングを行ない、容量蓄積電極9aを
形成する。
次に、第１図（ｄ）に示すように、ホトレジスト11を剥
離し、次に表面に多結晶シリコン層12を100nmの厚さに
堆積する。そして、リン等の不純物を拡散あるいはイオ
ン注入法にドープさせる。
離し、次に表面に多結晶シリコン層12を100nmの厚さに
堆積する。そして、リン等の不純物を拡散あるいはイオ
ン注入法にドープさせる。
次に、第１図（ｅ）に示すように、RIE法により多結晶
シリコン層12をエッチバックして容量蓄積電極9aの側壁
に多結晶シリコン層から成るサイドウォール12aを形成
する。
シリコン層12をエッチバックして容量蓄積電極9aの側壁
に多結晶シリコン層から成るサイドウォール12aを形成
する。
次に、第１図（ｆ）に示すように、容量誘電体膜13及び
多結晶シリコンより成る容量対向電極14を形成後、層間
絶縁膜15を形成する。次に、ビット線の金属配線及びMO
Sトランジスタのソース・ドレイン領域に接続するため
の窓あけを行ない、アルミニウム又はタングステンシリ
サイドなどで配線16を形成する。
多結晶シリコンより成る容量対向電極14を形成後、層間
絶縁膜15を形成する。次に、ビット線の金属配線及びMO
Sトランジスタのソース・ドレイン領域に接続するため
の窓あけを行ない、アルミニウム又はタングステンシリ
サイドなどで配線16を形成する。
第２図（ａ），（ｂ）は第１図（ｆ）の容量蓄積電極の
表面積の計算例を説明するための平面図及び断面図であ
る。
表面積の計算例を説明するための平面図及び断面図であ
る。
表面積の計算は、容量蓄積電極9aのマスクの寸法を、例
えば１μｍ×４μｍとし、容量蓄積電極9aの高さをｈと
し、さらにサイドウォールによるパターンの太らしは片
側で0.1μｍとして行なうとすると、表面積は、サイド
ウォールのない場合でＳ＝10h＋４（μm2）、サイドウ
ォールを形成した場合にはＳ′＝10.8h＋4.98（μm2）
となる。
えば１μｍ×４μｍとし、容量蓄積電極9aの高さをｈと
し、さらにサイドウォールによるパターンの太らしは片
側で0.1μｍとして行なうとすると、表面積は、サイド
ウォールのない場合でＳ＝10h＋４（μm2）、サイドウ
ォールを形成した場合にはＳ′＝10.8h＋4.98（μm2）
となる。
第３図は容量蓄積電極の高さと表面積との関係を示す相
関図である。
関図である。
横軸に高さｈを取り、表面積Ｓを縦軸に取りグラフを描
くと第３図に示すようになり、サイドウォールがある場
合とない場合で表面積を比較すると、サイドウォール形
成することにより、12〜20％程度表面積を増大させるこ
とができる。又、容量蓄積電極の高さによる効果は、サ
イドウォールがある場合で従来例のｈ＝200nmに対し、
ｈ＝800nmと厚くすることにより、表面積を90％程度増
大させることができる。
くと第３図に示すようになり、サイドウォールがある場
合とない場合で表面積を比較すると、サイドウォール形
成することにより、12〜20％程度表面積を増大させるこ
とができる。又、容量蓄積電極の高さによる効果は、サ
イドウォールがある場合で従来例のｈ＝200nmに対し、
ｈ＝800nmと厚くすることにより、表面積を90％程度増
大させることができる。
上記実施例では、容量蓄積電極及びサイドウォールを多
結晶シリコンで形成したが、タングステン，モリブデ
ン，チタン等の高融点金属で作っても良いことは明らか
である。
結晶シリコンで形成したが、タングステン，モリブデ
ン，チタン等の高融点金属で作っても良いことは明らか
である。
以上説明したように、本発明は、半導体基板上にスイッ
チングトランジスタと容量素子とが形成されたスタック
ト型メモリセルにおいて、多結晶シリコンより成る容量
蓄積電極の厚さを600nm以上と厚くするとともに、容量
蓄積電極の側壁に多結晶シリコンのサイドウォールを形
成することにより、容量蓄積電極の表面積を増大させ、
十分な容量を確保できるという効果がある。
チングトランジスタと容量素子とが形成されたスタック
ト型メモリセルにおいて、多結晶シリコンより成る容量
蓄積電極の厚さを600nm以上と厚くするとともに、容量
蓄積電極の側壁に多結晶シリコンのサイドウォールを形
成することにより、容量蓄積電極の表面積を増大させ、
十分な容量を確保できるという効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ），（ｂ）は第１図（ｆ）の容量蓄積電極の表面積
の計算例を説明するための平面図及び断面図、第３図は
容量蓄積電極の高さと表面積との関係を示す相関図、第
４図（ａ）〜（ｅ）は従来のスタックト型メモリセルの
製造方法を説明するための工程順に示した半導体チップ
断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
ゲート絶縁膜、４……ゲート電極、５……ソース・ドレ
イン領域、６……第１の酸化膜、７……第２の酸化膜、
８……第３の酸化膜、９……多結晶シリコン層、9a……
容量蓄積電極、10……第４の酸化膜、11……ホトレジス
ト、12……多結晶シリコン層、12a……サイドウォー
ル、13……容量誘電体膜、14……容量対向電極、15……
層間絶縁膜、16……配線。
めの工程順に示した半導体チップの断面図、第２図
（ａ），（ｂ）は第１図（ｆ）の容量蓄積電極の表面積
の計算例を説明するための平面図及び断面図、第３図は
容量蓄積電極の高さと表面積との関係を示す相関図、第
４図（ａ）〜（ｅ）は従来のスタックト型メモリセルの
製造方法を説明するための工程順に示した半導体チップ
断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
ゲート絶縁膜、４……ゲート電極、５……ソース・ドレ
イン領域、６……第１の酸化膜、７……第２の酸化膜、
８……第３の酸化膜、９……多結晶シリコン層、9a……
容量蓄積電極、10……第４の酸化膜、11……ホトレジス
ト、12……多結晶シリコン層、12a……サイドウォー
ル、13……容量誘電体膜、14……容量対向電極、15……
層間絶縁膜、16……配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (1)
- 【請求項１】半導体基板に形成されたMOSトランジスタ
と該MOSトランジスタのソースまたはドレインに接続す
る容量とを有する半導体記憶装置において、前記ソース
またはドレインに接続する側の容量蓄積電極の側壁に該
容量蓄積電極に電気接続する導電体膜からなるサイドウ
ォール電極が設けられ、容量誘電体膜が前記容量蓄積電
極の上面および前記サイドウォール電極の表面に設けら
れ、容量対向電極が前記容量誘電体膜を覆って設けられ
ていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289428A JPH07109862B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289428A JPH07109862B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134866A JPH02134866A (ja) | 1990-05-23 |
| JPH07109862B2 true JPH07109862B2 (ja) | 1995-11-22 |
Family
ID=17743118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289428A Expired - Lifetime JPH07109862B2 (ja) | 1988-11-15 | 1988-11-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109862B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3260397B2 (ja) * | 1991-04-25 | 2002-02-25 | 日本電気株式会社 | 凹凸形状を有する多結晶Ｓｉのエッチバック方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734451B2 (ja) * | 1986-09-03 | 1995-04-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2703275B2 (ja) * | 1988-08-22 | 1998-01-26 | 株式会社日立製作所 | 半導体記憶装置 |
-
1988
- 1988-11-15 JP JP63289428A patent/JPH07109862B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134866A (ja) | 1990-05-23 |
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