JPH07109983B2

JPH07109983B2 - パルス遅延回路

Info

Publication number: JPH07109983B2
Application number: JP62183749A
Authority: JP
Inventors: 富士雄槇; 臼木　　直司; 強丸岡; 英夫林; 晃古川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-07-24
Filing date: 1987-07-24
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPS6429013A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタル信号処理回路に応用されるパルス
遅延回路に関するものである。

（従来の技術）第３図に従来のパルス遅延回路を示す。同図において、
31,32,33,34はディレイ型フリップフロップ（以下、DFF
と略す）で、DFFがｎ個あることを示している。35はパ
ルス遅延回路の入力端子、36はクロック入力端子であ
り、37はパルス遅延回路の出力端子である。

第４図は、従来のパルス遅延回路に使用されるDFFの動
作を説明するための図である。同図において、φ₁,D₁,Q
₁は第３図におけるDFFを例としたものである。第４図に
おいて、φ₁はクロック、D₁はDFFの入力、Q₁はDFFの出
力である。DFFはクロックφ₁が高電位（以下、“H"と略
す）のタイミングでD₁の状態を内部に入力し、クロック
φ₁が低電位（以下、“L"と略す）に変化したときに、
出力Q₁にDFF内部の情報を出力する。従って、第４図に
おいて、D₁が“L"→“H"→“L"と変化すると、出力Q₁は
図示されているように、クロックφ₁に同期して“L"→
“H"→“L"と変化する。

第５図は、従来のパルス遅延回路の動作波形で、φ₁〜
φ_n,D₁,Q₁,Q₂,Q_n-1,Q_nは第３図のφ₁〜φ_n,D₁,Q₁,Q₂,Q
_n-1,Q_nに各々対応している。

第５図のクロックφ₁〜φ_nに示した（１），（２），
（ｎ−１），（ｎ）はクロックパルスの番号で、（１）
はDFFの出力Q₁が“L"から“H"に変化するタイミング
で、（２）はDFFの出力Q₂が“L"から“H"に変化するタ
イミングで、（ｎ−１）はDFFの出力Q_n-1が“L"から
“H"に変化するタイミングで、（ｎ）はDFFの出力Q_nが
“L"から“H"に変化するタイミングである。

第５図において、DFFはクロックφ₁が“H"状態のタイミ
ングでD₁の状態をDFFに入力し、クロックφ₁が“L"状態
のタイミングでDFF内部の情報をQ₁に出力する。

第３図に示した従来のパルス遅延回路において、Q₁とD₂
が接続され、以下同様にQ_n-1とD_nが接続されているた
め、第５図に示したように、DFFの出力Q_nはＱ出力が
“L"から“H"に変化したのち、クロックパルスのｎ−１
パルス後に“L"から“H"に変化することになる。すなわ
ち、第３図に示した従来のパルス遅延回路において、た
とえばｎ＝10の場合は、第５図においてもｎ＝10となる
ため、Q₁が“L"から“H"に変化後、クロックパルスでｎ
−１＝９パルス後にQ_n(Q₁₀)の出力が“L"から“H"に変
化する。

以上説明したように、第３図に示した従来のパルス遅延
回路は、遅延回路の段数をｎとし、クロックパルスの周
期をＴとすると、ほぼｄ＝ｎ×Ｔだけ入力信号を遅延す
ることができる。ここで、ｄは遅延時間を示す。

次に、第３図に示した従来のパルス遅延回路の遅延後の
パルス幅精度について説明する。

第６図は、従来のパルス遅延回路の問題点を説明するた
めに動作波形を示したもので、φ₁は第３図に示した従
来のパルス遅延回路のクロックを示し、D₁はDFFの入力
で、Q₁はD₁の入力に対応したDFFの出力を示す。第６図
において、Ｄ′₁は第３図に示した従来のパルス遅延回
路のDFF入力を示し、Ｑ′₁はＤ′₁の入力に対応したDFF
の出力を示す。第６図において、DFF入力D₁およびＤ′₁
は同じパルス長ｔである。DFFの入力信号が同一パルス
幅の場合でも、クロックパルスφ₁との位相関係が変化
することにより、DFFの出力信号幅が変化することがわ
かる。すなわち、第３図に示した従来のパルス遅延回路
において、遅延後のパルス幅の精度を上げるためには、
パルス幅に対してクロックパルスの幅を充分短くする必
要がある。すなわち、第６図に示すように、DFFの出力Q
₁およびＱ′₁は、クロックパルスの１周期期間の誤差を
発生した場合、入力パルス幅をt,クロック周期をφ，遅
延後のパルス幅をt₁とすると、ｔ−φ≦t₁≦ｔ＋φの関
係になる。たとえば、遅延後のパルス幅誤差を入力パル
ス幅の１％以下にする場合、クロックパルス周期は、遅
延されるパルス幅の100分の１以下にしなければならな
い。

すなわち、従来のパルス遅延回路で誤差をなくするため
には、遅延されるパルス幅に対して、クロックパルス周
期は充分短くなければならない。

次に、第３図に示した従来のパルス遅延回路の問題点に
ついて説明する。従来のパルス遅延回路において、遅延
時間がパルス幅に比較して長い場合、たとえばパルス幅
をｔとし、遅延時間をｄとし、ｄ＝2tの場合について考
える。上記のように、たとえば遅延後のパルス幅の精度
を１％以下にするためには、クロックパルスの周波数は
パルス幅の100倍以上必要となり、遅延時間ｄがパルス
幅の２倍であるから、DFFは200段以上必要となる。すな
わち、遅延時間がパルス幅の２倍の場合でも、第３図に
おいて、ｎ＝200となり、DFFの数は非常に多くなる。

（発明が解決しようとする問題点）上記説明のとおり、従来のパルス遅延回路は、遅延後の
パルス幅精度を上げるためには、クロックパルスの周期
を遅延するパルスのパルス幅より充分に短くする必要が
ある。しかし、従来のパルス遅延回路では、遅延される
パルス幅に比較して遅延時間が長い場合に、DFFの段数
を非常に多くする必要があり、回路規模が大きくなる欠
点があった。

本発明の目的は、従来の欠点を解消し、遅延後のパルス
幅の精度と遅延回路の規模を改善し、遅延時間の精度が
良く、小規模なパルス遅延回路を提供することである。

（問題点を解決するための手段）本発明は、第１のカウンタと第２のカウンタとを有し、
第１のカウンタの出力と第２のカウンタの出力とが出力
用フリップフロップ回路の入力に接続され、第１のカウ
ンタの出力は第１のフリップフロップ回路の入力に接続
されると共に、第２のカウンタの出力は第２のフリップ
フロップ回路の入力に接続され、パルス入力端子は立上
がり検出ロジック回路の入力と立下がり検出ロジック回
路の入力とに接続され、立上がり検出ロジック回路の出
力はインバータを経て第１のカウンタの出力と共に第１
のフリップフロップ回路の入力となり、第１のフリップ
フロップ回路の出力は立上がり検出ロジック回路の出力
と合成された上、第１のカウンタのリセット入力に接続
され、立下がり検出ロジック回路の出力はインバータを
経て第２のカウンタの出力と共に第２のフリップフロッ
プ回路の入力となり、第２のフリップフロップ回路の出
力は立下がり検出ロジック回路の出力と合成された上、
第２のカウンタのリセット入力に接続され、且つ、第１
のカウンタと第２のカウンタとのクロック入力端子が共
通接続されたものである。

（作用）本発明のパルス遅延回路は、従来のパルス遅延回路と異
なり、２つのカウンタを使用し、第１のカウンタでは遅
延パルスの立上がりをカウント開始のタイミングとし、
第２のカウンタでは遅延パルスの立下がりをカウント開
始のタイミングとして、遅延パルスの立上がりと立下が
りのタイミングを２つのカウンタで、しかも同一クロッ
クを使用することによって別々に伝送し、２つのカウン
タの出力をフリップフロップ回路によってロジック処理
を行い、さらに２つのカウンタの出力状態の変化をフリ
ップフロップ回路によってロジック処理を行い、各々の
カウンタのリセット信号と合成する構成のパルス遅延回
路である。

（実施例）本発明の一実施例を第１図および第２図に基づいて説明
する。

第１図は、本発明のパルス遅延回路を示す。同図におい
て、１は第１のカウンタで、R_Aはリセット入力、φ_Aは
クロック入力、Q_Aは出力、２は第２カウンタで、R_Bはリ
セット入力、φ_Bはクロック入力、Q_Bは出力である。3,
4,5,6,7,8はNORゲートであり、NORゲート３と4,NORゲー
ト５と6,NORゲート７と８の各組により、それぞれフリ
ップフロップ回路を構成している。9,10はORゲートで、
２つの入力の論理和を出力する。11,12はANDゲートで、
２つの入力の論理積を出力する。13,14,15,16,17,18,19
はインバータで、入力の反転論理を出力する。20はパル
ス入力端子で、遅延前のパルスが入力される。21は本発
明のパルス遅延回路の出力端子であり、入力端子20に入
力されたパルスが遅延されて出力される。22はクロック
入力端子であり、第１カウンタのクロック入力φ_Aおよ
び第２カウンタのクロック入力φ_Bに接続されている。

第２図は、本発明のパルス遅延回路の動作波形を示す。
同図において、φ_A，φ_Bは第１図における第１カウンタ
および第２カウンタのクロックパルスであり、第１カウ
ンタおよび第２カウンタは、クロックパルスφ_Aおよび
φ_Bのパルス数をカウントし、カウンタのカウント数が
規定値になると、Q_AおよびQ_Bは“L"状態から“H"状態に
変化する。

第２図において、ａは入力パルスで、第１図における入
力端子20に入力される。第２図において、ｂは第１図に
おけるインバータ13の出力波形で、入力端子20の反転波
形で、しかも伝達時間遅れがあるために、わずかに遅れ
ている。第２図において、ｃは第１図におけるANDゲー
ト11の出力波形であり、ANDゲート11の出力は、インバ
ータ13の出力と入力端子20の論理積である。

第２図において、ｄは第１図におけるインバータ15の出
力波形である。ｄは第１図における入力端子20と同一極
性で、しかもインバータ14,15による伝達時間遅れを持
つ波形となる。

第２図において、ｅは第１図におけるANDゲート12の出
力波形である。また、ｅとｂとｄの論理積である。

第２図において、f,g,h,iは第１図における第１カウン
タ出力Q_A，第２カウンタ出力Q_B,NORゲート６の出力,NOR
ゲート８の出力波形を各々示している。

次に、第１図に示した本発明のパルス遅延回路の動作に
ついて説明する。同図において、入力端子20に入力され
たパルスは、ANDゲート11およびインバータ13によっ
て、第２図のｃに示すように、入力パルスの立上がりの
タイミングで“H"状態になり、ｃが“H"の期間は、第１
図におけるインバータ13の信号伝達時間に相当している
ため、第２図におけるクロック入力φ_A，φ_Bの周期に比
較して十分短い。同様に、第１図におけるANDゲート12
の出力は、第２図のｅに示すように、入力パルスの立下
がりのタイミングで“H"状態になり、ｅが“H"の期間
は、クロックφ_A，φ_Bの周期に比較して充分短い。

第１図において、ANDゲート11の出力が“H"になると、O
Rゲート９の出力も“H"となり、第１カウンタはリセッ
トされ、カウントゼロの状態になり、出力Q_Aは“L"にな
る。ANDゲート11の出力が、入力端子20に入力されるパ
ルスの立下がり付近のタイミングで、“L"→“H"→“L"
と変化するため、インバータ17の出力も、ANDゲート11
の出力よりインバータ16とインバータ17の伝達時間だけ
遅れて、“L"→“H"→“L"と変化する。ここで、NORゲ
ート5,6が構成しているフリップフロップ回路の動作に
ついて説明する。NORゲート５の入力は、NORゲート６の
出力と第１カウンタの出力Q_Aであり、NORゲート６の入
力はNORゲート５の出力とインバータ17の出力であるか
ら、第１カウンタの出力Q_Aが“L"になり、次に、インバ
ータ17の出力が“L"→“H"→“L"と変化するため、NOR
ゲート６の出力は“L"になる。第１カウンタ出力Q_Aが
“L"で、インバータ17の出力が“L"の場合には、NORゲ
ート5,6の出力は変化せず、インバータ17の出力が“L"
で第１カウンタの出力Q_Aが“H"になると、NORゲート６
の出力は“H"になる。入力端子20に入力されるパルスの
立上がりのタイミングで、ANDゲート11の出力が“L"→
“H"→“L"と変化するために、ORゲート９の出力も“L"
→“H"→“L"となり、第１カウンタのリセット端子R_Aが
いったんリセットされたのちに、クロック入力φ_Aに入
力されるとクロックによって、第１カウンタはカウント
を開始する。第１カウンタがカウントを終了すると、出
力Q_Aが“H"となるため、NORゲート６の出力は“H"とな
る。このとき、インバータ17の出力は“L"である。すな
わち、第１カウンタは、カウント終了後NORゲート６の
出力が“H"になるために、リセット入力R_Aが“H"となり
リセットされ、出力Q_Aは“L"→“H"→“L"となる。NOR
ゲート3,4は、NORゲート5,6と同様にフリップフロップ
回路を構成しているために、NORゲート４の出力は第１
カウンタがカウント終了すると同時に“H"となり、第２
カウンタの出力Q_Bからの信号がくるまで、この状態を保
持する。第２図のｃは“H"の期間が３箇所あり、中央の
“H"の信号が、第１図における第１カウンタのカウント
終了時の変化を示している。

次に、第１図におけるANDゲート12の出力は、入力端子2
0に入力される入力パルスの立下がりのタイミンで、
“L"→“H"→“L"と変化するため、第２カウンタは入力
パルスの立下がりのタイミングでいったんリセットさ
れ、カウントゼロの状態になってからカウントを開始す
る。第２カウンタがカウント開始前にリセットされる
と、出力Q_Bは“L"になり、次に、インバータ19の出力が
“L"→“H"→“L"と変化するために、NORゲート８の出
力は“L"となる。第２カウンタがカウントを終了し、出
力Q_Bが“H"になると、NORゲート４の出力は“L"になり
（このとき、第１カウンタの出力Q_Aは“L"である）、イ
ンバータ19の出力が“L"であるから、NORゲート８の出
力は“H"になり、ORゲート10の出力が“H"になり、第２
カウンタはリセットされる。従って、第２カウンタがカ
ウントを終了すると、出力Q_Bは“L"→“H"→“L"と変化
する。

第２図において、ｃが“H"の期間が３箇所あり、中央の
“H"の信号が、第１図におけるカウンタのカウント終了
時の変化を示している。従って、第１図における出力端
子21には、第２図のｊに示すように、入力端子20に入力
される入力パルスと等しいパルス幅ｔを持ち、遅延され
たパルス波形が得られる。すなわち、第１図に示した本
発明のパルス遅延回路は、第１カウンタが入力パルスの
立上がりのタイミングを遅延し、第２カウンタが入力パ
ルスの立下がりのタイミングを遅延し、NORゲート3,4は
２つのカウンタ出力から入力パルスを再生している。

第１図に示した本発明のパルス遅延回路の遅延後のパル
ス幅精度は、クロック端子φ_Aおよびφ_Bに入力されるク
ロックの１周期が誤差の要素となる。従って、出力端子
21に出力されるパルス幅をt₀，入力パルス幅をt,クロッ
ク周期をｔ_φとすると、ｔ−ｔ_φ≦t₀≦ｔ＋ｔ_φの大き
さになる。

次に、本発明のパルス遅延回路の遅延時間が長い場合に
ついて考える。本発明のパルス遅延回路はカウンタを用
いているので、カウンタを構成しているフリップフロッ
プ回路の段数が少ない場合でも、大きなカウント数を得
ることができる。従って、遅延時間が長い場合にも、従
来のパルス遅延回路のように、非常に多くのフリップフ
ロップ回路を必要とする問題がなく、従来のパルス遅延
回路と同じ遅延パルス幅精度が得られる。

（発明の効果）本発明によれば、パルス遅延回路は遅延時間が遅延パル
ス幅に比較して長い場合にも、小規模で、しかも精度の
良いパルス遅延回路が得られ、その実用上の効果は大で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例によるパルス遅延回路、第２
図は本発明のパルス遅延回路の動作波形図、第３図は従
来のパルス遅延回路、第４図は従来のパルス遅延回路に
使用されるディレイ型フリップフロップ回路の動作波形
図、第５図は従来のパルス遅延回路の動作波形図、第６
図は従来のパルス遅延回路の問題点を説明する波形図で
ある。 1,2……カウンタ、3,4,5,6,7,8……NORゲート、9,10…
…ORゲート、11,12……ANDゲート、13,14,15,16,17,18,
19……インバータ、20……パルス入力端子、21……出力
端子、22……クロック入力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者林英夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者古川晃大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１のカウンタと第２のカウンタとを有
し、前記第１のカウンタの出力と前記第２のカウンタの
出力とが出力用フリップフロップ回路の入力に接続さ
れ、前記第１のカウンタの出力は第１のフリップフロッ
プ回路の入力に接続されると共に、前記第２のカウンタ
の出力は第２のフリップフロップ回路の入力に接続さ
れ、パルス入力端子は立上がり検出ロジック回路の入力
と立下がり検出ロジック回路の入力とに接続され、前記
立上がり検出ロジック回路の出力はインバータを経て前
記第１のカウンタの出力と共に前記第１のフリップフロ
ップ回路の入力となり、前記第１のフリップフロップ回
路の出力は前記立上がり検出ロジック回路の出力と合成
された上、前記第１のカウンタのリセット入力に接続さ
れ、前記立下がり検出ロジック回路の出力はインバータ
を経て前記第２のカウンタの出力と共に前記第２のフリ
ップフロップ回路の入力となり、前記第２のフリップフ
ロップ回路の出力は前記立下がり検出ロジック回路の出
力と合成された上、前記第２のカウンタのリセット入力
に接続され、且つ、前記第１のカウンタと前記第２のカ
ウンタとのクロック入力端子が共通接続されたことを特
徴とするパルス遅延回路。