JPH07111253A - シリサイド形成方法および半導体装置の製造方法 - Google Patents

シリサイド形成方法および半導体装置の製造方法

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JPH07111253A
JPH07111253A JP6039457A JP3945794A JPH07111253A JP H07111253 A JPH07111253 A JP H07111253A JP 6039457 A JP6039457 A JP 6039457A JP 3945794 A JP3945794 A JP 3945794A JP H07111253 A JPH07111253 A JP H07111253A
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film
forming
silicide
semiconductor device
reaction chamber
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Takeshi Suwa
剛 諏訪
Osamu Kasahara
修 笠原
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 ポリシリコン膜上に平滑で組成の均一なＷＳ
ｉ2 膜を形成する。 【構成】 ＷＦ6 とＳｉＨ2 Ｃｌ2 の反応ガスにより、
第１ステップ，清浄化ステップ，第２ステップによりＷ
Ｓｉ2 膜を形成する。加熱温度，キャリヤガスおよびＳ
ｉＨ2 Ｃｌ2 の供給量は第１・第２ステップで同じとす
る。第１ステップでは、反応室１内の圧力を９５０ｍTo
rrに設定し、ＳｉＨ2 Ｃｌ2 を流した後ＷＦ6 を供給し
て初期核形成（極薄膜）を行なう。圧力が高いことか
ら、ＷＳｉ2はウエハ１２の表面から離れた位置で形成
されてウエハ１２の表面のポリシリコン膜上に降り積も
り、下地の物質の影響を受けず平坦かつ組成が均一とな
る。清浄化ステップでは前記極薄膜の表面を清浄にす
る。第２ステップでは、１５０ｍTorrとし、ＷＳｉ2 膜
を厚くするだけなので、平坦なＷＳｉ2 膜が形成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は化学気相成長（ＣＶＤ）
法によってシリサイド膜を形成するシリサイド形成方法
及びその形成方法を用いた半導体装置の製造方法に関
し、特にポリシリコン膜上にタングステンシリサイド膜
を形成するのに適用して有効な技術に関する。
【０００２】
【従来の技術】ＩＣ（集積回路装置），ＬＳＩ（大規模
集積回路装置）等半導体装置は、高機能・高速化に伴っ
て配線はより微細化するとともに低抵抗化が図られてい
る。たとえば、株式会社プレスジャーナル発行「月刊セ
ミコンダクター ワールド（Semiconductor World ）」
1985年９月号、同年８月15日発行、Ｐ83〜Ｐ87には、Ｃ
ＶＤ法について記載されている。
【０００３】工業調査会発行「電子材料」1989年３月
号、同年３月１日発行、Ｐ53〜Ｐ56には「枚葉式メタル
ＣＶＤ装置」について記載されている。この文献には、
ジクロルシラン（ＳｉＨ2Ｃｌ2）と六フッ化タングステ
ン（ＷＦ6）を用いてＷＳｉ（タングステンシリサイ
ド）を形成するプロセスが開示されている。また、この
文献には、「タングステンシリサイドプロセスでは，５
００℃まで温度とともに成長速度は急速に増加し，この
温度を越えるとわずかしか増加しない。したがって高ス
ループット，良好な均一性，良好な再現性のためには，
５００℃以上で成膜することが望ましい。５００℃以下
では表面反応が成長速度をコントロールするが，５００
℃以上では拡散反応が成長速度をコントロールする。拡
散反応状態では，成長速度は全圧と無関係であり，全ガ
ス流量の平方根に比例し，ＷＦ6のモル比に比例する。
膜中のＳｉ／Ｗ組成比は温度，圧力，ＳｉＨ2Ｃｌ2：Ｗ
Ｆ6の比の増加によって増えるが，全ガス流量を増加さ
せると逆に減る。Ｓｉ：Ｗ組成比は比抵抗と測定したシ
ート抵抗とに相関がある。」旨記載されている。また、
この文献によるＣＶＤ装置は、自然酸化膜への対策処理
（α−Ｓｉ）としての第１ステップ、ニュークリエーシ
ョン（ＷＳｉx ）としての第２ステップ、デポジション
（ＷＳｉx ）としての第３ステップによってＷＳｉx を
形成すること、デポジション条件としては、成膜温度は
４５０〜６５０℃、圧力は１５０ｍTorr以下、ＳｉＨ2
Ｃｌ2／ＷＦ6の比は３２であることが記載されている。
【０００４】一方、半導体装置として、揮発型の半導体
記憶装置であるＤＲＡＭ（DynamicRandom Access Memor
y）が知られている。ＤＲＡＭの記憶素子であるメモリ
セルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との直列回路で構成されている。ＤＲＡＭの技術分
野においては高集積化が推し進められており、メモリセ
ルは年々縮小されてきている。高集積化されたメモリセ
ルにおいては、微小平面にメモリセル選択用ＭＩＳＦＥ
Ｔと情報蓄積用容量素子とを形成しなければならない
が、その場合にも動作速度が低下することを防止すめる
ために、各素子を接続する内部配線を低抵抗化する必要
がある。
【０００５】また、半導体装置として、超高速パイポー
ラＬＳＩが知られている。超高速パイポーラＬＳＩにつ
いては、工業調査会発行「電子材料」1985年１月号、同
年１月１日発行Ｐ49〜Ｐ55に記載されている。この文献
には、ＳＳＴ（Super Self-align Process Technology)
によるｎｐｎトランジスタおよび製造工程が図解されて
いる。ｎｐｎトランジスタの製造においては、同文献を
引用すると、「１回のホトエッチング工程のみでトラン
ジスタの最も重要な部分であるベース，エミッタ両領域
とベースｐ＋ポリシリコン電極部，エミッタコンタクト
部をすべて形成することができる。このため、従来のプ
レーナ構造におけるホトマスク相互（４枚）の位置合せ
誤差を設計上組みこむ必要がなく，微細なトランジスタ
を容易に制御性良く作ることができる。したがって、コ
レクタ・ベース接合容量，ベース抵抗などのトランジス
タの高速動作を妨害する寄生容量，寄生抵抗が小さくな
り，トランジスタは高速となる。また，エミッタおよび
ベース電極はポリシリコンで形成されており，しかもこ
れを不純物源としてエミッタ領域，ベース補償領域を形
成しているため，信頼性の高い浅い接合を形成すること
ができ，遮断周波数ｆT を高くすることができる。試作
ｎｐｎトランジスタの断面のＳＥＭによる観察結果を写
真１に示す。エミッタ幅０．３５μｍ，ベースコンタク
ト幅０．３５μｍ，エミッタとベースコンタクトとの距
離０．３μｍとquarter micron に近い寸法を通常の光
露光技術を用いて，容易に制御性良く実現している。ベ
ース領域の幅はダブルベースで約１．７〜１．８μｍで
あり，従来のプレーナ構造のエミッタ幅程度と極めて小
さい。」旨記載されている。
【０００６】
【発明が解決しようとする課題】より微細化，複雑化し
た半導体装置（半導体デバイス）を製造するためには、
微細化された配線の抵抗値を低減させることが重要な課
題となっている。このため、ゲート電極の配線材料とし
て、前記文献にも記載されているように、不純物含有ポ
リシリコン膜上にシリサイド膜を形成した２層膜構造
（ポリサイド構造）を用いることが一般的になってお
り、これによって配線抵抗値は大幅に低くなっている。
タングステンシリサイド（ＷＳｉ2）を形成する方法と
しては、前記文献にも記載されているように、ＣＶＤ法
が採用されている。従来のＷＳｉ2の形成においては、
一定圧力（１５０ｍTorr以下）下で形成されている。
【０００７】ところで、本出願人においては、ＤＲＡＭ
のゲート電極及び配線として不純物を含有するポリシリ
コン膜上にタングステンシリサイド（ＷＳｉ2）を形成
して低抵抗の配線（電極）を形成しているが、本発明者
は従来のＣＶＤ法によって、ポリシリコン膜上に一定圧
力下（１５０ｍTorr）でＷＳｉ2を形成した場合、ＷＳ
ｉ2の組成がポリシリコン膜の界面近傍に均一となって
いないことを見い出した。すなわち、ポリシリコン膜と
の界面近傍にて、ＷＳｉ2のシリコンの成分比が低下し
て均一な組成となっていない。このような組成の不均一
は、後の工程でエッチングを行なう際にエッチングの進
行速度の不均一の原因となり、これによってエッチング
残りが生じる等のエッチング特性が低下し素子製造上好
ましくない。
【０００８】また、本出願人においては、ｐ＋不純物を
含有するポリシリコン膜（ｐ＋ポリシリコン膜）上にも
同等の膜形成を行なう必要性が生じた。そこで、本発明
者は従来のＣＶＤ法によって、ｐ＋ポリシリコン膜上に
一定圧力下（１５０ｍTorr）でＷＳｉ2を形成した。し
かし、ｐ＋ポリシリコン膜にＷＳｉ2を形成した場合、
ＷＳｉ2の表面に凹凸が発生することが判明した。すな
わち、図７に示すように、ｎ＋ポリシリコン膜１および
ｐ＋ポリシリコン膜２上にＷＳｉ2膜３を形成した場
合、ｎ＋ポリシリコン膜１上のＷＳｉ2膜３の表面は平
滑になるが、ｐ＋ポリシリコン膜２上のＷＳｉ2膜３表
面は粒径化した凹凸面４となってしまう。この凹凸面化
は、たとえばＷＳｉ2膜３のパターニングの際の微細エ
ッチングが良好に行えなくなる原因となる等素子製造上
好ましくない。
【０００９】本発明の目的は、ポリシリコン膜上に組成
が均一なタングステンシリサイド膜を形成できる技術を
提供することにある。
【００１０】本発明の他の目的は、ｐ＋ポリシリコン膜
上にも表面が平滑となるタングステンシリサイド膜を形
成できる技術を提供することにある。本発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面からあきらかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明においては、半導
体装置製造におけるポリシリコン膜上にタングステンシ
リサイド膜を形成する方法において、タングステンシリ
サイド膜形成開始時にＣＶＤ装置の反応室内を比較的高
い圧力（９５０ｍTorr程度）に設定した状態で反応ガス
としてのＳｉＨ2Ｃｌ2とＷＦ6をＷＦ6を少なくした状態
で流してポリシリコン膜上に初期核を形成させる工程
（第１ステップ）と、前記反応室内を高真空状態（数ｍ
Torr程度）にするとともに反応ガスを排気して形成膜
（極薄膜）の表面を清浄に保つ工程と、前記反応室内を
比較的低い圧力（１５０ｍTorr程度）に設定した状態で
反応ガスを流して膜形成を行なう工程（第２ステップ）
と、によって、ポリシリコン膜上にタングステンシリサ
イド膜を形成する。
【００１２】
【作用】上記した手段によれば、本発明のタングステン
シリサイドの形成方法においては、膜形成開始時に反応
室内の真空度を９５０ｍTorr程度と高い圧力に設定した
状態でポリシリコン膜上にＷＳｉ2を形成するが、圧力
を高くすることから、反応によって生じたＷＳｉ2分子
はウエハの表面の上方で形成され、降下してウエハの表
面に降り積もり、初期核による極薄膜が形成されるた
め、下地物質（ポリシリコン膜）の影響を受けずに、組
成が均一で表面が平坦となる均一の厚さの極薄膜が形成
されることになる。また、極薄膜が形成された後は，略
通常のＷＳｉ2の形成条件に切り換えてＷＳｉ2を形成す
るため、極薄膜上には表面が平坦な所望のＷＳｉ2膜が
形成されることになる。また、本発明においては、第１
ステップでＳｉＨ2Ｃｌ2に対するＷＦ6の量を少なくし
ていることから、第２ステップで形成するＷＳｉ2膜の
膜質と同質の膜を形成できるようになる。また、本発明
においては、第１ステップと第２ステップとの間に、反
応ガスの供給を停止してキャリヤガスのみを流すことに
よって形成膜の表面を清浄にする工程を設けていること
から、第２ステップで良質の膜形成が可能となる。
【００１３】
【実施例】
（実施例１）以下図面を参照して本発明の一実施例につ
いて説明する。本実施例は本発明をＤＲＡＭの各素子を
接続する配線とＭＩＳＦＥＴのゲート電極とに適用した
ものである。図８にＤＲＡＭのメモリセルの要部断面図
を示す。
【００１４】図８に示すように、本発明のＤＲＡＭは単
結晶珪素からなるｐ型半導体基体４０の表面に形成され
る。ｐ型半導体基体４０は、ＬＯＣＯＳ（Local Oxidat
ionof Silicon）法による選択酸化によるフィールド酸
化膜６１によって各素子形成領域を分離する。メモリセ
ルはｐ型半導体基体４０の表面に形成されたメモリセル
選択用ＭＩＳＦＥＴと情報蓄積用容量素子との直列回路
で構成される。
【００１５】メモリセル選択用ＭＩＳＦＥＴは、ゲート
絶縁膜３５上にワード線３６と一体に構成されたゲート
電極３６と、ゲート電極３６に対して自己整合で形成さ
れたｎ型半導体領域６２とを有する。このｎ型半導体領
域６２はメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域のいずれかの機能を有する。
【００１６】情報蓄積用容量素子は、メモリセル選択用
ＭＩＳＦＥＴの上層にＢＰＳＧ膜６３Ａ，６３Ｂからな
る層間絶縁膜６３を介して形成されたプレート電極６
４、ノード電極６５及び誘電体膜６６を有する。ノード
電極６５はメモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域６２即ちソース領域、ドレイン領域のいずれか一方
とポリシリコン層からなる第１の接続用電極６７を介し
て接続される。メモリセル選択用ＭＩＳＦＥＴのソース
領域、ドレイン領域の他方は、ポリシリコン層からなる
第２の接続用電極８１を介してビット線６８と接続され
る。
【００１７】このような、本実施例のメモリセルゲート
電極３６の製造方法を、図９によって以下説明する。
【００１８】ｐ型半導体基体４０は、（１００）結晶面
を素子形成面として使用し、各素子形成領域を分離する
ためにＬＯＣＯＳ（Local Oxidation of Silicon）法に
よる選択酸化を行なう。先ずｐ型半導体基体４０の全面
に成長させた薄い熱酸化膜の上に、アンモニア（Ｎ
Ｈ3）とモノシラン（ＳｉＨ4）の熱分解反応によって窒
化膜を成長させ、素子形成領域上にレジストパターンを
作り、このレジストパターンをマスクとして前記窒化膜
のエッチングを行ない素子分離領域の前記熱酸化膜及び
窒化膜を除去する。前記レジストパターンをマスクとし
てチャネルストッパとなるｐ＋型不純物をイオン打込み
し、前記レジスト除去後に前記素子形成領域の窒化膜を
マスクとする選択酸化によって素子分離領域に厚いフィ
ールド酸化膜６１を形成し、本実施例では約１μｍの素
子形成領域を分離する。
【００１９】素子形成領域の前記熱酸化膜及び窒化膜を
除去した後に、図９の（ａ）に示すようにゲート絶縁膜
３５を形成する。前記メモリセル選択用ｎチャネルＭＩ
ＳＦＥＴのゲート絶縁膜３５は、ロードロック室を設け
た縦型拡散装置にて熱酸化法でｐ型半導体領域４０の主
面を酸化した酸化珪素膜で形成される。本実施例では８
５０℃にて酸素を７ｌ／ｍ，水素を３．５ｌ／ｍ加えて
９ｎｍの厚さに形成する。
【００２０】前記ゲート電極３６は、メモリセル選択用
ｎチャネルＭＩＳＦＥＴの動作速度を速くする目的で、
ポリシリコン膜上に高融点金属珪化膜を積層した積層膜
で形成してある。本実施例では不純物含有ポリシリコン
膜１上にタングステンシリサイド膜３を形成したポリサ
イド膜をパターニングしてメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極３６としている。
【００２１】前記不純物含有ポリシリコン膜１は、ロー
ドロック室を設けた縦型化学気相成長装置によってバッ
チ処理される。図１０に示すのは前記ロードロック室を
設けた化学気相成長装置の構成を示す図である。図中、
（ａ）は従来の装置を示し、（ｂ）は本実施例で使用し
た装置を示す。
【００２２】ウエハ１２は、カセット６９に収容されて
搬入され移載機７０によって反応室７１に収容される。
７２は加熱用のヒータである。
【００２３】反応室７１にて、本実施例では５４０℃，
３７５ｍtorrにてモノシラン（ＳｉＨ4）を５００scc
m，ホスフィン（ＰＨ3）を１２sccm加えて、ポリシリコ
ン膜１を１００ｎｍの厚さに形成する。この状態を図９
の（ｂ）に示す。
【００２４】前記ポリシリコン膜１が形成されたウェハ
１２はカセット６９に収容されてタングステンシリサイ
ド膜形成工程に送られる。
【００２５】（ａ）に示す従来の装置では反応室７１の
外ではウエハ１２が大気に晒されているために、ポリシ
リコン膜１の表面が酸化する或いは表面に不純物が付着
することがある。（ｂ）に示す本実施例の装置では、カ
セット室７３及びロードロック室７４が窒素雰囲気とな
っているために前記の酸化或いは不純物の付着が減少す
る。このため、従来の装置を用いた製造方法において
は、前記ポリシリコン膜１形成後、洗浄工程を行なって
いたが、本実施例では洗浄工程を経ずに前記シリサイド
膜形成工程に送ることが可能である。
【００２６】次に、シリサイド形成の工程について説明
する。図１は本実施例によるタングステンシリサイド膜
形成方法を示すタイミングチャート、図２は本発明のタ
ングステンシリサイド形成方法を実施する化学気相成長
装置の要部を示す模式図、図３は同装置における半導体
ウエハの支持機構の要部を示す正面図、図４は同じく半
導体ウエハの支持機構の要部を示す平面図、図１１は装
置の全体構成を示す平面図である。
【００２７】本発明のシリサイド形成方法の説明の前
に、本発明を実施するための化学気相成長装置の概要に
ついて、図２〜図４，図１１を参照しながら説明する。
本実施例の化学気相成長装置では、図１１に示すように
カセット６９に収容されたウエハ１２は、カセット室７
５にて、支持機構１５によってカセット６９から１枚ず
つ抜き出され、搬送チャンバ７６を経て反応室１１に運
ばれる、所謂枚葉式の処理が行なわれる。なお７７はア
ニールを行なうアニールチャンバである。
【００２８】図２に示すように、ＣＶＤ装置の反応室
（チャンバ）１１内には、ウエハ（半導体ウエハ）１２
等の試料を支持するための加熱サセプタ１３が配設され
ている。また、前記加熱サセプタ１３の上方には、加熱
サセプタ１３を加熱するためのランプからなる加熱体１
４が設けられている。前記加熱サセプタ１３はグラファ
イト板からなり、前記加熱体１４によって加熱され、所
望の温度に制御される。この加熱サセプタ１３の下面に
は支持機構１５によってウエハ１２が張り付けられる。
支持機構１５は、図３および図４にも示されるように、
前記ウエハ１２よりも直径が大きいリング体１６と、こ
のリング体１６から水平方向に延在するアーム１７と、
このアーム１７に上端が固定された昇降軸１９と、この
昇降軸１９を上下動させる図示しない昇降機構とからな
っている。また、前記リング体１６には１２０°間隔に
支持ピン２０が取り付けられている。これら支持ピン２
０は、リング体１６の中心上方向に傾斜して配設されて
いる。ウエハ１２は、前記３本の支持ピン２０の先端上
に載置され、あるいは３本の支持ピン２０上から取り外
される。ウエハ１２が前記３本の支持ピン２０上に搬入
された後は、前記支持機構１５が動作してリング体１６
は上昇し、支持ピン２０によって支持されているウエハ
１２を前記加熱サセプタ１３の下面に密着させる。そし
て、この状態でＷＳｉ2 膜の形成がなされる。また、膜
形成後は、前記支持機構１５が再び動作し、リング体１
６は所定高さまで降下し、ウエハ１２の反応室１１外へ
の搬出が行なわれるようになっている。
【００２９】一方、前記加熱サセプタ１３の下方の反応
室１１内にはガス噴射管２５が設けられている。このガ
ス噴射管２５はリング状管体からなり、上面側に多数の
図示しない噴射口を有し、この噴射口から加熱サセプタ
１３に向けてガス２６を噴射する。また、前記ガス噴射
管２５には３本のガス供給管２７が接続され、各ガス供
給管２７はボンベ２９に接続されている。３本のボンベ
２９は、反応ガスであるジクロルシラン（ＳｉＨ2 Ｃｌ
2 ），六フッ化タングステン（ＷＦ6 ），キャリヤガス
であるアルゴン（Ａｒ）が充満され、バルブ３０の開閉
により、供給，停止が行なわれる。実際には、開閉弁，
流量制御弁等が組み込まれ、より高精度な制御がなされ
ている。また、前記反応室１１には排気管３１が取り付
けられている。この排気管３１は図示しない真空ポンプ
に接続され、反応室１１内を所望の真空度に制御できる
ようになっている。
【００３０】このような化学気相成長装置では、反応室
１１内の真空度、加熱サセプタ１３に張り付けられた試
料の温度、各種ガスの供給量が自由に制御できる。
【００３１】本発明のタングステンシリサイド膜の形成
方法においては、前記化学気相成長装置を使用し、ＷＦ
6 ＋ＳｉＨ2 Ｃｌ2 系反応ガスによってウエハ１２のポ
リシリコン膜１上にタングステンシリサイド（ＷＳ
ｉ2 ）を形成する。膜形成のタイミングチャートは図１
のようになっている。処理温度およびキャリヤガス（Ａ
ｒ）の供給量は膜形成の最初から終了に至る間一定とな
っている。処理温度は、たとえば６８０℃となり、キャ
リヤガスは１００sccmとなる。また、膜形成は、初期核
を形成する時間Ｂ〜Ｃに至る第１ステップと、初期核形
成によって形成された形成膜（極薄膜）６上にシリサイ
ド膜８を形成させる時間Ｅ〜Ｆに至る第２ステップとに
よって形成される。また、前記第１ステップと第２ステ
ップとの間には反応ガスの供給を停止し、圧力を数ｍTo
rrとする清浄化ステップが設けられている。
【００３２】つぎに、前記タイミングチャートを参照し
ながらＷＳｉ2 膜３の形成について説明する。最初に、
半導体ウエハ１２を反応室１１内に搬入した後、ウエハ
１２を支持機構１５によって加熱サセプタ１３下面に張
り付ける。また、反応室１１内に、キャリヤガスとして
のＡｒガスを一定量、たとえば１００sccm供給するとと
もに、反応室１１内の圧力を１５０ｍTorrに設定し、か
つ所定の温度、たとえば６８０℃に加熱する。キャリヤ
ガスの供給量および加熱温度は膜形成終了まで一定に維
持される。
【００３３】つぎに、ウエハ１２の加熱終了後、反応室
１１内の圧力を９５０ｍTorrに設定するとともに、反応
ガスであるＳｉＨ2 Ｃｌ2 ガスを所定量、たとえば２０
０sccm供給する。このＳｉＨ2 Ｃｌ2 ガスの供給は、第
１ステップおよび第２ステップでも同量供給される。そ
の後、反応ガスの他の一つであるＷＦ6 ガスを所定量、
たとえば第１ステップでは１．２sccm供給し、所望時
間、たとえば約１０秒間で初期核形成を行なって形成膜
（極薄膜）６を形成する。前記タイミングチャートにお
ける時間ＡからＢに至る間が反応室１１やウエハ１２の
処理条件が設定完了する時間である。そして、時間Ｂか
ら時間Ｃに至る間が初期核形成に当てられる時間であ
る。第１ステップは、狭くは時間Ｂから時間Ｃに至る間
である。第１ステップでは、反応室１１内の圧力が高い
ことから、ＷＳｉ2 はウエハ１２の表面から離れた位置
で形成されてウエハ１２の表面に降り積もるため、初期
核形成による極薄膜６は下地の物質の影響を受けない。
なお、反応ガスであるＷＦ6 を少なめに流すことは、第
２ステップで形成するＷＳｉ2 膜８と同質のものを形成
するためである。圧力を高くすると反応が早くなり、極
薄膜６を形成するＷＳｉ2 膜の膜質が第２ステップの膜
質と異なるため、膜質を一致させるために第１ステップ
ではＷＦ6 の供給量を少なめにする。
【００３４】つぎに、時間Ｃから時間Ｄに至る清浄化ス
テップが設けられている。この清浄化ステップは、たと
えば３０秒程度の時間行われ、反応ガスの供給を止め、
反応室１１内を真空に引き、極薄膜６の表面を清浄にす
る。これは、反応室１１内を清浄化することによって、
次の第２ステップでの膜形成を良好に行うものである。
【００３５】つぎに、反応室１１内の圧力を常用の１５
０ｍTorrに再設定し、反応ガスの一つであるＳｉＨ2 Ｃ
ｌ2 を流す（供給量は２００sccm）。また、反応室１１
内の条件が安定した時間Ｅに至った時点で、他の反応ガ
スとしてのＷＦ6 が２．０（第一ステップは１．２scc
m）sccm程度供給される。また、第２ステップは、たと
えば、９０秒程度の時間行われる。この結果、前記ポリ
シリコン膜１上に、厚さ１５０ｎｍ程度のＷＳｉ2 膜３
が形成されることになる。この状態を図９の（ｃ）に示
す。第２ステップでは、平坦な極薄膜６，７上に引き続
きＷＳｉ2 膜が形成されるため、ＷＳｉ2 膜３の表面は
平坦となる。なお、図中に（ｃ´）で示すのは従来の製
造方法におけるＷＳｉ2 膜３形成後の状態である。
【００３６】図１２に示すのは、このようにして形成し
たポリサイド膜の深さ方向組成を、従来の形成方法によ
るもの（ａ）と本実施例のもの（ｂ）とで比較した結果
を示す図である。従来方法のものでは図中矢印で示すよ
うにポリシリコン膜１とシリサイド膜３との界面付近で
シリサイドの組成が変化しシリコンの比率が低下してい
る。これに対して本実施例のものにはそのような変化が
表れずに均一な組成を保っている。これは前述のように
下地の物質の影響を受けずにシリサイドの形成が行なわ
れるためと考えられる。
【００３７】ゲート電極３６は、そのゲート幅方向にお
いてワード線（ＷＬ）３６に一体に構成され電気的に接
続される（つまり、同一導電層で形成される）。
【００３８】前記ゲート電極３６の上面上には絶縁膜７
８が構成され、同様に、ワード線３６の上面上には絶縁
膜７８が構成される。この絶縁膜７８はゲート電極３６
の一部分若しくはワード線３６の一部分の表面を被覆す
る構成となっている。
【００３９】前記絶縁膜７８は、緻密でかつ良質な膜質
を有し、絶縁耐圧を高めることを主目的として、ロード
ロック室を設けた化学気相成長装置で堆積させた酸化珪
素膜で形成される。この酸化珪素膜は、ソースガスの主
体として無機シラン（モノシラン：ＳｉＨ4）１０乃至
２０sccm，酸化窒素（Ｎ2Ｏ）７００sccmを使用し、８
００℃程度の高温度、４５０ｍtorr程度の圧力に設定さ
れる減圧ＣＶＤ法で堆積される。絶縁膜７８は２００ｎ
ｍ程度の膜厚で形成される。この状態を図９の（ｄ）に
示す。
【００４０】絶縁膜７８の堆積後に化学増幅型のレジス
トゲートを電極のパターンに形成し、このレジスト７９
をマスクとしてマイクロ波プラズマエッチング装置によ
ってドライエッチングを行ない絶縁膜７８をパターニン
グする。本実施例では−１０℃の温度，６．５ｍtorrの
圧力にてハロゲン化合物（ＣＨＦ3 ，ＣＨ2Ｆ2）雰囲気
にてＲＦ出力１５０ｗ，３００ｍＡのマイクロ波を用い
て、絶縁膜７８をプラズマエッチングする。この状態を
図９の（ｅ）に示す。絶縁膜７８のパターニングが完了
すると、前記レジスト７９を除去し、パターニングした
絶縁膜７８をマスクとしてシリサイド膜３及びポリシリ
コン膜１をエッチングする。本実施例では０℃の温度，
５ｍtorrの圧力にて塩素（Ｃｌ2）及び酸素（Ｏ2）雰囲
気にてＲＦ出力３５／１６ｗ，２５０ｍＡのマイクロ波
を用いてプラズマエッチングし、ポリサイド構造のゲー
ト電極３６が形成される。なおゲート長は０．３μｍに
なっている。
【００４１】本実施例では前述の如く組成の均一なシリ
サイド膜３が得られるので、エッチング特性が良好であ
る。
【００４２】ゲート電極３６のパターニング後に、前記
ソース領域、ドレイン領域のいずれかとして使用される
ｎ型半導体領域６２が、ｐ型半導体基体４０の主面部に
おいて、このゲート電極３６に対して自己整合で形成さ
れる。
【００４３】前記ｎ型半導体領域６２は、例えば、イオ
ン打込み法を使用し、不純物としてリン（Ｐ）を導入す
ることにより形成される。このｎ型半導体領域６２を形
成するＰの導入に際してはゲート電極３６及びその上面
に積層された絶縁膜７８、フィールド酸化膜６１の夫々
が不純物導入マスクとして使用される。
【００４４】次に、ゲート電極３６の側面を覆うサイド
ウォールスペーサ８０が形成される。サイドウォールス
ペーサ８０は、緻密でかつ良質な膜質を有し、絶縁耐圧
を高めることを主目的として、ＣＶＤ法で堆積した酸化
珪素膜で形成される。この酸化珪素膜は、減圧ＣＶＤ法
で堆積される。
【００４５】前記情報蓄積用容量素子は、図８に示すよ
うに、メモリセル選択用ｎチャネルＭＩＳＦＥＴの上部
において、ノード電極６５、誘電体膜６６、プレート電
極６４の夫々を順次積層した所謂スタックド構造で構成
される。
【００４６】前記ノード電極６５は、メモリセル選択用
ｎチャネルＭＩＳＦＥＴの一方のｎ型半導体領域６２に
電気的に接続され、周辺部分がメモリセル選択用ｎチャ
ネルＭＩＳＦＥＴのゲート電極３６上及びこのゲート電
極３６に接続されるワード線３６に隣接し延在する他の
ワード線３６上に引き伸ばされる。ノード電極６５は、
層間絶縁膜６３に形成された接続孔を通して、一方のｎ
型半導体領域６２に接続される。
【００４７】前記ノード電極６５は、例えばポリシリコ
ン膜で形成される。このポリシリコン膜は、ＣＶＤ法で
堆積され、その堆積中若しくはその堆積後に抵抗値を低
減する不純物例えばｎ型不純物が導入される。ノード電
極６５は、メモリセルに記憶される情報を蓄積する蓄積
ノード領域に相当し、メモリセル毎に配置され、隣接す
る他のメモリセルに対して独立に形成される。
【００４８】前記誘電体膜６６は、ノード電極６５の上
面及び側面に沿って形成される。誘電体膜６６はＴａ2
Ｏ5で構成され、例えばＣＶＤ法又はスパッタ法で堆積
される。
【００４９】前記プレート電極６４は、誘電体膜６６の
上に形成され、ノード電極６５とキャパシタを構成す
る。このプレート電極６４は、このメモリセルの情報蓄
積用容量素子及びその周囲に隣接して配置される他のメ
モリセルの情報蓄積用容量素子のプレート電極と一体に
構成されかつ電気的に接続され、メモリセルアレイに配
置される複数個のメモリセルに共通のプレート電極６４
として構成される。
【００５０】プレート電極６４は、例えばポリシリコン
膜で形成される。このポリシリコン膜は、ＣＶＤ法で堆
積され、その堆積中若しくはその堆積後に抵抗値を低減
する不純物例えばｎ型不純物が導入される。
【００５１】メモリセル選択用ｎチャネルＭＩＳＦＥＴ
の他方のｎ型半導体領域６２に相補性ビット線（ＢＬ）
６８が電気的に接続される。この相補性ビット線６８
は、層間絶縁膜６３の下層を構成するＢＰＳＧ膜６３Ａ
の表面上に延在し、このＢＰＳＧ膜１６Ａに形成された
接続孔（ビット線コンタクトホール）に埋め込んだ第２
の接続用電極８１によって、他方のｎ型半導体領域６２
に接続される。
【００５２】この相補型ビット線６８も前記ゲート電極
３６と同様な構成のポリサイド膜で形成する。
【００５３】前記ＢＰＳＧ膜６３Ａ及びその上部に積層
されたＢＰＳＧ膜６３Ｂは、その表面を平担化し、相補
性ビット線６８のステップカバレッジの向上を目的とし
て形成される。また、上層のＢＰＳＧ膜６３Ｂは、相補
性ビット線６８若しくはその上層の配線のパターンニン
グの際に発生する隣接相補性ビット線６８間若しくはそ
の上層の隣接配線間の短絡（エッチングマスクの残りに
基づく配線間の短絡）の防止を目的として形成される。
ＢＰＳＧ膜６３Ａ，６３Ｂは、例えば、ソースガスの主
体としてＳｉＨ4 を使用し、添加剤としてＰＨ3 及びＢ
2Ｈ6を使用し、常圧ＣＶＤ法で堆積され、その表面の平
担化を目的として、リフローが施される。
【００５４】（実施例２）図５は本発明のタングステン
シリサイドの形成方法によって形成されたｎ＋ポリシリ
コン膜およびｐ＋ポリシリコン膜上のＷＳｉ2 膜を示す
模式図、図６は本発明の他の実施例であるタングステン
シリサイド形成方法を用いて製造された半導体装置の断
面図である。
【００５５】本実施例の化学気相成長装置の概要につい
て、前述した実施例１のものと同様であり、図２に示す
ように、化学気相成長装置の反応室（チャンバ）１１内
には、ウエハ（半導体ウエハ）１２等の試料を支持する
ための加熱サセプタ１３が配設されている。また、前記
加熱サセプタ１３の上方には、加熱サセプタ１３を加熱
するためのランプからなる加熱体１４が設けられてい
る。前記加熱サセプタ１３はグラファイト板からなり、
前記加熱体１４によって加熱され、所望の温度に制御さ
れる。この加熱サセプタ１３の下面には支持機構によっ
てウエハ１２が張り付けられる。支持機構１５は、図３
および図４にも示されるように、前記ウエハ１２よりも
直径が大きいリング体１６と、このリング体１６から水
平方向に延在するアーム１７と、このアーム１７に上端
が固定された昇降軸１９と、この昇降軸１９を上下動さ
せる図示しない昇降機構とからなっている。また、前記
リング体１６には１２０°間隔に支持ピン２０が取り付
けられている。これら支持ピン２０は、リング体１６の
中心上方向に傾斜して配設されている。ウエハ１２は、
図示しないロボットハンドなどによって、前記３本の支
持ピン２０の先端上に載置され、あるいは３本の支持ピ
ン２０上から取り外される。ウエハ１２が前記３本の支
持ピン２０上に搬入された後は、前記支持機構１５が動
作してリング体１６は上昇し、支持ピン２０によって支
持されているウエハ１２を前記加熱サセプタ１３の下面
に密着させる。そして、この状態でＷＳｉ2 膜の形成が
なされる。また、膜形成後は、前記支持機構１５が再び
動作し、リング体１６は所定高さまで降下し、ウエハ１
２の反応室１１外への搬出が行なわれるようになってい
る。
【００５６】一方、前記加熱サセプタ１３の下方の反応
室１１内にはガス噴射管２５が設けられている。このガ
ス噴射管２５はリング状管体からなり、上面側に多数の
図示しない噴射口を有し、この噴射口から加熱サセプタ
１３に向けてガス２６を噴射する。また、前記ガス噴射
管２５には３本のガス供給管２７が接続され、各ガス供
給管２７はボンベ２９に接続されている。３本のボンベ
２９は、反応ガスであるジクロルシラン（ＳｉＨ2 Ｃｌ
2 ），六フッ化タングステン（ＷＦ6 ），キャリヤガス
であるアルゴン（Ａｒ）が充満され、バルブ３０の開閉
により、供給，停止が行なわれる。実際には、開閉弁，
流量制御弁等が組み込まれ、より高精度な制御がなされ
ている。また、前記反応室１１には排気管３１が取り付
けられている。この排気管３１は図示しない真空ポンプ
に接続され、反応室１１内を所望の真空度に制御できる
ようになっている。
【００５７】このような化学気相成長装置では、反応室
１１内の真空度、加熱サセプタ１３に張り付けられた試
料の温度、各種ガスの供給量が自由に制御できる。
【００５８】本発明のタングステンシリサイド膜の形成
方法においては、前記化学気相成長装置を使用し、ＷＦ
6 ＋ＳｉＨ2 Ｃｌ2 系反応ガスによってウエハ１２のポ
リシリコン膜上にタングステンシリサイド（ＷＳｉ2 ）
を形成する。膜形成のタイミングチャートは図１のよう
になっている。処理温度およびキャリヤガス（Ａｒ）の
供給量は膜形成の最初から終了に至る間一定となってい
る。処理温度は、たとえば６８０℃となり、キャリヤガ
スは１００ｓｃｃｍとなる。また、膜形成は、初期核を
形成する時間Ｂ〜Ｃに至る第１ステップと、初期核形成
によって形成された形成膜（極薄膜）上に膜を形成させ
る時間Ｅ〜Ｆに至る第２ステップとによって形成され
る。また、前記第１ステップと第２ステップとの間には
反応ガスの供給を停止し、圧力を数ｍTorrとする清浄化
ステップが設けられている。
【００５９】つぎに、前記タイミングチャートを参照し
ながらＷＳｉ2 膜の形成について説明する。最初に、ｎ
＋ポリシリコン膜およびｐ＋ポリシリコン膜混在の半導
体ウエハ１２を反応室１１内に搬入した後、ウエハ１２
を支持機構１５によって加熱サセプタ１３下面に張り付
ける。また、反応室１１内に、キャリヤガスとしてのＡ
ｒガスを一定量、たとえば１００sccm供給するととも
に、反応室１１内の圧力を１５０ｍTorrに設定し、かつ
所定の温度、たとえば６８０℃に加熱する。キャリヤガ
スの供給量および加熱温度は膜形成終了まで一定に維持
される。
【００６０】つぎに、ウエハ１２の加熱終了後、反応室
１１内の圧力を９５０ｍTorrに設定するとともに、反応
ガスであるＳｉＨ2 Ｃｌ2 ガスを所定量、たとえば２０
０sccm供給する。このＳｉＨ2 Ｃｌ2 ガスの供給は、第
１ステップおよび第２ステップでも同量供給される。そ
の後、反応ガスの他の一つであるＷＦ6 ガスを所定量、
たとえば１．２sccm供給し、所望時間、たとえば約１０
秒間で初期核形成を行なって形成膜（極薄膜）６，７を
形成する。前記タイミングチャートにおける時間Ａから
Ｂに至る間が反応室１１やウエハ１２の処理条件が設定
完了する時間である。そして、時間Ｂから時間Ｃに至る
間が初期核形成に当てられる時間である。第１ステップ
は、狭くは時間Ｂから時間Ｃに至る間である。第１ステ
ップでは、反応室１１内の圧力が高いことから、ＷＳｉ
2 はウエハ１２の表面から離れた位置で形成されてウエ
ハ１２の表面に降り積もるため、初期核形成による極薄
膜は下地の物質の影響を受けない。このため、ｎ＋ポリ
シリコン膜１上の極薄膜（ＷＳｉ2 膜）６もｐ＋ポリシ
リコン膜２上の極薄膜（ＷＳｉ2 膜）７も表面が平坦で
かつ同質のものが形成される。
【００６１】図５は本発明によってｎ＋ポリシリコン膜
１およびｐ＋ポリシリコン膜２上にＷＳｉ2 膜２，４を
形成した状態の模式図である。前記第１ステップによっ
て形成される形成膜（極薄膜）６，７は、ｐ＋ポリシリ
コン膜２上のものも、ｎ＋ポリシリコン膜１上のものも
表面が平坦となっている。同図で前記極薄膜６，７の表
面は二点鎖線で示されている。なお、反応ガスであるＷ
Ｆ6 を少なめに流すことは、第２ステップで形成するＷ
Ｓｉ2 膜と同質のものを形成するためである。圧力を高
くすると反応が早くなり、極薄膜６，７を形成するＷＳ
ｉ2 膜の膜質が第２ステップの膜質と異なるため、膜質
を一致させるために第１ステップではＷＦ6 の供給量を
少なめにする。
【００６２】つぎに、時間Ｃから時間Ｄに至る清浄化ス
テップが設けられている。この清浄化ステップは、たと
えば３０秒程度の時間行われ、反応ガスの供給を止め、
反応室１１内を真空に引き、極薄膜６，７の表面を清浄
にする。これは、反応室１１内を清浄化することによっ
て、次の第２ステップでの膜形成を良好に行うものであ
る。
【００６３】つぎに、反応室１１内の圧力を常用の１５
０ｍTorrに再設定し、反応ガスの一つであるＳｉＨ2 Ｃ
ｌ2 を流す（供給量は２００sccm）。また、反応室１１
内の条件が安定した時間Ｅに至った時点で、他の反応ガ
スとしてのＷＦ6 が２．０（第一ステップは１．２scc
m）sccm程度供給される。また、第２ステップは、たと
えば、９０秒程度の時間行われる。この結果、前記ｎ＋
ポリシリコン膜１やｐ＋ポリシリコン膜２上に、厚さ１
５００Å程度のＷＳｉ2 膜３が形成されることになる。
第２ステップでは、平坦な極薄膜６，７上に引き続きＷ
Ｓｉ2 膜が形成されるため、ＷＳｉ2 膜３の表面は平坦
となる。
【００６４】ｐ＋ポリシリコン膜を有する半導体装置と
して、ＳＳＴが知られている。そこで、ＳＳＴのｐ＋ポ
リシリコン膜の抵抗値低減の目的で、本発明のタングス
テンシリサイド形成方法を適用して半導体装置を製造し
た。図６はＳＳＴの断面図である。ｐ＋シリコンからな
る半導体基体４０の主面には、アイソレーション用絶縁
膜（ＳｉＯ2 膜）４１によって、ｎ＋アイランド４２が
設けられている。また、絶縁膜アイソレーション用絶縁
膜４１の形成時に同時に形成されるＳｉＯ2 膜４３によ
って、前記ｎ＋アイランド４２においてコレクタコンタ
クト部４４と、エミッタ・ベース形成領域４５が形成さ
れている。前記エミッタ・ベース形成領域４５の表層部
にはｎ型領域４６が形成されている。このｎ型領域４６
の表層部分にはｐ型領域４７が設けられるとともに、ｐ
型領域４７の中央表層部分には、ｎ＋ポリシリコン膜１
からの不純物の拡散によるｎ＋領域（エミッタ領域）４
９が設けられている。前記ｎ＋ポリシリコン膜１は、エ
ミッタ電極となり、前記アイソレーション用絶縁膜４１
の主面に一部が載る絶縁膜（ＳｉＯ2 膜）５０上に載っ
ている。そして、前記絶縁膜５０の外側から下面に亘っ
てｐ＋ポリシリコン膜２が設けられている。このｐ＋ポ
リシリコン膜２は、一部は半導体基体４０の主面に接触
し、一部は絶縁膜５１上に載る。そして、ｐ＋ポリシリ
コン膜２が接触した半導体基体４０の表層部分には、ｐ
＋ポリシリコン膜２から不純物が拡散されて形成された
ｐ＋型層５２が形成されている。このｐ＋型層５２はベ
ースのコンタクト領域となる。また、前記ｐ＋ポリシリ
コン膜２はベース電極となる。また、前記コレクタコン
タクト部４４上には、ｎ＋ポリシリコン膜１が形成され
ている。このｎ＋ポリシリコン膜１はコレクタ電極とな
る。
【００６５】前記エミッタ・ベース・コレクタ電極とな
るｎ＋ポリシリコン膜１およびｐ＋ポリシリコン膜２上
には、抵抗低減の目的でＷＳｉ2 膜３が形成される。そ
こで、ＷＳｉ2 膜３の形成時、前記半導体基体４０を化
学気相成長装置の反応室１１内に入れ、前述のような第
１ステップ，清浄化ステップ，第２ステップからなる本
発明のシリサイド形成方法によってＷＳｉ2 膜３を形成
する。この結果、前記ｎ＋ポリシリコン膜１およびｐ＋
ポリシリコン膜２には、表面に凹凸が発生しない平坦面
を有するＷＳｉ2 膜３が形成できることになる。したが
って、ＷＳｉ2膜３の微細加工も可能となるとともに、
電極の抵抗値の低減も図れることになる。
【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるタング
ステンシリサイドの製造技術に適用した場合について説
明したが、それに限定されるものではない。本発明はチ
タンシリサイド等の他のシリサイド膜の製造技術に適用
できる。また、下地がポリシリコン以外のもの、例えば
単結晶シリコン基板上或いは他の導体，半導体上にシリ
サイドを形成する場合にも適用が可能である。更に本発
明は、前述したＤＲＡＭのメモリセル、ＳＳＴの他に論
理回路、ＤＲＡＭの周辺回路等他の回路構成の半導体装
置にも適用が可能であり、バイポーラ，ＣＭＯＳ，Ｂｉ
ＣＭＯＳ等の素子構造に関わらず適用が可能である。
【００６８】
【発明の効果】
（１）本発明のタングステンシリサイド形成方法によれ
ば、第１ステップの高圧でタングステンシリサイドを形
成することから、下地に影響を受けないで表面が平坦で
かつ均質なＷＳｉ2 膜（極薄膜）を形成できるという効
果が得られる。
【００６９】（２）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、ポリシリコンとの
界面近傍でシリサイドの組成が均一になるという効果が
得られる。
【００７０】（３）上記（２）により、本発明のタング
ステンシリサイド形成方法によれば、ポリサイドのエッ
チング特性が向上するという効果が得られる。
【００７１】（４）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップで表
面が平坦でかつ均質な極薄膜を形成できることから、第
２ステップでさらにＷＳｉ2 膜を積み重ねた場合、表面
が平坦で均質なＷＳｉ2 膜を形成できるという効果が得
られる。
【００７２】（５）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップで表
面が平坦でかつ均質な極薄膜を形成できることから、第
２ステップでさらにＷＳｉ2 膜を積み重ねた場合でも表
面が平坦で均質なＷＳｉ2 膜を形成できることから、薄
いＷＳｉ2 膜の形成も可能となるという効果が得られ
る。
【００７３】（６）上記（３）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップおよ
び第２ステップによって、表面が平坦で均質なＷＳｉ2
膜を形成できることから、ＷＳｉ2 膜を選択的にエッチ
ングしてパターニングする際、微細加工が可能となると
いう効果が得られる。
【００７４】（８）上記（５）および（６）により、本
発明によれば、薄いＷＳｉ2 膜の形成およびＷＳｉ2 膜
の微細加工化によって、素子パターンをさらに微細化で
きるためＩＣの高密度化が達成できるという効果が得ら
れる。
【００７５】（９）上記（１）により、本発明によれ
ば、ｐ＋ポリシリコン膜上にもｎ＋ポリシリコン膜上と
同様に表面の平坦なＷＳｉ2 膜を形成できることから、
配線（電極）抵抗値の低い微細パターンの半導体装置の
製造が達成できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例によるタングステンシリサイ
ド形成方法を示すタイミングチャートである。
【図２】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置の要部を示す模式図である。
【図３】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置における半導体ウエハの支持機
構の要部を示す正面図である。
【図４】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置における半導体ウエハの支持機
構の要部を示す平面図である。
【図５】本発明のタングステンシリサイドの形成方法に
よって形成されたｎ＋ポリシリコン膜およびｐ＋ポリシ
リコン膜上のＷＳｉ2 膜を示す模式図である。
【図６】本発明のタングステンシリサイド形成方法を用
いて製造されたたの実施例である半導体装置の断面図で
ある。
【図７】従来のタングステンシリサイドの形成方法によ
って形成されたｎ＋ポリシリコン膜およびｐ＋ポリシリ
コン膜上のＷＳｉ2 膜を示す模式図である。
【図８】本発明の一実施例であるＤＲＡＭの要部断面図
である。
【図９】本発明の一実施例であるＤＲＡＭのゲート形成
プロセスを説明する図である。
【図１０】本発明のポリシリコン膜形成方法を実施する
化学気相成長装置の構成を示す図である。
【図１１】本発明のタングステンシリサイド形成方法を
実施する化学気相成長装置の全体全体構成を示す平面図
である。
【図１２】本発明のポリサイド膜の深さ方向組成を示す
図である。
【符号の説明】
１…ｎ＋ポリシリコン膜、２…ｐ＋ポリシリコン膜、３
…ＷＳｉ2 膜、４…凹凸面、６，７…形成膜（極薄
膜）、１１…反応室（チャンバ）、１２…ウエハ（半導
体ウエハ）、１３…加熱サセプタ、１４…加熱体、１５
…支持機構、１６…リング体、１７…アーム、１９…昇
降軸、２０…支持ピン、２５…ガス噴射管、２６…ガ
ス、２７…ガス供給管、２９…ボンベ、３０…バルブ、
３１…排気管、３５…ゲート絶縁膜、３６…ゲート電
極、４０…半導体基体、４１…アイソレーション用絶縁
膜、４２…ｎ＋アイランド、４３…ＳｉＯ2 膜、４４…
コレクタコンタクト部、４５…エミッタ・ベース形成領
域、４６…ｎ型領域、４７…ｐ型領域、４９…エミッタ
領域（ｎ＋領域）、５０…絶縁膜、５１…絶縁膜、５２
…ｐ＋型層、６１…フィールド酸化膜、６２…ｎ型半導
体領域、６３…層間絶縁膜、６３Ａ…ＢＰＳＧ膜、６３
Ｂ…ＢＰＳＧ膜、６４…プレート電極、６５…ノード電
極、６６…誘電体膜、６７…第１の接続用電極、６８…
ビット線、６９…カセット、７０…移載機、７１…反応
室、７２…ヒータ、７３…カセット室、７４…ロードロ
ック室、７５…カセット室、７６…搬送チャンバ、７７
…アニールチャンバ、７８…絶縁膜、７９…レジスト、
８０…スペーサ、８１…第２の接続用電極。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 不純物含有ポリシリコン膜上に化学気相
    成長法によってシリサイド膜を形成する方法であって、
    膜形成開始時に反応室内を比較的高い圧力に設定した状
    態で初期核を形成させる工程と、前記反応室内を高真空
    状態にするとともに反応ガスを排気して形成膜表面を清
    浄に保つ工程と、前記反応室内を比較的低い圧力に設定
    した状態で膜形成を行なう工程とを有することを特徴と
    するシリサイド形成方法。
  2. 【請求項２】 請求項１記載のシリサイド形成方法にお
    いて、反応ガスとしてＷＦ6＋ＳｉＨ2Ｃｌ2系反応ガス
    を用いてポリシリコン膜上にタングステンシリサイドを
    形成することを特徴とするシリサイド形成方法。
  3. 【請求項３】 ｐ＋ポリシリコン膜上にシリサイド膜を
    形成することを特徴とする半導体装置の製造方法であっ
    て、前記シリサイド膜は化学気相成長法によって形成さ
    れるタングステンシリサイドからなり、前記タングステ
    ンシリサイドは、膜形成開始時に反応室内を比較的高い
    圧力に設定した状態で初期核を形成させる工程と、前記
    反応室内を高真空状態にするとともに反応ガスを排気し
    て形成膜表面を清浄に保つ工程と、前記反応室内を比較
    的低い圧力に設定した状態で膜形成を行なう工程とによ
    って形成されることを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 ポリシリコン膜上にシリサイド膜を形成
    したポリサイド膜を用いた半導体装置の製造方法であっ
    て、前記ポリサイド膜が次の工程によって形成されるこ
    とを特徴とする半導体装置の製造方法。 （ａ）前記ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
    高い圧力に設定した状態で前記シリサイドの初期核とな
    る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
    前記シリサイドの膜形成を行なう工程。
  5. 【請求項５】 前記請求項４に記載の半導体装置の製造
    方法において、前記シリサイドがタングステンシリサイ
    ドであることを特徴とする半導体装置の製造方法。
  6. 【請求項６】 不純物含有ポリシリコン膜上にタングス
    テンシリサイド膜を形成したポリサイド膜を用いた半導
    体装置の製造方法であって、前記ポリサイド膜が次の工
    程によって形成されることを特徴とする半導体装置の製
    造方法。 （ａ）前記不純物含有ポリシリコン膜を形成させる工
    程。 （ｂ）前記タングステンシリサイド膜形成開始時に反応
    室内を比較的高い圧力に設定した状態で前記タングステ
    ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
    前記タングステンシリサイドの膜形成を行なう工程。
  7. 【請求項７】 不純物含有ポリシリコン膜上にタングス
    テンシリサイド膜を形成したポリサイド膜を用いた半導
    体装置の製造方法であって、前記ポリサイド膜が次の工
    程によって形成されることを特徴とする半導体装置の製
    造方法。 （ａ）ロードロック室を設けた化学気相成長装置によっ
    て前記不純物含有ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
    高い圧力に設定した状態で前記シリサイドの初期核とな
    る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
    前記シリサイドの膜形成を行なう工程。
  8. 【請求項８】 前記請求項７に記載の半導体装置の製造
    方法において、前記ポリシリコン膜形成後、洗浄工程を
    経ずに前記シリサイド膜が形成されることを特徴とする
    半導体装置の製造方法。
  9. 【請求項９】 メモリセル選択用ＭＩＳＦＥＴと情報蓄
    積用容量素子との直列回路を有する半導体装置の製造方
    法であって、ＭＩＳＦＥＴのゲート電極及び半導体装置
    の内部配線に、不純物含有ポリシリコン膜上にシリサイ
    ド膜を形成したポリサイド膜を用い、そのポリサイド膜
    が次の工程によって形成されることを特徴とする半導体
    装置の製造方法。 （ａ）前記ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
    高い圧力に設定した状態で前記シリサイドの初期核とな
    る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
    前記シリサイドの膜形成を行なう工程。
  10. 【請求項１０】 前記請求項７又は請求項９の何れかに
    記載の半導体装置の製造方法において、前記シリサイド
    がタングステンシリサイドであることを特徴とする半導
    体装置の製造方法。
  11. 【請求項１１】 メモリセル選択用ＭＩＳＦＥＴと情報
    蓄積用容量素子との直列回路を有する半導体装置の製造
    方法であって、ＭＩＳＦＥＴのゲート電極及び半導体装
    置の内部配線に、不純物含有ポリシリコン膜上にシリサ
    イド膜を形成したポリサイド膜を用い、そのポリサイド
    膜が次の工程によって形成されることを特徴とする半導
    体装置の製造方法。 （ａ）第１の化学気相成長装置によって前記不純物含有
    ポリシリコン膜を形成させる工程。 （ｂ）第２の化学気相成長装置によって前記タングステ
    ンシリサイドを形成し、膜形成開始時に前記装置の反応
    室内を比較的高い圧力に設定した状態で前記タングステ
    ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記第２の化学気相成長装置によって前記タング
    ステンシリサイドを形成し、前記反応室内を比較的低い
    圧力に設定した状態で前記タングステンシリサイドの膜
    形成を行なう工程。
  12. 【請求項１２】 メモリセル選択用ＭＩＳＦＥＴと情報
    蓄積用容量素子との直列回路を有する半導体装置の製造
    方法であって、ＭＩＳＦＥＴのゲート電極及び半導体装
    置の内部配線に、不純物含有ポリシリコン膜上にシリサ
    イド膜を形成したポリサイド膜を用い、そのポリサイド
    膜が次の工程によって形成されることを特徴とする半導
    体装置の製造方法。 （ａ）ロードロック装置を設けた第１の化学気相成長装
    置によって前記不純物含有ポリシリコン膜を形成させる
    工程。 （ｂ）第２の化学気相成長装置によって前記タングステ
    ンシリサイドを形成し、膜形成開始時に前記装置の反応
    室内を比較的高い圧力に設定した状態で前記タングステ
    ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記第２の化学気相成長装置によって前記タング
    ステンシリサイドを形成し、前記反応室内を比較的低い
    圧力に設定した状態で前記タングステンシリサイドの膜
    形成を行なう工程。
  13. 【請求項１３】 前記請求項１２に記載の半導体装置の
    製造方法において、前記ポリシリコン膜形成後、洗浄工
    程を経ずに前記シリサイド膜が形成されることを特徴と
    する半導体装置の製造方法。
  14. 【請求項１４】 前記請求項１２に記載の半導体装置の
    製造方法において、前記第１の化学気相成長装置がバッ
    チ処理を行なう装置であり、前記第２の化学気相成長装
    置が枚葉処理を行なう装置であることを特徴とする半導
    体装置の製造方法。
  15. 【請求項１５】 前記請求項１２に記載の半導体装置の
    製造方法において、前記工程（ｂ）の比較的高い圧力が
    略９５０ｍTorrであり、前記工程（ｃ）の高真空状態が
    数ｍTorrであり、前記工程（ｄ）の比較的低い圧力が略
    １５０ｍTorrであることを特徴とする半導体装置の製造
    方法。
  16. 【請求項１６】 前記請求項１２に記載の半導体装置の
    製造方法において、半導体装置がＣＭＯＳ回路を搭載
    し、前記ポリシリコンがｎ＋ポリシリコン及びｐ＋ポリ
    シリコンであることを特徴とする半導体装置の製造方
    法。
  17. 【請求項１７】 前記請求項１２に記載の半導体装置の
    製造方法において、前記シリサイド形成の反応ガスの一
    つが六フッ化タングステンであり、その流量が前記工程
    （ｂ）では前記工程（ｄ）よりも少なく設定されること
    を特徴とする半導体装置の製造方法。
  18. 【請求項１８】 駆動用ＭＩＳＦＥＴを備えた論理回路
    を有する半導体装置の製造方法であって、ＭＩＳＦＥＴ
    のゲート電極及び半導体装置の内部配線に、不純物含有
    ポリシリコン膜上にシリサイド膜を形成したポリサイド
    膜を用い、そのポリサイド膜が次の工程によって形成さ
    れることを特徴とする半導体装置の製造方法。 （ａ）化学気相成長装置によって前記不純物含有ポリシ
    リコン膜を形成させる工程。 （ｂ）化学気相成長装置によって前記シリサイドを形成
    し、膜形成開始時に前記装置の反応室内を比較的高い圧
    力に設定した状態で前記タングステンシリサイドの初期
    核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
    を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記化学気相成長装置によって前記シリサイドを
    形成し、前記反応室内を比較的低い圧力に設定した状態
    で前記シリサイドの膜形成を行なう工程。
  19. 【請求項１９】 前記請求項１８に記載の半導体装置の
    製造方法において、半導体装置がＣＭＯＳ回路を搭載
    し、前記ポリシリコンがｎ＋ポリシリコン及びｐ＋ポリ
    シリコンであることを特徴とする半導体装置の製造方
    法。
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* Cited by examiner, † Cited by third party
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JPH11200050A (ja) * 1998-01-14 1999-07-27 Mitsubishi Electric Corp タングステンシリサイド膜の形成方法、半導体装置の製造方法、及び半導体ウェーハ処理装置
US6498095B2 (en) 1998-03-16 2002-12-24 Nec Corporation Cvd method for producing an interconnection film by depositing a lower layer to fill a recess performing a cleaning step to remove dissociated reactant gas, and consequently depositing an upper layer that has a smaller impurity concentration than the lower layer
KR100659918B1 (ko) * 1998-12-14 2006-12-21 프리스케일 세미컨덕터, 인크. 반응 물질들의 유입을 변경시킴으로써 증착된 층을 가지는 반도체 디바이스를 형성하는 방법
US7189659B2 (en) 2002-11-15 2007-03-13 Fujitsu Limited Method for fabricating a semiconductor device
JP2008187190A (ja) * 2008-02-21 2008-08-14 Renesas Technology Corp タングステンシリサイド膜の形成方法及び半導体装置の製造方法

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