JPH07118529B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPH07118529B2 JPH07118529B2 JP1161284A JP16128489A JPH07118529B2 JP H07118529 B2 JPH07118529 B2 JP H07118529B2 JP 1161284 A JP1161284 A JP 1161284A JP 16128489 A JP16128489 A JP 16128489A JP H07118529 B2 JPH07118529 B2 JP H07118529B2
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- under
- electrode
- overflow control
- semiconductor substrate
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000003384 imaging method Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000007787 solid Substances 0.000 claims 1
- 238000009825 accumulation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、固体撮像素子に関し、特に、受光領域におい
て発生した光電変換電荷を一旦蓄積ゲート電極下に蓄積
するタイプの固体撮像素子に関する。
て発生した光電変換電荷を一旦蓄積ゲート電極下に蓄積
するタイプの固体撮像素子に関する。
[従来の技術] 第3図は、この種従来例の固体撮像素子の平面図であ
り、第4図(a)、(b)は、それぞれ、第3図のIVa
−IVa′線、IVb−IVb′線断面図である。
り、第4図(a)、(b)は、それぞれ、第3図のIVa
−IVa′線、IVb−IVb′線断面図である。
第3図、第4図に示されるように、従来の撮像素子にお
いては、P型半導体基板1内にN型受光領域2が設けら
れ、この受光領域に隣接して半導体基板上に絶縁膜3を
介してゲート電極4aが設けられており、そしてこの電極
に続いて電荷転送方向に向かって順に蓄積ゲート電極
5、トランスファゲート電極6が設けられている。トラ
ンスファゲート電極6の先には電荷転送部(その転送ゲ
ート電極の図示は省略されている)7が設けられてい
る。また、蓄積ゲート電極5に隣接して電荷転送方向と
直角方向にオーバーフロードレイン領域9が形成されて
いる。第3図において、実線Aに囲まれた領域が活性領
域であるが、この領域は、P+型チャネルストッパあるい
はロコス酸化膜(いずれも図示を省略)によって囲ま
れ、他の領域から分離されている。
いては、P型半導体基板1内にN型受光領域2が設けら
れ、この受光領域に隣接して半導体基板上に絶縁膜3を
介してゲート電極4aが設けられており、そしてこの電極
に続いて電荷転送方向に向かって順に蓄積ゲート電極
5、トランスファゲート電極6が設けられている。トラ
ンスファゲート電極6の先には電荷転送部(その転送ゲ
ート電極の図示は省略されている)7が設けられてい
る。また、蓄積ゲート電極5に隣接して電荷転送方向と
直角方向にオーバーフロードレイン領域9が形成されて
いる。第3図において、実線Aに囲まれた領域が活性領
域であるが、この領域は、P+型チャネルストッパあるい
はロコス酸化膜(いずれも図示を省略)によって囲ま
れ、他の領域から分離されている。
この従来の固体撮像素子の第4図(a)および第4図
(b)の断面に沿った半導体基板表面のポテンシャル分
布を、それぞれ第5図(a)、第5図(b)に示す。受
光領域2で光電変換された電荷は、ゲート電極4a直下の
深さφ4aのポテンシャル井戸を通って蓄積ゲート電極5
直下に蓄えられる。通常は、蓄積ゲート電極直下の電荷
はトランスファゲート電極6を介して電荷転送部7へ送
られ(トランスファゲート電極が電荷トランスファ動作
を行っているときの電極6下のポテンシャルを第5図
(a)において点線にて示す)た後、この電荷転送部内
を矢印方向に沿って出力部へ向けて転送される。しか
し、光電変換された電荷量が多く、これを蓄積ゲート電
極下に保持しきれないときには、あふれた電荷はオーバ
ーフロー制御電極8a直下の深さφ8aのポテンシャル井戸
を通ってオーバーフロードレイン領域9へ流れ込む。こ
のような動作により、蓄積電荷のあふれ出しによるブル
ーミングと呼ばれる動作不良を防いでいる。
(b)の断面に沿った半導体基板表面のポテンシャル分
布を、それぞれ第5図(a)、第5図(b)に示す。受
光領域2で光電変換された電荷は、ゲート電極4a直下の
深さφ4aのポテンシャル井戸を通って蓄積ゲート電極5
直下に蓄えられる。通常は、蓄積ゲート電極直下の電荷
はトランスファゲート電極6を介して電荷転送部7へ送
られ(トランスファゲート電極が電荷トランスファ動作
を行っているときの電極6下のポテンシャルを第5図
(a)において点線にて示す)た後、この電荷転送部内
を矢印方向に沿って出力部へ向けて転送される。しか
し、光電変換された電荷量が多く、これを蓄積ゲート電
極下に保持しきれないときには、あふれた電荷はオーバ
ーフロー制御電極8a直下の深さφ8aのポテンシャル井戸
を通ってオーバーフロードレイン領域9へ流れ込む。こ
のような動作により、蓄積電荷のあふれ出しによるブル
ーミングと呼ばれる動作不良を防いでいる。
[発明が解決しようとする課題] 固体撮像素子においては、ブルーミングを抑制するため
に、ゲート電極4a直下のポテンシャル井戸の深さφ4aよ
り、オーバーフロー制御電極8a直下のポテンシャル井戸
の深さφ8aの方を深くする必要があるが、従来の固体撮
像素子においては、ブルーミング抑制を全うするため
に、製造上のばらつきをも考慮してポテンシャル井戸の
深さの差が十分大きくなるようになされている。したが
って、従来の固体撮像素子においては、蓄積ゲート電極
下に蓄積可能な光電変換電荷の量が減少し感度が低下し
た。また、従来例においては、ゲート電極とオーバーフ
ロー制御電極とは別々の電源からの配線が必要となるの
で、配線が複雑となり、また配線を敷設するためのスペ
ースを必要とした。
に、ゲート電極4a直下のポテンシャル井戸の深さφ4aよ
り、オーバーフロー制御電極8a直下のポテンシャル井戸
の深さφ8aの方を深くする必要があるが、従来の固体撮
像素子においては、ブルーミング抑制を全うするため
に、製造上のばらつきをも考慮してポテンシャル井戸の
深さの差が十分大きくなるようになされている。したが
って、従来の固体撮像素子においては、蓄積ゲート電極
下に蓄積可能な光電変換電荷の量が減少し感度が低下し
た。また、従来例においては、ゲート電極とオーバーフ
ロー制御電極とは別々の電源からの配線が必要となるの
で、配線が複雑となり、また配線を敷設するためのスペ
ースを必要とした。
[課題を解決するための手段] 本発明による固体撮像素子は、受光領域で発生した光電
変換電荷を一時蓄積ゲート電極下に蓄積しこれをトラン
スファゲート電極を操作して電荷転送部へ送り込むタイ
プのものであって、受光領域と蓄積ゲート電極との間に
はその下を通過する電荷をコントロールするゲート電極
が設けられ、また、蓄積ゲート電極の近傍にはこの電極
下からあふれた電荷を吸収するオーバーフロードレイン
が設けられており、このオーバーフロードレインと蓄積
ゲート電極との間にはオーバーフロー制御電極が設けら
れている。
変換電荷を一時蓄積ゲート電極下に蓄積しこれをトラン
スファゲート電極を操作して電荷転送部へ送り込むタイ
プのものであって、受光領域と蓄積ゲート電極との間に
はその下を通過する電荷をコントロールするゲート電極
が設けられ、また、蓄積ゲート電極の近傍にはこの電極
下からあふれた電荷を吸収するオーバーフロードレイン
が設けられており、このオーバーフロードレインと蓄積
ゲート電極との間にはオーバーフロー制御電極が設けら
れている。
そして、本発明の固体撮像素子の特徴とするところは、
ゲート電極とオーバーフロー制御電極とが電気的に接続
され、かつ、ゲート電極下におけるチャネル幅の方がオ
ーバーフロー制御電極下のそれより短くなされている点
である。
ゲート電極とオーバーフロー制御電極とが電気的に接続
され、かつ、ゲート電極下におけるチャネル幅の方がオ
ーバーフロー制御電極下のそれより短くなされている点
である。
[実施例] 次に、本発明の実施例について図面を参照して説明す
る。
る。
第1図は、本発明の一実施例を示す平面図、第2図
(a)は、そのII−II′線断面図であって、これらの図
において、第3図および第4図の従来例と共通する部分
には同一の参照番号が付されているので重複する説明は
省略する。この実施例では、ゲート電極4とオーバーフ
ロー制御電極8とが一体化されており、そしてオーバー
フロー制御電極8下に形成されるチャネルの幅W2は、ゲ
ート電極4下のチャネルの幅W1より長くなされている。
(a)は、そのII−II′線断面図であって、これらの図
において、第3図および第4図の従来例と共通する部分
には同一の参照番号が付されているので重複する説明は
省略する。この実施例では、ゲート電極4とオーバーフ
ロー制御電極8とが一体化されており、そしてオーバー
フロー制御電極8下に形成されるチャネルの幅W2は、ゲ
ート電極4下のチャネルの幅W1より長くなされている。
第2図(a)の断面の沿った半導体基板表面のポテンシ
ャル分布を第2図(b)に示す。
ャル分布を第2図(b)に示す。
ゲート電極4とオーバーフロー制御電極8には同一の電
圧が印加されるが、チャネル幅Wについてはゲート電極
直下のチャネル幅W1がオーバーフロー制御電極8直下の
チャネル幅W2より短いため、狭チャネル効果にらりゲー
ト電極4直下のポテンシャル井戸の深さφ4は、オーバ
ーフロー制御電極8直下のポテンシャル井戸の深さφ8
より少し浅くなる。このため、光電変換された電荷が多
い時には、蓄積ゲート電極5直下のあふれた電荷はオー
バーフロー制御電極8直下のポテンシャル井戸を通って
オーバーフロードレイン領域9へ流れ込む。よって、確
実にブルーミングを抑制することができる。このように
両電極直下のチャネル幅に差をつけることにより両電極
下のポテンシャルの差を精度よくコントロールできるの
で、両電極に印加する電圧差によってポテンシャルに差
をつける場合のようにマージンをとる必要がなくなり、
蓄積ゲート電極4下に蓄積可能な電荷量を増加させるこ
とができる。
圧が印加されるが、チャネル幅Wについてはゲート電極
直下のチャネル幅W1がオーバーフロー制御電極8直下の
チャネル幅W2より短いため、狭チャネル効果にらりゲー
ト電極4直下のポテンシャル井戸の深さφ4は、オーバ
ーフロー制御電極8直下のポテンシャル井戸の深さφ8
より少し浅くなる。このため、光電変換された電荷が多
い時には、蓄積ゲート電極5直下のあふれた電荷はオー
バーフロー制御電極8直下のポテンシャル井戸を通って
オーバーフロードレイン領域9へ流れ込む。よって、確
実にブルーミングを抑制することができる。このように
両電極直下のチャネル幅に差をつけることにより両電極
下のポテンシャルの差を精度よくコントロールできるの
で、両電極に印加する電圧差によってポテンシャルに差
をつける場合のようにマージンをとる必要がなくなり、
蓄積ゲート電極4下に蓄積可能な電荷量を増加させるこ
とができる。
また、このようにして作られる固体撮像素子では、ゲー
ト電極4とオーバーフロー制御電極8とに同一の電圧を
印加することができるので配線を1本減らすことができ
る。
ト電極4とオーバーフロー制御電極8とに同一の電圧を
印加することができるので配線を1本減らすことができ
る。
なお、以上の実施例では、P型半導体基板を用いたもの
であったが、これをN型半導体基板を用いたものに変更
することができる。さらに、N型(またはP型)半導体
基板を用いP(またはN)型ウェル領域内に各素子を形
成するようにしてもよい。
であったが、これをN型半導体基板を用いたものに変更
することができる。さらに、N型(またはP型)半導体
基板を用いP(またはN)型ウェル領域内に各素子を形
成するようにしてもよい。
[発明の効果] 以上説明したように、本発明は、ゲート電極直下のチャ
ネル幅をオーバーフロー制御電極直下のそれより短くし
たものであるので、本発明によれば狭チャネル効果を利
用してオーバーフロー制御電極下のポテンシャル井戸の
深さをゲート電極下のそれより深くすることができ、ま
た、そのポテンシャル差を精度よくコントロールするこ
とができる。したがって、本発明によれば、従来例のよ
うに各電極への印加電圧にマージンを設ける必要がなく
なり、蓄積ゲート電極下に蓄積可能な電荷量を増加さ
せ、撮像素子の感度を向上させることができる。また、
本発明によれば、両電極に印加する電圧は一種類で済む
ので、電圧生成回路、電源配線を1個省略することがで
き、回路、配線を簡素化することができる。
ネル幅をオーバーフロー制御電極直下のそれより短くし
たものであるので、本発明によれば狭チャネル効果を利
用してオーバーフロー制御電極下のポテンシャル井戸の
深さをゲート電極下のそれより深くすることができ、ま
た、そのポテンシャル差を精度よくコントロールするこ
とができる。したがって、本発明によれば、従来例のよ
うに各電極への印加電圧にマージンを設ける必要がなく
なり、蓄積ゲート電極下に蓄積可能な電荷量を増加さ
せ、撮像素子の感度を向上させることができる。また、
本発明によれば、両電極に印加する電圧は一種類で済む
ので、電圧生成回路、電源配線を1個省略することがで
き、回路、配線を簡素化することができる。
【図面の簡単な説明】 第1図は、本発明の一実施例示す平面図、第2図(a)
と第2図(b)は、第1図のII−II′線断面図とその断
面におけるポテンシャル図、第3図は、従来例を示す平
面図、第4図(a)と第4図(b)は、第3図のIVa−I
Va′線断面図とIVb−IVb′線断面図、第5図(a)、第
5図(b)は、それぞれ、第4図(a)、第4図(b)
の断面におけるポテンシャル図である。 1…P型半導体基板、2…N型受光領域、3…絶縁膜、
4、4a…ゲート電極、5…蓄積ゲート電極、6…トラン
スファゲート電極、7…電荷転送部、8、8a…オーバー
フロー制御電極、9…オーバーフロードレイン領域。
と第2図(b)は、第1図のII−II′線断面図とその断
面におけるポテンシャル図、第3図は、従来例を示す平
面図、第4図(a)と第4図(b)は、第3図のIVa−I
Va′線断面図とIVb−IVb′線断面図、第5図(a)、第
5図(b)は、それぞれ、第4図(a)、第4図(b)
の断面におけるポテンシャル図である。 1…P型半導体基板、2…N型受光領域、3…絶縁膜、
4、4a…ゲート電極、5…蓄積ゲート電極、6…トラン
スファゲート電極、7…電荷転送部、8、8a…オーバー
フロー制御電極、9…オーバーフロードレイン領域。
Claims (1)
- 【請求項1】第1導電型の半導体基板表面に形成された
第2導電型の受光領域と、前記受光領域に隣接して半導
体基板の表面に絶縁膜を介して設けられたゲート電極
と、前記ゲート電極に隣接して設けられた前記受光領域
で発生し前記ゲート電極下を通過してきた光電変換電荷
を蓄積するためのポテンシャル井戸を形成する蓄積ゲー
ト電極と、前記蓄積ゲート電極の一辺に隣接して設けら
れ前記蓄積ゲート電極下に蓄積された光電変換電荷の電
荷転送部への転送をコントロールするトランスファゲー
ト電極と、前記蓄積ゲート電極の他の一辺に隣接して設
けられたオーバーフロー制御電極と、前記オーバーフロ
ー制御電極に隣接して前記半導体基板表面に形成された
第2導電型のオーバーフロードレイン領域とを具備する
固体撮像素子において、前記ゲート電極と前記オーバー
フロー制御電極とは電気的に接続されておりかつ前記オ
ーバーフロー制御電極下のチャネルの幅は前記ゲート電
極下のそれより長いことを特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161284A JPH07118529B2 (ja) | 1989-06-24 | 1989-06-24 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161284A JPH07118529B2 (ja) | 1989-06-24 | 1989-06-24 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327569A JPH0327569A (ja) | 1991-02-05 |
| JPH07118529B2 true JPH07118529B2 (ja) | 1995-12-18 |
Family
ID=15732184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161284A Expired - Fee Related JPH07118529B2 (ja) | 1989-06-24 | 1989-06-24 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118529B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2713878B1 (fr) * | 1993-12-07 | 1996-03-08 | Garidel Jean Paul | Machine pour assembler des composants sur un support, en phase vapeur, auto-stabilisée thermiquement. |
-
1989
- 1989-06-24 JP JP1161284A patent/JPH07118529B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327569A (ja) | 1991-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |