JPH07118643B2 - データを処理するための回路網 - Google Patents

データを処理するための回路網

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JPH07118643B2
JPH07118643B2 JP61221742A JP22174286A JPH07118643B2 JP H07118643 B2 JPH07118643 B2 JP H07118643B2 JP 61221742 A JP61221742 A JP 61221742A JP 22174286 A JP22174286 A JP 22174286A JP H07118643 B2 JPH07118643 B2 JP H07118643B2
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emitter
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シーメンス、アクチエンゲゼルシヤフト
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明、電算機設備における回路網であって、所定の負
担能力の一つの送信器と、２段または３段に直列結合さ
れた差動増幅器を有する多数の受信器とを備え、受信器
の総数ｎが送信器の負担能力を著しく上回っていて、受
信器の総数ｎがそれぞれn2個の受信器を有するグループ
に分割されているような大きなビット幅を有するデータ
を処理するCML（電流モード論理）回路技術における回
路網に関する。
〔従来の技術〕
大きな計算機設備では、処理すべきデータが並列処理さ
れなければならない例えば72ビットという非常に大きな
ビット幅を有する。集積度が増し、接続ピン数が増せ
ば、LSIユニットにおいて大部分のデータワードまたは
全部のデータワードさえも並列処理することが可能とな
る。このことは内部では、例えばビット幅ｎのデータワ
ードのためのレジスタおよびマルチプレクサにおいて一
つの制御信号によって結合要素のｎ個の入力（例えばク
ロック入力あるいはアドレス入力）を制御しなければな
らないという結果をもたらす。
一つの送信器により制御可能な入力に接続された受信器
の個数，所謂ファンアウトは、送信器の負担能力によっ
て制限される。また、マスタスライス方式にて構成さ
れ、多数の範囲に分割された所定の大きさの構成エレメ
ントの部分を含むような集積ユニットの場合にも同様に
ファンアウトは固定的に与えられる。通常セルライブラ
リの助けにて選択可能なCML回路技術のバイポーラトラ
ンジスタからなる部分回路（セル群）のファンアウトn1
は、圧倒的にほゞ８である。この値は次の実施例にも基
礎にされており、その場合に勿論異なる値に関しても同
じ考察が当てはまる。
しばしば大きなビット幅ｎにおける受信器の数は送信器
の許容ファンアウトn1よりも遥かに大きい。その場合に
は、送信器によって制御されてそれぞれn1個の受信器を
制御する付加的な増幅器を使用すればよい。このように
すれば（n1）２個の受信器を賄うことができる。増幅器
としては一般に第４図によるORゲートが使用される。こ
の種の回路網は第５図に示された、送信器S,増幅器Ｖお
よび受信器Ｅからなる構成を有する。
〔発明が解決しようとする問題点〕
増幅器要素を使用した場合には、信号遅延時間，損失電
力およびセル数が増大するという欠点がある。更に、
（n1）２個以上の受信器の場合には増幅器が直列に接続
されなければならない。
一つの送信器によって制御可能な受信器の個数を増加さ
せる別の可能性は、送信器として用いられる回路セルの
ファンアウトの増大にある。その場合に選択は２倍また
は３倍のドライブ能力に限定されるに留まる。というの
はこの種の各回路セルにおいて必要な構成素子数が非常
に増大するからである。信号遅延時間が真先に長引くこ
とはないが、しかし高められたドライブ能力が全ての存
在する受信器の制御に十分でない場合には更に付加的な
増幅器を設けなければならない。
ｋ倍のドライブ能力を有する送信器SVを備えた回路網の
構成が第６図に示されている。
本発明の目的は、大きなビット幅ｎを有するデータワー
ドの処理のために２段または３段の直列結合を備えたCM
L回路技術におけるレジスタセルまたはマルチプレクサ
セルのためのセル構成において、一つの送信器によって
多数の受信器が制御可能であり、しかもこの回路網が著
しく小さい損失電力・遅延時間積を有し、ビット当たり
の構成素子が従来の回路網よりも少なくなるようにする
ことにある。
〔問題点を解決するための手段〕
この目的は、本発明によれば、それぞれn2個の受信器を
有するそれぞれのグループの受信器の入力回路は、高め
られたパワー能力の２段のエミッタホロワセルを有する
１つの共通の入力回路に統合され、その際該２段のエミ
ッタホロワセルの第２の段のエミッタ電流は、グループ
に属するそれぞれの受信器のエミッタ電流の大きさを少
なくとも有し、グループに属するそれぞれの受信器の直
列結合の第２ないし第３の段の参照電位は、前記２段の
エミッタホロワセルの信号レベルシフトに適合されてい
ることによって達成される。
本発明により得られる小さい損失電力・走行時間積およ
び少ない構成素子という利点は、走行時間を長くし、素
子数の増加をもたらす公知技術における増幅器が省略さ
れたことにより得られるものである。共通のエミッタフ
ォロワ段を備えることにより、増幅器の省略にも拘ら
ず、大きなファンアウトは確保され得る。
〔実施例〕
以下、図面を参照しながら本発明を実施例について更に
詳細に説明する。
第１図は本発明により構成された回路網構成図を示し、
第２図は２ビット・マルチプレクサの従来の実施例を示
し、第３図は多数のマルチプレクサを備えた本発明によ
る回路装置を示す。
第５図および第６図による表示と同様に第１図は本発明
による回路網を示し、ここではファンアウトn1を有する
１つの送信器Ｓと、それにしたがってそれぞれn2個の受
信器Ｅ＊を有するn1個のグループMZとが設けられてい
る。受信器Ｅ＊の各グループMZは高められたパワー能力
を有する２段のエミッタホロワEFを介して制御される。
前置されたエミッタホロワEFを備えたかゝる受信器グル
ープMZは後で複合セルとして示す。
第３図における２ビット・マルチプレクサを有する複合
セルの実施例の詳細な表示を説明する前に直列結合を有
するCML回路技術における通常の２ビット・マルチプレ
クサセルを示す第２図を参照する。マルチプレクサセル
は３つの差動増幅器を有し、そのうち第１のロジックの
直列結合平面の上方の両差動増幅器は共通の２重エミッ
タトランジスタT1を有する。トランジスタT1のコレクタ
は出力Ｑと接続されると共に、コレクタ抵抗Ｒを介して
基準電位として用いられる運転電源端子VCCに接続され
ている。トランジスタT1のベースは第１の比較電位VR1
にある。マスタスライス装置の構成素子部分が２重エミ
ッタトランジスタを持たない場合には、トランジスタT1
は一方でコレクタが他方でベースが並列接続された２つ
の単一のトランジスタによって実現することができる。
トランジスタT1と共に、第１のデータビットD0をベース
に接続されたトランジスタT2が第１の差動増幅器を構成
している。第２のデータビットD1によって制御される第
２の差動増幅器はトランジスタT1とトランジスタT3との
協動によって生じる。
第１もしくは第２の差動増幅器のトランジスタT1,T2も
しくはT1,T3の互いに接続されたエミッタ対は、第２の
ロジックの直列結合平面に付属する第３の差動増幅器の
エミッタ結合されたトランジスタT4もしくはT5のコレク
タに接続されている。
第３の差動増幅器のスイッチング状態は、定電流I3が供
給されるのは第１の差動増幅器か又は第２の差動増幅器
かを、即ち出力Ｑに接続されるのは第１のデータビット
D0か又は第２のデータビットD1かを区別する。第２のロ
ジック平面の差動増幅器はトランジスタT6および定電流
I1を供給する定電流源からなるエミッタホロワを介して
アドレスビットＡによって制御される。このエミッタホ
ロワはシフトされた信号レベルの中間値が比較電位VR2
に対応するようにアドレスビットＡの２進値のレベルシ
フトを起こさせる。第２図において垂直破線の右側にあ
る２ビット・マルチプレクサの回路部分は次に本体セル
として示されている。
第３図は本発明による複合２ビット・マルチプレクサセ
ルを示し、これは全部でn2個の本体セルを有するが、こ
のうち最初と最後の本体セルだけが図示されている。第
２図との比較によって、回路構成に関して与えられた第
２図により詳述した本体セルとの一致性を容易に認識す
ることができる。それゆえ、図の簡単化のため参照符号
がかなり省略されている。
本体セルの第３の差動増幅器の制御入力は並列接続され
て、アドレスビットＡにて制御されるエミッタホロワセ
ルの出力に接続されている。エミッタホロワセルは直列
接続された２つのエミッタホロワからなり、その場合に
トランジスタT6と定電流I1のための定電流源からなる第
１のエミッタホロワは既に第２図にて説明したエミッタ
ホロワと同一である。後段に接続された第２のエミッタ
ホロワは、高められた電流負担能力のトランジスタT7を
備え、より高い電流I2にて駆動される。トランジスタT7
は例えば通常の構成素子部分からなる２または３個のト
ランジスタの対応せる電極の並列接続によって実現する
ことができる。
第２図による本体セルと第３図による本体セルとの間に
おける相違は元は第２の直列結合平面に付属したが今や
第３の直列結合平面に属す第３の差動増幅器のための比
較電位の高さにある。つまり、第３図による本体セルの
比較電位VR3を確定する場合に、２段のエミッタホロワ
セルT6,T7によるアドレスビットＡの２進値の二重の信
号レベルシフトを考慮しなければならない。
今まで扱われた全ての例にとって好都合な条件のもとで
エミッタホロワセルの最大ファンアウトを16を越えて高
めることはないのは好適である。なぜならば、さもない
と立下がりおよび立上がりの信号エッジの過大な遅延時
間差が生じるからである。この制限によっても、n1＝８
なる最大ファンアウトを有する一つの送信器により既に
128個の受信器を賄うことができる。
本発明による措置の適用は２ビット・マルチプレクサに
限らず、それぞれかゝる回路装置の多数に対して第２ま
たは第３の直列結合平面における差動増幅器の制御のた
めの共通な制御信号を有効ならしめようとするような、
２段または３段の直列結合を有するCML回路技術におけ
る全ての回路装置に可能である。
かゝる回路装置の典型的な例が並列データ入力および／
または出力用のレジスタ又はシフトレジスタのためのレ
ジスタ段（西独特許第3,147,547号及び第2,821,231号公
報参照）である。これらの場合にも、本体セルは、個々
のレジスタ段におけるクロックパルスの入力のための入
力エミッタホロワの省略によって構成され、それから多
数の本体セルと前置された共通の１つのエミッタホロワ
セルからなる複合セルが構成される。既に述べたよう
に、１つの送信器Ｓと、それぞれ１つのエミッタホロワ
セルEFおよびn2個の受信器としての本体セルＥ＊からな
るn1個の複合セルMZとを備えた回路網の共通な構成が第
１図に示されている。
〔効果〕
これまで言及した回路網構成の以下の比較に関して、第
５図の回路網構成は場合ａ）として、第６図の回路網構
成は場合ｂ）として、第１図の回路網構成は場合ｃ）と
して示す。
シミュレーション計算を行い、その場合に２ビット・マ
ルチプレクサと次の値を基礎にした。
ファンアウトn1＝８ 電流I1＝0.5mA 電流I2＝1.5mA 電流I3＝1.5mA 抵抗Ｒ＝300Ω 運転電圧VEE−VCC＝−4.5V 場合ｂ）においては送信器の差動増幅器電流は２・I3＝
3mAである。
次の表（２つに分けて示されている。）は、場合ａ）,
b）,c）について、種々のビット幅ｎに関し、最大アド
レス遅延時間tdA、ビット当たりの損失電力・遅延時間
積Ｑ（＝PV・tdA）、ビット当たりの構成素子数ｍを示
す。
表は、調査された３つのすべての量に関してビット幅ｎ
≧16について既に、場合ｃ）による本発明の回路網構成
の明白な有利性を示している。これは、その場合に付加
的な増幅器が必要ではあるが、ビット幅ｎ＞128につい
ても当てはまる。
本発明により得られる小さい損失電力・走行時間積およ
び少ない構成素子という利点は、走行時間を長くし、素
子数の増加をもたらす公知技術における増幅器が省略さ
れたことにより得られるものである。共通のエミッタフ
ォロワ段を備えることにより、増幅器の省略にも拘ら
ず、大きなファンアウトは確保され得る。
【図面の簡単な説明】
第４図は従来の回路網において使用される増幅器を例示
する回路図、第５図および第６図は従来の互いに異なる
回路網構成を示すブロック図、第１図は本発明による回
路網構成を示すブロック図、第２図は公知の２ビット・
マルチプレクサの実施例を示す回路図、第３図は多数の
マルチプレクサを備えた本発明による回路装置の実施例
を示す回路図である。 Ｓ……送信器、Ｅ＊……受信器、MZ……受信器グルー
プ、Ｅ……エミッタホロワセル。
フロントページの続き (56)参考文献 特開 昭59−219014（ＪＰ，Ａ) 特開 昭59−208940（ＪＰ，Ａ) 澤地良史監修 小山一平，窪田清共著 「ＩＣ回路ハンドブック〜論理回路の設計 から実装まで〜」昭49−11−８，ラティス Ｐ．68−71

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】１つの送信器と、２段または３段に直列結
    合された差動増幅器を有する多数の受信器である２ビッ
    トマルチプレクサと、前記それぞれの直列結合の第２ま
    たは第３の段の差動増幅器を制御する入力回路とを備
    え、その際該２ビット・マルチプレクサの選択アドレス
    を供給するためのアドレス入力が受信器入力を形成して
    おり、受信器の総数ｎが送信器の負担能力を上回ってい
    て、受信器の総数ｎがそれぞれn2個の受信器を有するグ
    ループに分割されているような、データを処理する電流
    モード論理回路技術における回路網において、それぞれ
    n2個の受信器（Ｅ＊）を有するそれぞれのグループの受
    信器の入力回路は、２段のエミッタホロワセル（EF;T
    6、T7）を有する１つの共通の入力回路に統合され、そ
    の該際２段のエミッタホロワセル（EF;T6、T7）の第２
    の段（T7）のエミッタ電流（I2）は、グループに属する
    それぞれの受信器（Ｅ＊）のエミッタ電流（I3）の大き
    さを少なくとも有し、グループに属するそれぞれの受信
    器（Ｅ＊）の直列結合の第２ないし第３の段の参照電位
    （VR3）は、前記２段のエミッタホロワセル（EF）の信
    号レベルシフトに適合されていることを特徴とするデー
    タを処理するための回路網。
JP61221742A 1985-09-25 1986-09-19 データを処理するための回路網 Expired - Lifetime JPH07118643B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3534221.8 1985-09-25
DE3534221 1985-09-25

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JPS6273815A JPS6273815A (ja) 1987-04-04
JPH07118643B2 true JPH07118643B2 (ja) 1995-12-18

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ID=6281919

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Application Number Title Priority Date Filing Date
JP61221742A Expired - Lifetime JPH07118643B2 (ja) 1985-09-25 1986-09-19 データを処理するための回路網

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US (1) US4780629A (ja)
EP (1) EP0218121B1 (ja)
JP (1) JPH07118643B2 (ja)
AT (1) ATE62774T1 (ja)
DE (1) DE3678783D1 (ja)

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