JPH07120751B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07120751B2 JPH07120751B2 JP60288208A JP28820885A JPH07120751B2 JP H07120751 B2 JPH07120751 B2 JP H07120751B2 JP 60288208 A JP60288208 A JP 60288208A JP 28820885 A JP28820885 A JP 28820885A JP H07120751 B2 JPH07120751 B2 JP H07120751B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特にα線などの放射
線によるソフトエラーを除去できる半導体記憶装置に関
するものである。
線によるソフトエラーを除去できる半導体記憶装置に関
するものである。
［従来の技術］ 従来、この種の半導体記憶装置として第４図に示すもの
があった。第４図は、従来の256KダイナミックRAMのメ
モリセル部の構造を示す断面図である。初めにこのメモ
リセル部の構成について説明する。図において、p-形半
導体基板１上に反転、寄生防止のためのp+形領域10が形
成されており、さらにこのp+形領域上に素子間を分離す
るための分離絶縁膜９が形成されている。また、p-形半
導体基板１上に情報を記憶するための電荷蓄積領域とな
るn+形領域６が形成されており、このn+形領域上に第１
ゲート絶縁膜４が形成されている。さらに第１ゲート絶
縁膜４上および分離絶縁膜９上に電源に接続された第１
ゲート電極２が形成されている。n+形領域６と第１ゲー
ト絶縁膜４と第１ゲート電極２とはメモリセルを構成す
る。また、p-形半導体基板１上に、n+形領域６と連なる
ように一方のソース／ドレイン領域となるn+形領域80が
形成されており、さらにこのn+形領域80と間隔を隔てて
他方のソース／ドレイン領域となるn+形領域81が形成さ
れている。このn+形領域81はビット線（図示せず）に接
続されている。また、n+形領域80と81間のp-形半導体基
板１上、n+形領域80上およびn+形領域81上に第２ゲート
絶縁膜５が形成されており、この第２ゲート絶縁膜上に
ワード線となる第２ゲート電極３が形成されている。p-
形半導体基板１と、n+形領域80と、n+形領域81と、第２
ゲート絶縁膜５と、第２ゲート電極３とはトランスファ
ゲートトランジスタを構成する。11はn+形領域６とp-形
半導体基板１間に形成される空乏層を、12はn+形領域80
および81とp-形半導体基板１間に形成される空乏層を示
している。
があった。第４図は、従来の256KダイナミックRAMのメ
モリセル部の構造を示す断面図である。初めにこのメモ
リセル部の構成について説明する。図において、p-形半
導体基板１上に反転、寄生防止のためのp+形領域10が形
成されており、さらにこのp+形領域上に素子間を分離す
るための分離絶縁膜９が形成されている。また、p-形半
導体基板１上に情報を記憶するための電荷蓄積領域とな
るn+形領域６が形成されており、このn+形領域上に第１
ゲート絶縁膜４が形成されている。さらに第１ゲート絶
縁膜４上および分離絶縁膜９上に電源に接続された第１
ゲート電極２が形成されている。n+形領域６と第１ゲー
ト絶縁膜４と第１ゲート電極２とはメモリセルを構成す
る。また、p-形半導体基板１上に、n+形領域６と連なる
ように一方のソース／ドレイン領域となるn+形領域80が
形成されており、さらにこのn+形領域80と間隔を隔てて
他方のソース／ドレイン領域となるn+形領域81が形成さ
れている。このn+形領域81はビット線（図示せず）に接
続されている。また、n+形領域80と81間のp-形半導体基
板１上、n+形領域80上およびn+形領域81上に第２ゲート
絶縁膜５が形成されており、この第２ゲート絶縁膜上に
ワード線となる第２ゲート電極３が形成されている。p-
形半導体基板１と、n+形領域80と、n+形領域81と、第２
ゲート絶縁膜５と、第２ゲート電極３とはトランスファ
ゲートトランジスタを構成する。11はn+形領域６とp-形
半導体基板１間に形成される空乏層を、12はn+形領域80
および81とp-形半導体基板１間に形成される空乏層を示
している。
なお、ここでは説明の便宜上、n+形領域80上、第２ゲー
ト電極３上およびn+形領域81上などに形成される層間絶
縁膜、この層間絶縁膜上に形成されるビット線などの配
線部分、これら層間絶縁膜上および配線部分上に形成さ
れる保護膜を省略している。また、不純物拡散領域であ
るn+形領域６を形成する代わりに、第１ゲート電極２に
正電位を与えることにより、第１ゲート絶縁膜４を介し
てp-形半導体基板１上のn+形領域６相当部分にn+形の反
転層を誘起させ、この反転層に電荷を蓄積するようにし
てもよい。
ト電極３上およびn+形領域81上などに形成される層間絶
縁膜、この層間絶縁膜上に形成されるビット線などの配
線部分、これら層間絶縁膜上および配線部分上に形成さ
れる保護膜を省略している。また、不純物拡散領域であ
るn+形領域６を形成する代わりに、第１ゲート電極２に
正電位を与えることにより、第１ゲート絶縁膜４を介し
てp-形半導体基板１上のn+形領域６相当部分にn+形の反
転層を誘起させ、この反転層に電荷を蓄積するようにし
てもよい。
次に、このメモリセル部の動作について説明する。メモ
リセルの電荷蓄積領域であるn+形領域６に、電子が蓄積
されている状態を“0",電子が蓄積されていない状態を
“1"とする。そして、ビット線に接続されているn+形領
域81の電位は、センスアンプ（図示せず）の働きによっ
て予め或る中間電位に保持されている。ここで、ワード
線の電位が上がり、このワード線に接続されているトラ
ンスファゲートトランジスタの第２ゲート電極３の電位
がしきい値電圧よりも高くなると、この第２ゲート電極
の直下にn+形反転層のチャンネルが形成されてn+形領域
6,80とn+形領域81間が導通する。そこで、今メモリセル
の記憶情報が“0"、すなわちn+形領域６に電子が蓄積さ
れている状態の場合には、n+形領域6,80とビット線に接
続されているn+形領域81とが導通することによって、そ
れまで中間電位に保持されていたn+形領域81の電位が下
がり、また反対に、メモリセルの記憶情報が“1"、すな
わちn+形領域６に電子が蓄積されていない状態の場合に
は、この導通によって中間電位にあったn+形領域81の電
位が上がることになる。そして、このビット線の電位の
変化をセンスアンプにより感知、増幅して取出すととも
に、同じ記憶情報をリフレッシュして同一サイクル内に
再度メモリセルに書込むようにしている。
リセルの電荷蓄積領域であるn+形領域６に、電子が蓄積
されている状態を“0",電子が蓄積されていない状態を
“1"とする。そして、ビット線に接続されているn+形領
域81の電位は、センスアンプ（図示せず）の働きによっ
て予め或る中間電位に保持されている。ここで、ワード
線の電位が上がり、このワード線に接続されているトラ
ンスファゲートトランジスタの第２ゲート電極３の電位
がしきい値電圧よりも高くなると、この第２ゲート電極
の直下にn+形反転層のチャンネルが形成されてn+形領域
6,80とn+形領域81間が導通する。そこで、今メモリセル
の記憶情報が“0"、すなわちn+形領域６に電子が蓄積さ
れている状態の場合には、n+形領域6,80とビット線に接
続されているn+形領域81とが導通することによって、そ
れまで中間電位に保持されていたn+形領域81の電位が下
がり、また反対に、メモリセルの記憶情報が“1"、すな
わちn+形領域６に電子が蓄積されていない状態の場合に
は、この導通によって中間電位にあったn+形領域81の電
位が上がることになる。そして、このビット線の電位の
変化をセンスアンプにより感知、増幅して取出すととも
に、同じ記憶情報をリフレッシュして同一サイクル内に
再度メモリセルに書込むようにしている。
［発明が解決しようとする問題点］ 従来のメモリセル部はこのように動作するが、ソース／
ドレイン領域および電荷蓄積領域がn+形領域またはn+形
反転層で形成されているため、α線などの放射線がメモ
リチップ内に入射して生成される電子・正孔対のうち、
電子がn+形領域6,80やn+形領域81に収集されて、本来の
記憶情報を反転させることで誤動作（以下、ソフトエラ
ーと呼ぶ）を発生するという問題点があった。また、こ
の欠点を解消するために、第５図に示すように、電荷蓄
積領域であるn+形領域６に接するようにp+形領域７を形
成してメモリセル容量を増加させ、α線などの放射線で
生成される電子がn+形領域６に収集されても誤動作しな
いように、臨界電荷量を大きくしてソフトエラーを防止
する手段があるが、n+形領域80やビット線に接続されて
いるn+形領域81は電子の収集に対して保護されておら
ず、また付加的にn+形領域80,81の周囲にp+形領域を設
けると、せいぜい１〜３μｍといった狭い第２ゲート電
極３下にp+形領域が形成されてトランスファゲートトラ
ンジスタを安定に動作させることが困難になるという問
題点があった。
ドレイン領域および電荷蓄積領域がn+形領域またはn+形
反転層で形成されているため、α線などの放射線がメモ
リチップ内に入射して生成される電子・正孔対のうち、
電子がn+形領域6,80やn+形領域81に収集されて、本来の
記憶情報を反転させることで誤動作（以下、ソフトエラ
ーと呼ぶ）を発生するという問題点があった。また、こ
の欠点を解消するために、第５図に示すように、電荷蓄
積領域であるn+形領域６に接するようにp+形領域７を形
成してメモリセル容量を増加させ、α線などの放射線で
生成される電子がn+形領域６に収集されても誤動作しな
いように、臨界電荷量を大きくしてソフトエラーを防止
する手段があるが、n+形領域80やビット線に接続されて
いるn+形領域81は電子の収集に対して保護されておら
ず、また付加的にn+形領域80,81の周囲にp+形領域を設
けると、せいぜい１〜３μｍといった狭い第２ゲート電
極３下にp+形領域が形成されてトランスファゲートトラ
ンジスタを安定に動作させることが困難になるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、微細化構造にあってもトランジスタ特性を損
なわずに、単純な構造でα線などの放射線によるソフト
エラーを除去できる半導体記憶装置を得ることを目的と
する。
たもので、微細化構造にあってもトランジスタ特性を損
なわずに、単純な構造でα線などの放射線によるソフト
エラーを除去できる半導体記憶装置を得ることを目的と
する。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、主表面を有する、第
１導電型の半導体基板を備える。上記半導体基板の上
に、ゲート絶縁膜を介在させて、ゲート電極が設けられ
ている。上記半導体基板の主表面中であって、上記ゲー
ト電極の両側に、第２導電型のソース／ドレイン領域の
一方とソース／ドレイン領域の他方とが設けられてい
る。上記半導体基板の主表面中であって、上記ソース／
ドレイン領域の一方と上記ソース／ドレイン領域の他方
との間に、チャネル領域が形成される。上記半導体基板
の主表面中であって、上記ソース／ドレイン領域の一方
に接続されるように、メモリセルの電荷蓄積領域とな
る、第２導電型の電荷蓄積領域が設けられている。上記
電荷蓄積領域の直下であり、該電荷蓄積領域に接するよ
うに、上記半導体基板の不純物濃度よりも不純物濃度が
高い、第１導電型の第１の半導体領域が設けられてい
る。上記ソース／ドレイン領域の一方の直下であり、該
ソース／ドレイン領域の一方に接するように、かつ上記
チャネル領域内に入らないように、上記半導体基板の不
純物濃度よりも不純物濃度が高い、第１導電型の第２の
半導体領域が設けられている。上記ソース／ドレイン領
域の他方の直下であり、該ソース／ドレイン領域の他方
に接するように、かつ上記チャネル領域内に入らないよ
うに、上記半導体基板の不純物濃度よりも不純物濃度が
高い、第１導電型の第３の半導体領域が設けられてい
る。
１導電型の半導体基板を備える。上記半導体基板の上
に、ゲート絶縁膜を介在させて、ゲート電極が設けられ
ている。上記半導体基板の主表面中であって、上記ゲー
ト電極の両側に、第２導電型のソース／ドレイン領域の
一方とソース／ドレイン領域の他方とが設けられてい
る。上記半導体基板の主表面中であって、上記ソース／
ドレイン領域の一方と上記ソース／ドレイン領域の他方
との間に、チャネル領域が形成される。上記半導体基板
の主表面中であって、上記ソース／ドレイン領域の一方
に接続されるように、メモリセルの電荷蓄積領域とな
る、第２導電型の電荷蓄積領域が設けられている。上記
電荷蓄積領域の直下であり、該電荷蓄積領域に接するよ
うに、上記半導体基板の不純物濃度よりも不純物濃度が
高い、第１導電型の第１の半導体領域が設けられてい
る。上記ソース／ドレイン領域の一方の直下であり、該
ソース／ドレイン領域の一方に接するように、かつ上記
チャネル領域内に入らないように、上記半導体基板の不
純物濃度よりも不純物濃度が高い、第１導電型の第２の
半導体領域が設けられている。上記ソース／ドレイン領
域の他方の直下であり、該ソース／ドレイン領域の他方
に接するように、かつ上記チャネル領域内に入らないよ
うに、上記半導体基板の不純物濃度よりも不純物濃度が
高い、第１導電型の第３の半導体領域が設けられてい
る。
［作用］ この発明に係る半導体装置によれば、第２導電型の電荷
蓄積領域、ソース／ドレイン領域の一方、およびソース
／ドレイン領域の他方の、それぞれの直下に、これらの
領域にそれぞれ接するように、第１導電型の半導体基板
の不純物濃度よりも高い、第１導電型の半導体領域（第
１の半導体領域、第２の半導体領域、第３の半導体領
域）を形成したので、微細化構造になっても、トランジ
スタ特性を損なわずに、単純な構造で、α線などの放射
線によるソフトエラー、を除去できる半導体記憶装置と
なる。
蓄積領域、ソース／ドレイン領域の一方、およびソース
／ドレイン領域の他方の、それぞれの直下に、これらの
領域にそれぞれ接するように、第１導電型の半導体基板
の不純物濃度よりも高い、第１導電型の半導体領域（第
１の半導体領域、第２の半導体領域、第３の半導体領
域）を形成したので、微細化構造になっても、トランジ
スタ特性を損なわずに、単純な構造で、α線などの放射
線によるソフトエラー、を除去できる半導体記憶装置と
なる。
［実施例］ 以下、この発明の実施例を図について説明する。なお、
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体記憶装置のメ
モリセル部の構造を示す断面図である。この実施例の構
成が第４図のメモリセル部の構成と異なる点は以下の点
である。すなわち、たとえば不純物濃度が1013〜1016cm
-3のp-形半導体基板１上に、情報を記憶するための電荷
蓄積領域となるn+形領域６と接するように、たとえば不
純物濃度が1014〜1018cm-3のp+形領域７が形成されてい
る。また、p-形半導体基板１上に、一方のソース／ドレ
イン領域となるn+形領域80と接するように、かつp+形領
域７と連なるように、かつ第２ゲート絶縁膜５下部のチ
ャンネル領域内に入らないように、たとえば不純物濃度
が1014〜1018cm-3のp+形領域130が形成されている。さ
らに、p-形半導体基板１上に、他方のソース／ドレイン
領域となりかつビット線に接続されるn+形領域81に接す
るように、かつ第２ゲート絶縁膜５下部のチャンネル領
域内に入らないように、たとえば不純物濃度が1014〜10
18cm-3のp+形領域131が形成されている。
モリセル部の構造を示す断面図である。この実施例の構
成が第４図のメモリセル部の構成と異なる点は以下の点
である。すなわち、たとえば不純物濃度が1013〜1016cm
-3のp-形半導体基板１上に、情報を記憶するための電荷
蓄積領域となるn+形領域６と接するように、たとえば不
純物濃度が1014〜1018cm-3のp+形領域７が形成されてい
る。また、p-形半導体基板１上に、一方のソース／ドレ
イン領域となるn+形領域80と接するように、かつp+形領
域７と連なるように、かつ第２ゲート絶縁膜５下部のチ
ャンネル領域内に入らないように、たとえば不純物濃度
が1014〜1018cm-3のp+形領域130が形成されている。さ
らに、p-形半導体基板１上に、他方のソース／ドレイン
領域となりかつビット線に接続されるn+形領域81に接す
るように、かつ第２ゲート絶縁膜５下部のチャンネル領
域内に入らないように、たとえば不純物濃度が1014〜10
18cm-3のp+形領域131が形成されている。
次に、第2A図〜第2C図を用いてこのメモリセル部の製造
方法について説明する。まず、p-形半導体基板１にｐ形
不純物を選択的にイオン注入してイオン注入層を形成
し、このイオン注入層を拡散して反転、寄生防止のため
のp+形領域10を形成し、この後p+形領域10上に素子間を
分離するための分離絶縁膜９を形成する。続いて、p-形
半導体基板１にｎ形不純物を選択的にイオン注入してイ
オン注入層を形成し、このイオン注入層を拡散してn+形
領域６を形成し、この後n+形領域6,p-形半導体基板１に
ｐ形不純物を選択的にイオン注入してイオン注入層を形
成し、このイオン注入層を拡散してp+形領域７を形成す
る。続いて、第１ゲート電極２、第２ゲート電極３、第
１ゲート絶縁膜４、第２ゲート絶縁膜５を通常の製造方
法で形成する。続いて、第１ゲート電極2,第２ゲート電
極３をマスクとしてp-形半導体基板１にｎ形不純物をイ
オン注入してn+形領域80,81を形成する（第2A図）。次
に、第２ゲート電極３上をレジスト膜パターン14で覆
い、第１ゲート電極2,レジスト膜パターン14をマスクと
してn+形領域80とp-形半導体基板１、およびn+形領域81
とp-形半導体基板１にｐ形不純物をイオン注入する（第
2B図）。次に、形成されたイオン注入層を拡散してp+形
領域130,131を形成する（第2C図）。ここで、トランス
ファゲートトランジスタのしきい値電圧は装置の安定動
作を考慮して、周辺トランジスタのしきい値電圧よりも
高く設定しているが、p+形領域130,131が第２ゲート絶
縁膜５下部のチャンネル領域内に形成されると、トラン
スファゲートトランジスタのしきい値電圧が高くなりす
ぎるため、レジスト膜パターン14をマスクとしてｐ形不
純物をイオン注入し、拡散により形成されるp+形領域13
0,131が第２ゲート絶縁膜５下部のチャンネル領域内に
入らないように制御している。
方法について説明する。まず、p-形半導体基板１にｐ形
不純物を選択的にイオン注入してイオン注入層を形成
し、このイオン注入層を拡散して反転、寄生防止のため
のp+形領域10を形成し、この後p+形領域10上に素子間を
分離するための分離絶縁膜９を形成する。続いて、p-形
半導体基板１にｎ形不純物を選択的にイオン注入してイ
オン注入層を形成し、このイオン注入層を拡散してn+形
領域６を形成し、この後n+形領域6,p-形半導体基板１に
ｐ形不純物を選択的にイオン注入してイオン注入層を形
成し、このイオン注入層を拡散してp+形領域７を形成す
る。続いて、第１ゲート電極２、第２ゲート電極３、第
１ゲート絶縁膜４、第２ゲート絶縁膜５を通常の製造方
法で形成する。続いて、第１ゲート電極2,第２ゲート電
極３をマスクとしてp-形半導体基板１にｎ形不純物をイ
オン注入してn+形領域80,81を形成する（第2A図）。次
に、第２ゲート電極３上をレジスト膜パターン14で覆
い、第１ゲート電極2,レジスト膜パターン14をマスクと
してn+形領域80とp-形半導体基板１、およびn+形領域81
とp-形半導体基板１にｐ形不純物をイオン注入する（第
2B図）。次に、形成されたイオン注入層を拡散してp+形
領域130,131を形成する（第2C図）。ここで、トランス
ファゲートトランジスタのしきい値電圧は装置の安定動
作を考慮して、周辺トランジスタのしきい値電圧よりも
高く設定しているが、p+形領域130,131が第２ゲート絶
縁膜５下部のチャンネル領域内に形成されると、トラン
スファゲートトランジスタのしきい値電圧が高くなりす
ぎるため、レジスト膜パターン14をマスクとしてｐ形不
純物をイオン注入し、拡散により形成されるp+形領域13
0,131が第２ゲート絶縁膜５下部のチャンネル領域内に
入らないように制御している。
次に、このメモリセル部の動作について説明する。上記
したソフトエラーは、チップ内にα線などの放射線が入
射したときに生成される電子・正孔対のうち、電子がn+
形領域６やn+形領域80,81に収集されて引き起こされ
る。すなわち、チップ内に入射したα線はエネルギを失
って停止するまでに、その飛程に沿って多数の電子・正
孔対を生成し、空乏層11,12内で生成された電子・正孔
対は、空乏層11,12内部の電場により直ちに分離され、
電子はn+形領域6,80,81に収集され、正孔はp-形半導体
基板１を通って流れ落ちる。また、n+形領域6,80,81の
内部で生成された電子・正孔対は再結合するため電子の
増減には全く寄与せず、p-形半導体基板１の内部で生成
された電子・正孔対は、拡散によって空乏層11,12に達
した電子のみがn+形領域6,80,81に収集されてソフトエ
ラーを引き起こし、他のものはp-形半導体基板１内で再
結合されることになる。
したソフトエラーは、チップ内にα線などの放射線が入
射したときに生成される電子・正孔対のうち、電子がn+
形領域６やn+形領域80,81に収集されて引き起こされ
る。すなわち、チップ内に入射したα線はエネルギを失
って停止するまでに、その飛程に沿って多数の電子・正
孔対を生成し、空乏層11,12内で生成された電子・正孔
対は、空乏層11,12内部の電場により直ちに分離され、
電子はn+形領域6,80,81に収集され、正孔はp-形半導体
基板１を通って流れ落ちる。また、n+形領域6,80,81の
内部で生成された電子・正孔対は再結合するため電子の
増減には全く寄与せず、p-形半導体基板１の内部で生成
された電子・正孔対は、拡散によって空乏層11,12に達
した電子のみがn+形領域6,80,81に収集されてソフトエ
ラーを引き起こし、他のものはp-形半導体基板１内で再
結合されることになる。
したがって、この実施例においては、n+形領域6,80,81
のそれぞれに接するようにp-形半導体基板１の不純物濃
度より高不純物濃度のp+形領域7,130,131を形成するこ
とによって、第１にn+形領域6,80,81とp+形領域7,130,1
31間に形成される空乏層11,12の幅が狭くなりn+形領域
6,80,81の容量が大きくなる。また第２にp-形半導体基
板１から拡散してきた電子はp+形領域7,130,131内で寿
命が短くなりn+形領域6,80,81に達しにくくなる。また
第３にp-形半導体基板１とp+形領域7,130,131との界面
に電子に対するポテンシャルバリアが形成されるため、
p-形半導体基板１から拡散されてくる電子のうちのエネ
ルギの小さなものはこのバリアによって通過できなくな
る。そして、第１の点によりn+形領域6,80,81に蓄積さ
れる“0",“1"に対応する電子数の差が大きくなり、n+
形領域6,80,81はα線などの入射によって生成される電
子に対して余裕を持つことができ、また第２および第３
の点によりn+形領域6,80,81に拡散してくる電子を防ぐ
ことができ、このようにしてソフトエラーの発生を除去
することができる。
のそれぞれに接するようにp-形半導体基板１の不純物濃
度より高不純物濃度のp+形領域7,130,131を形成するこ
とによって、第１にn+形領域6,80,81とp+形領域7,130,1
31間に形成される空乏層11,12の幅が狭くなりn+形領域
6,80,81の容量が大きくなる。また第２にp-形半導体基
板１から拡散してきた電子はp+形領域7,130,131内で寿
命が短くなりn+形領域6,80,81に達しにくくなる。また
第３にp-形半導体基板１とp+形領域7,130,131との界面
に電子に対するポテンシャルバリアが形成されるため、
p-形半導体基板１から拡散されてくる電子のうちのエネ
ルギの小さなものはこのバリアによって通過できなくな
る。そして、第１の点によりn+形領域6,80,81に蓄積さ
れる“0",“1"に対応する電子数の差が大きくなり、n+
形領域6,80,81はα線などの入射によって生成される電
子に対して余裕を持つことができ、また第２および第３
の点によりn+形領域6,80,81に拡散してくる電子を防ぐ
ことができ、このようにしてソフトエラーの発生を除去
することができる。
第３図に、p+形領域7,130,131のｐ形不純物濃度とソフ
トエラー発生率との関係を示す。図に示すように、ｐ形
不純物濃度を高くしていくと、ソフトエラー発生率は顕
著に減少する。たとえば、不純物濃度が1017cm-3程度に
すれば、ソフトエラーの発生率は不純物濃度が1015cm-3
の場合に比べて約10-4に低下する。しかしながら、前述
したように、p+形領域130,131が第２ゲート絶縁膜５下
部のチャンネル領域内に入り込むと、トランスファゲー
トトランジスタのしきい値電圧は著しく高くなり、書込
電荷の量Qs＝CS（VD−VT）が小さくなってメモリ動作が
不安定になる。ここで、VDはトランスファゲートトラン
ジスタのゲート電圧、VTはトランスファゲートトランジ
スタのしきい値電圧、CSはメモリセル容量である。この
ため、レジスト膜パターン14をマスクとしてｐ形不純物
をイオン注入することにより安定してp+形領域130,131
を第２ゲート絶縁膜５下部のチャンネル領域の外側に形
成でき、適正なしきい値電圧VTを得ることができる。こ
のようにして、ソフトエラーの発生率を抑制し、かつト
ランスファゲートトランジスタのしきい値電圧に影響を
与えることなくp+形領域130,131を形成することができ
る。
トエラー発生率との関係を示す。図に示すように、ｐ形
不純物濃度を高くしていくと、ソフトエラー発生率は顕
著に減少する。たとえば、不純物濃度が1017cm-3程度に
すれば、ソフトエラーの発生率は不純物濃度が1015cm-3
の場合に比べて約10-4に低下する。しかしながら、前述
したように、p+形領域130,131が第２ゲート絶縁膜５下
部のチャンネル領域内に入り込むと、トランスファゲー
トトランジスタのしきい値電圧は著しく高くなり、書込
電荷の量Qs＝CS（VD−VT）が小さくなってメモリ動作が
不安定になる。ここで、VDはトランスファゲートトラン
ジスタのゲート電圧、VTはトランスファゲートトランジ
スタのしきい値電圧、CSはメモリセル容量である。この
ため、レジスト膜パターン14をマスクとしてｐ形不純物
をイオン注入することにより安定してp+形領域130,131
を第２ゲート絶縁膜５下部のチャンネル領域の外側に形
成でき、適正なしきい値電圧VTを得ることができる。こ
のようにして、ソフトエラーの発生率を抑制し、かつト
ランスファゲートトランジスタのしきい値電圧に影響を
与えることなくp+形領域130,131を形成することができ
る。
また、上記実施例で示されるように、ビット線に接続さ
れるn+形領域81はp+形領域131と接しているので、接合
の空乏層容量が増加し、ビット線の浮遊容量CBが大きく
なる。センスアンプで検出される信号電圧Ｖは、Ｖ＝
（VD−VT）／｛１＋（CB/CS）｝で与えられるので、浮
遊容量CBが大きくなると信号電圧が小さくなり、記憶装
置としての動作が不安定になる。このため、浮遊容量CB
が大きくなるのを抑制する必要があり、浮遊容量CBを低
減するためにビット線の下の層間絶縁膜やビット線の上
の保護膜を誘電率の低い、たとえば酸化シリコン膜や燐
ガラス膜にすることがこの発明では特に好ましい。
れるn+形領域81はp+形領域131と接しているので、接合
の空乏層容量が増加し、ビット線の浮遊容量CBが大きく
なる。センスアンプで検出される信号電圧Ｖは、Ｖ＝
（VD−VT）／｛１＋（CB/CS）｝で与えられるので、浮
遊容量CBが大きくなると信号電圧が小さくなり、記憶装
置としての動作が不安定になる。このため、浮遊容量CB
が大きくなるのを抑制する必要があり、浮遊容量CBを低
減するためにビット線の下の層間絶縁膜やビット線の上
の保護膜を誘電率の低い、たとえば酸化シリコン膜や燐
ガラス膜にすることがこの発明では特に好ましい。
なお、上記実施例では、n+形領域6,80,81に接するよう
にp+形領域7,130,131を形成する例を示したが、センス
アンプのn+形領域および周辺回路のn+形領域に接するよ
うにp+形領域を形成することによってこれらの部分で発
生するソフトエラーも低減することができる。
にp+形領域7,130,131を形成する例を示したが、センス
アンプのn+形領域および周辺回路のn+形領域に接するよ
うにp+形領域を形成することによってこれらの部分で発
生するソフトエラーも低減することができる。
また、上記実施例はダイナミックRAMに適用した場合で
あるが、この発明はスタティックRAMについても同様に
適用可能なほか、ｎチャンネルがｐチャンネルの場合に
も、MOSデバイスでなくバイポーラデバイスにも各々適
用できる。
あるが、この発明はスタティックRAMについても同様に
適用可能なほか、ｎチャンネルがｐチャンネルの場合に
も、MOSデバイスでなくバイポーラデバイスにも各々適
用できる。
［発明の効果］ 以上のように、この発明によれば、第２導電型の電荷蓄
積領域、ソース／ドレイン領域の一方、およびソース／
ドレイン領域の他方のそれぞれの領域の直下に、これら
の領域に接するように、第１導電型の半導体基板の不純
物濃度よりも不純物濃度が高い、第１導電型の半導体領
域を設けているので、微細化構造になっても、トランジ
スタ特性を損なわずに、単純な構造でα線などの放射線
によるソフトエラー、を除去できる半導体記憶装置とな
る。また、このようにソフトエラーを除去できるので、
α線防止用の樹脂をコーティングせずに、半導体記憶装
置を生産できるという効果もある。
積領域、ソース／ドレイン領域の一方、およびソース／
ドレイン領域の他方のそれぞれの領域の直下に、これら
の領域に接するように、第１導電型の半導体基板の不純
物濃度よりも不純物濃度が高い、第１導電型の半導体領
域を設けているので、微細化構造になっても、トランジ
スタ特性を損なわずに、単純な構造でα線などの放射線
によるソフトエラー、を除去できる半導体記憶装置とな
る。また、このようにソフトエラーを除去できるので、
α線防止用の樹脂をコーティングせずに、半導体記憶装
置を生産できるという効果もある。
第１図は、この発明の実施例である半導体記憶装置のメ
モリセル部の構造を示す断面図である。 第2A図〜第2C図は、この発明の実施例である半導体記憶
装置のメモリセル部の製造方法を説明するための図であ
る。 第３図は、p+形領域のｐ形不純物濃度とソフトエラー発
生率との関係を示す図である。 第４図は、従来の256KダイナミックRAMのメモリセル部
の構造を示す断面図である。 第５図は、従来の他の256KダイナミックRAMのメモリセ
ル部の構造を示す断面図である。 図において、１はp-形半導体基板、２は第１ゲート電
極、３は第２ゲート電極、４は第１ゲート絶縁膜、５は
第２ゲート絶縁膜、6,80,81はn+形領域、7,10,130,131
はp+形領域、９は分離絶縁膜、11,12は空乏層、14はレ
ジスト膜パターンである。 なお、各図中同一符号は同一または相当部分を示す。
モリセル部の構造を示す断面図である。 第2A図〜第2C図は、この発明の実施例である半導体記憶
装置のメモリセル部の製造方法を説明するための図であ
る。 第３図は、p+形領域のｐ形不純物濃度とソフトエラー発
生率との関係を示す図である。 第４図は、従来の256KダイナミックRAMのメモリセル部
の構造を示す断面図である。 第５図は、従来の他の256KダイナミックRAMのメモリセ
ル部の構造を示す断面図である。 図において、１はp-形半導体基板、２は第１ゲート電
極、３は第２ゲート電極、４は第１ゲート絶縁膜、５は
第２ゲート絶縁膜、6,80,81はn+形領域、7,10,130,131
はp+形領域、９は分離絶縁膜、11,12は空乏層、14はレ
ジスト膜パターンである。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島野 裕樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭56−129367（ＪＰ，Ａ) 特開 昭62−141758（ＪＰ，Ａ)
Claims (2)
- 【請求項１】主表面を有する、第１導電型の半導体基板
と、 前記半導体基板の上に、ゲート絶縁膜を介在させて設け
られたゲート電極と、 前記半導体基板の主表面中であって、前記ゲート電極の
両側に設けられた、第２導電型のソース／ドレイン領域
の一方とソース／ドレイン領域の他方と、 前記半導体基板の主表面中であって、前記ソース／ドレ
イン領域の一方と前記ソース／ドレイン領域の他方との
間に形成されるチャネル領域と、 前記半導体基板の主表面中であって、前記ソース／ドレ
イン領域の一方に接続されるように設けられ、メモリセ
ルの電荷蓄積領域となる、第２導電型の電荷蓄積領域
と、 前記電荷蓄積領域の直下であり、該電荷蓄積領域に接す
るように設けられた、前記半導体基板の不純物濃度より
も不純物濃度が高い、第１導電型の第１の半導体領域
と、 前記ソース／ドレイン領域の一方の直下であり、該ソー
ス／ドレイン領域の一方に接するように、かつ前記チャ
ネル領域内に入らないように設けられた、前記半導体基
板の不純物濃度よりも不純物濃度が高い、第１導電型の
第２の半導体領域と、 前記ソース／ドレイン領域の他方の直下であり、該ソー
ス／ドレイン領域の他方に接するように、かつ前記チャ
ネル領域内に入らないように設けられた、前記半導体基
板の不純物濃度よりも不純物濃度が高い、第１導電型の
第３の半導体領域と、を備えた半導体記憶装置。 - 【請求項２】前記半導体基板の不純物濃度は１×1013〜
１×1016cm-3であり、前記第１の半導体領域、前記第２
の半導体領域および前記第３の半導体領域の不純物濃度
は、それぞれ、１×1014〜１×1018cm-3である特許請求
の範囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288208A JPH07120751B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
| KR1019860008282A KR900002887B1 (ko) | 1985-12-20 | 1986-10-02 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288208A JPH07120751B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145861A JPS62145861A (ja) | 1987-06-29 |
| JPH07120751B2 true JPH07120751B2 (ja) | 1995-12-20 |
Family
ID=17727220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288208A Expired - Lifetime JPH07120751B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07120751B2 (ja) |
| KR (1) | KR900002887B1 (ja) |
-
1985
- 1985-12-20 JP JP60288208A patent/JPH07120751B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-02 KR KR1019860008282A patent/KR900002887B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145861A (ja) | 1987-06-29 |
| KR900002887B1 (ko) | 1990-05-01 |
| KR870006657A (ko) | 1987-07-13 |
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