JPH07120755B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07120755B2 JPH07120755B2 JP61254308A JP25430886A JPH07120755B2 JP H07120755 B2 JPH07120755 B2 JP H07120755B2 JP 61254308 A JP61254308 A JP 61254308A JP 25430886 A JP25430886 A JP 25430886A JP H07120755 B2 JPH07120755 B2 JP H07120755B2
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- bit line
- sense amplifier
- memory cell
- memory device
- semiconductor memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims description 35
- 239000010410 layer Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、メモリセルマト
リクス各列又は行に共通に接続されるビット線等の信号
線の配線に関する。
リクス各列又は行に共通に接続されるビット線等の信号
線の配線に関する。
従来の半導体記憶装置、例えば情報を記憶するキャパシ
タと、この情報の書き込み、読み出しを行なうスイッチ
ングトランジスタ各１個からなるメモリセル（１トラン
ジスター１キャパシタセル）を用いた随時読み出し，書
き込み可能な揮発性の記憶装置においては、ビット線は
すべて同じ工程で形成される同一層の配線により構成さ
れていた。
タと、この情報の書き込み、読み出しを行なうスイッチ
ングトランジスタ各１個からなるメモリセル（１トラン
ジスター１キャパシタセル）を用いた随時読み出し，書
き込み可能な揮発性の記憶装置においては、ビット線は
すべて同じ工程で形成される同一層の配線により構成さ
れていた。
上述した従来の半導体記憶装置は、ビット線が同一層の
配線により構成されているのでビット線間のピッチがメ
モリセル間のピッチに一致する。ビット線を微細加工す
ることはメモリセル領域の微細加工に比べ難かしく、メ
モリセルが縮小化されても、メモリセル間のピッチはビ
ット線間の加工可能な最小ピッチにより制限され、集積
度の向上が防げられるという欠点がある。
配線により構成されているのでビット線間のピッチがメ
モリセル間のピッチに一致する。ビット線を微細加工す
ることはメモリセル領域の微細加工に比べ難かしく、メ
モリセルが縮小化されても、メモリセル間のピッチはビ
ット線間の加工可能な最小ピッチにより制限され、集積
度の向上が防げられるという欠点がある。
また、読み出し信号増幅器（以下センスアンプと言う）
が実効的ピッチを小さくするために２列以上に配置され
ている場合には、上述した従来の半導体記憶装置におい
てセンスアンプ間のピッチを小さくすると第１列に配置
されたセンスアンプに接続するビット線が、第２列に配
置されたセンスアンプを横切るようにしてビット線間隔
をせまくすることはできなかった。これは、そのビット
線と同じ層の配線がそのセンスアンプに存在するためで
あり、センスアンプ間のピッチの縮小化が制限され、ビ
ット線間のピッチの縮小も制限され集積度の向上が防げ
られるという欠点も有する。
が実効的ピッチを小さくするために２列以上に配置され
ている場合には、上述した従来の半導体記憶装置におい
てセンスアンプ間のピッチを小さくすると第１列に配置
されたセンスアンプに接続するビット線が、第２列に配
置されたセンスアンプを横切るようにしてビット線間隔
をせまくすることはできなかった。これは、そのビット
線と同じ層の配線がそのセンスアンプに存在するためで
あり、センスアンプ間のピッチの縮小化が制限され、ビ
ット線間のピッチの縮小も制限され集積度の向上が防げ
られるという欠点も有する。
本発明の目的は上記欠点を排除し、メモリセル間のピッ
チをビット線の幅と間隔に制限されずに小さくすること
ができ、しかもセンスアンプ間のピッチの縮小も効果的
に行なうことができる高密度化された半導体記憶装置を
提供することである。
チをビット線の幅と間隔に制限されずに小さくすること
ができ、しかもセンスアンプ間のピッチの縮小も効果的
に行なうことができる高密度化された半導体記憶装置を
提供することである。
本発明の半導体記憶装置は、半導体基板に形成されたメ
モリセルのマトリクスの各列又は各行に共通に接続され
る複数の信号線はその隣接するもの同士の間において、
その一方を覆う絶縁膜上に他方が形成されていることを
特徴としている。
モリセルのマトリクスの各列又は各行に共通に接続され
る複数の信号線はその隣接するもの同士の間において、
その一方を覆う絶縁膜上に他方が形成されていることを
特徴としている。
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例の半導体記憶装置の一部
の平面図である。第１図においてセンスアンプ102,10
2′は２列に配置されており、これらのセンスアンプ10
2,102′にそれぞれ接続される第１ビット線103,第２ビ
ット線104が各センスアンプ102,102′に対して同じ方向
に平行に配置されており、各ビット線103,104には同じ
構成をとるメモリ２個を含むメモリセルユニット101が
それぞれ複数個接続されている。第１ビット線103と第
２ビット線104は異なる配線層に形状され、メモリセル
ユニット101に遠い方の列に配置されるセンスアンプ10
2′に接続される第２ビット線104はメモリセルユニット
に近い方の列に配置されるセンスアンプ102上を横切
り、さらにセンスアンプ102に接続される第１ビット線1
03と隣り合うように配置されている。
の平面図である。第１図においてセンスアンプ102,10
2′は２列に配置されており、これらのセンスアンプ10
2,102′にそれぞれ接続される第１ビット線103,第２ビ
ット線104が各センスアンプ102,102′に対して同じ方向
に平行に配置されており、各ビット線103,104には同じ
構成をとるメモリ２個を含むメモリセルユニット101が
それぞれ複数個接続されている。第１ビット線103と第
２ビット線104は異なる配線層に形状され、メモリセル
ユニット101に遠い方の列に配置されるセンスアンプ10
2′に接続される第２ビット線104はメモリセルユニット
に近い方の列に配置されるセンスアンプ102上を横切
り、さらにセンスアンプ102に接続される第１ビット線1
03と隣り合うように配置されている。
第２図（ａ）は、第１図に示したメモリセルユニット10
1の配列部のビット線配線を示す平面図であり、第２図
（ｂ）は、第２図（ａ）のA-A′線断面図、第２図
（ｂ）は第２図（ａ）のB-B′線断面図である。第２図
（ａ）に示すように第１ビット線103に接続されるメモ
リセルユニット101と、第２ビット線104に接続されるメ
モリセルユニット101は交互に配置されている。第２図
（ｂ），（ｃ）に示すように、メモリセルはｐ型シリコ
ン基板201に形成されゲート電極として使用するワード
線208,ゲート酸化膜207,ソースあるいはドレインとして
使用するｎ型不純物領域209,203から構成されるスイッ
チングトランジスタと、誘電体膜204,n型不純物領域203
と容量電極205より構成されるキャパシタからなってお
り、メモリセルユニット101は、このメモリセルを２個
含む構造である。各メモリセルユニット101間は厚い酸
化膜202により分離されている。第一ビット線103は、ワ
ード線208とは第１層間膜210により分離され、第２ビッ
ト線104は第一ビット線103上の第２層間膜上に形成され
ている。第一ビット線103あるいは第２ビット線104とｎ
型不純物領域209とはビアホール214を介してそれぞれ接
続される。第１ビット線103に接続されるメモリユニッ
ト101のゲートに接続するワード線208と、第２ビット線
104に接続されるメモリセルユニット101のゲートに接続
するワード線は異なり、メモリセルユニット101に接続
されないときのワード線208は、絶縁膜206によりこのメ
モリセルユニット101とは分離されている。
1の配列部のビット線配線を示す平面図であり、第２図
（ｂ）は、第２図（ａ）のA-A′線断面図、第２図
（ｂ）は第２図（ａ）のB-B′線断面図である。第２図
（ａ）に示すように第１ビット線103に接続されるメモ
リセルユニット101と、第２ビット線104に接続されるメ
モリセルユニット101は交互に配置されている。第２図
（ｂ），（ｃ）に示すように、メモリセルはｐ型シリコ
ン基板201に形成されゲート電極として使用するワード
線208,ゲート酸化膜207,ソースあるいはドレインとして
使用するｎ型不純物領域209,203から構成されるスイッ
チングトランジスタと、誘電体膜204,n型不純物領域203
と容量電極205より構成されるキャパシタからなってお
り、メモリセルユニット101は、このメモリセルを２個
含む構造である。各メモリセルユニット101間は厚い酸
化膜202により分離されている。第一ビット線103は、ワ
ード線208とは第１層間膜210により分離され、第２ビッ
ト線104は第一ビット線103上の第２層間膜上に形成され
ている。第一ビット線103あるいは第２ビット線104とｎ
型不純物領域209とはビアホール214を介してそれぞれ接
続される。第１ビット線103に接続されるメモリユニッ
ト101のゲートに接続するワード線208と、第２ビット線
104に接続されるメモリセルユニット101のゲートに接続
するワード線は異なり、メモリセルユニット101に接続
されないときのワード線208は、絶縁膜206によりこのメ
モリセルユニット101とは分離されている。
このような構造を採る半導体記憶装置においては、隣接
して配置される第１ビット線103と第２ビット線104は異
なる配線層に形成されているので、同じ層に配線した場
合に比較して、ビット線間のピッチを小さくできる。ま
た、第２ビット線104が横切るセンスアンプ102の配線は
第１ビット線103の配線層を使用できるため、この実施
例のように、センスアンプ上をビット線が横切るように
センスアンプを配置することができ、センスアンプ間の
ピッチを小さくできる。必要に応じてセンスアンプの配
線を第１ビット線103,第２ビット線104の配線層とは異
なった配線層に形成することもできる。以上のように本
実施例によれば、ビット線間のピッチ，センスアンプ間
のピッチを縮小できるため、半導体記憶装置の集積度を
向上させることができる。
して配置される第１ビット線103と第２ビット線104は異
なる配線層に形成されているので、同じ層に配線した場
合に比較して、ビット線間のピッチを小さくできる。ま
た、第２ビット線104が横切るセンスアンプ102の配線は
第１ビット線103の配線層を使用できるため、この実施
例のように、センスアンプ上をビット線が横切るように
センスアンプを配置することができ、センスアンプ間の
ピッチを小さくできる。必要に応じてセンスアンプの配
線を第１ビット線103,第２ビット線104の配線層とは異
なった配線層に形成することもできる。以上のように本
実施例によれば、ビット線間のピッチ，センスアンプ間
のピッチを縮小できるため、半導体記憶装置の集積度を
向上させることができる。
第３図は本発明の第２の実施例の半導体記憶装置の一部
の平面図である。第３図においてセンスアンプ102,10
2′は２列に配置されており、これらのセンスアンプ10
2,102′にそれぞれ接続される第１ビット線103,第２ビ
ット線104が各センスアンプ102,102′に対して反対方向
に配置されており、各ビット線103,104にはメモリセル
ユニット101がそれぞれ複数個接続されている。第１ビ
ット線103と第２ビット線104は異なる配線層に形成さ
れ、互いに隣り合うように配置されている。
の平面図である。第３図においてセンスアンプ102,10
2′は２列に配置されており、これらのセンスアンプ10
2,102′にそれぞれ接続される第１ビット線103,第２ビ
ット線104が各センスアンプ102,102′に対して反対方向
に配置されており、各ビット線103,104にはメモリセル
ユニット101がそれぞれ複数個接続されている。第１ビ
ット線103と第２ビット線104は異なる配線層に形成さ
れ、互いに隣り合うように配置されている。
第４図（ａ）は第３図に示したメモリセルユニット101
の配列部のビット線配線を示す平面図であり、第４図
（ｂ）は第４図（ａ）のA-A′線断面図、第４図（ｃ）
は第４図（ａ）のB-B′線断面図である。メモリセルユ
ニット101の構造は第１の実施例の場合と同様であるの
でここでの説明は省略する。
の配列部のビット線配線を示す平面図であり、第４図
（ｂ）は第４図（ａ）のA-A′線断面図、第４図（ｃ）
は第４図（ａ）のB-B′線断面図である。メモリセルユ
ニット101の構造は第１の実施例の場合と同様であるの
でここでの説明は省略する。
このような構造を採る半導体記憶装置においては、隣接
して配置される第１ビット線103と第２ビット線104は異
なる配線層に形成されているので、同じ層に配線した場
合に比較して、ビット間のピッチを小さくできる。ま
た、第１ビット線103がセンスアンプ102′を、第２のビ
ット線104がセンスアンプ102を横切るようなセンスアン
プの配置にすることもできる。すなわち、センスアンプ
の配線と、センスアンプを横切るビット線の配線とを異
なる配線層に形成することが本発明によれば可能となる
からである。以上のように本実施例によれば、ビット線
間のピッチ，センスアンプ間のピッチを縮小できるた
め、半導体記憶装置の集積度を向上させることができ
る。
して配置される第１ビット線103と第２ビット線104は異
なる配線層に形成されているので、同じ層に配線した場
合に比較して、ビット間のピッチを小さくできる。ま
た、第１ビット線103がセンスアンプ102′を、第２のビ
ット線104がセンスアンプ102を横切るようなセンスアン
プの配置にすることもできる。すなわち、センスアンプ
の配線と、センスアンプを横切るビット線の配線とを異
なる配線層に形成することが本発明によれば可能となる
からである。以上のように本実施例によれば、ビット線
間のピッチ，センスアンプ間のピッチを縮小できるた
め、半導体記憶装置の集積度を向上させることができ
る。
以上の実施例では１つのメモリセルユニットに２個のメ
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
モリセルが含まれている場合について説明したが、１つ
のメモリセルユニットに１個のメモリセルが含まれてい
る場合についても同様の効果が得られることは明らかで
ある。
以上説明したように本発明による半導体記憶装置は互い
に隣接するビット線等の信号線同士の間において、その
一方を覆う絶縁膜上に他方が形成されているため、ビッ
ト線等の信号線間のピッチを小さくすることができ、か
つ、センスアンプ間のピッチも小さくすることができる
効果がある。したがって、本発明によれば、非常に高密
度化された半導体記憶装置を得ることができるのでその
効果は大きい。
に隣接するビット線等の信号線同士の間において、その
一方を覆う絶縁膜上に他方が形成されているため、ビッ
ト線等の信号線間のピッチを小さくすることができ、か
つ、センスアンプ間のピッチも小さくすることができる
効果がある。したがって、本発明によれば、非常に高密
度化された半導体記憶装置を得ることができるのでその
効果は大きい。
第１図は本発明の第１の実施例の半導体記憶装置の一部
の平面図、第２図（ａ）は第１の実施例のメモリセルユ
ニットの配列部のビット線配線を示す平面図、第２図
（ｂ）は第２図（ａ）のA-A′線断面図、第２図（ｃ）
は第２図（ａ）のB-B′線断面図である。第３図は本発
明の第２の実施例の半導体記憶装置の一部の平面図、第
４図（ａ）は第２の実施例のメモリセルユニットの配列
部のビット線配線を示す平面図、第４図（ｂ）は第４図
（ａ）のA-A′線断面図、第４図（ｃ）は第４図（ａ）
のB-B′線断面図である。 101……メモリセルユニット、102,102′……センスアン
プ、103……第１ビット線、104……第２ビット線、201
……ｐ型シリコン基板、202……厚い酸化膜、203……ｎ
型不純物領域、204……誘電体膜、205……容量電極、20
6……絶縁膜、207……ゲート酸化膜、208……ワード
線、209……ｎ型不純物領域、210……第１層間膜、212
……第２層間膜、214……ビアホール。
の平面図、第２図（ａ）は第１の実施例のメモリセルユ
ニットの配列部のビット線配線を示す平面図、第２図
（ｂ）は第２図（ａ）のA-A′線断面図、第２図（ｃ）
は第２図（ａ）のB-B′線断面図である。第３図は本発
明の第２の実施例の半導体記憶装置の一部の平面図、第
４図（ａ）は第２の実施例のメモリセルユニットの配列
部のビット線配線を示す平面図、第４図（ｂ）は第４図
（ａ）のA-A′線断面図、第４図（ｃ）は第４図（ａ）
のB-B′線断面図である。 101……メモリセルユニット、102,102′……センスアン
プ、103……第１ビット線、104……第２ビット線、201
……ｐ型シリコン基板、202……厚い酸化膜、203……ｎ
型不純物領域、204……誘電体膜、205……容量電極、20
6……絶縁膜、207……ゲート酸化膜、208……ワード
線、209……ｎ型不純物領域、210……第１層間膜、212
……第２層間膜、214……ビアホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｚ
Claims (1)
- 【請求項１】メモリセル領域に隣接して配置された第１
のセンスアンプ列と、前記第１のセンスアンプ列に隣接
して配置された第２のセンスアンプ列と、前記第１のセ
ンスアンプ列のそれぞれのセンスアンプに接続された第
１のビット線と、前記第２のセンスアンプ列のそれぞれ
のセンスアンプに接続され、前記第１のビット線に隣接
して配置された第２のビット線とを有し、前記第１及び
第２のビット線はそれぞれ第１及び第２の異なる配線層
にて形成されており、前記第２のビット線は前記第１の
センスアンプ列を構成するセンスアンプ上を通過して前
記第２のセンスアンプ列を構成するセンスアンプに接続
されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254308A JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254308A JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63108764A JPS63108764A (ja) | 1988-05-13 |
| JPH07120755B2 true JPH07120755B2 (ja) | 1995-12-20 |
Family
ID=17263187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254308A Expired - Lifetime JPH07120755B2 (ja) | 1986-10-24 | 1986-10-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120755B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JP3212795B2 (ja) * | 1994-03-15 | 2001-09-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP2009033029A (ja) | 2007-07-30 | 2009-02-12 | Panasonic Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143471A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置の配線構造 |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0831565B2 (ja) * | 1986-08-05 | 1996-03-27 | 三菱電機株式会社 | ランダムアクセスメモリ |
-
1986
- 1986-10-24 JP JP61254308A patent/JPH07120755B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63108764A (ja) | 1988-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |