JPH07121100B2 - エッジノイズキャンセラ−回路 - Google Patents
エッジノイズキャンセラ−回路Info
- Publication number
- JPH07121100B2 JPH07121100B2 JP62135275A JP13527587A JPH07121100B2 JP H07121100 B2 JPH07121100 B2 JP H07121100B2 JP 62135275 A JP62135275 A JP 62135275A JP 13527587 A JP13527587 A JP 13527587A JP H07121100 B2 JPH07121100 B2 JP H07121100B2
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- JP
- Japan
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- edge
- signal
- output
- subtractor
- circuit
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- 238000007493 shaping process Methods 0.000 claims description 9
- 238000003708 edge detection Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
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Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Picture Signal Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、回転ヘッド型アジマスビデオテープレコーダ
（VTR）の如き、磁気記録再生装置に使用して有効なエ
ッジノイズキャンセラー回路に関するものである。
（VTR）の如き、磁気記録再生装置に使用して有効なエ
ッジノイズキャンセラー回路に関するものである。
従来の技術 近年VTRは、VHS各社のHQ（High Quality）方式にみられ
る様に、高画質化の開発が進められている。この様な中
で、VHS方式等のNTSC方式の長時間モード又はPAL方式に
みられる様に、長時間モードにおけるエッジのジリジリ
の改善が必要とされている。長時間モードにおけるエッ
ジのジリジリは主に、隣接トラックからのクロストーク
によるものである。これを除去する手段として記録時の
フィールドインターリーブと再生時の1Hディレイライン
を使った輝度信号（以下Ｙと称する。）のくし形フィル
タであるラインノイズキャンセラーの利用が考えられて
いた。
る様に、高画質化の開発が進められている。この様な中
で、VHS方式等のNTSC方式の長時間モード又はPAL方式に
みられる様に、長時間モードにおけるエッジのジリジリ
の改善が必要とされている。長時間モードにおけるエッ
ジのジリジリは主に、隣接トラックからのクロストーク
によるものである。これを除去する手段として記録時の
フィールドインターリーブと再生時の1Hディレイライン
を使った輝度信号（以下Ｙと称する。）のくし形フィル
タであるラインノイズキャンセラーの利用が考えられて
いた。
発明が解形しようとする問題点 しかしながら、1Hディレイラインを使ったラインノイズ
キャンセラーの構成では、エッジのジリジリ成分が、信
号成分と比べて大きいので、この成分を通過させるため
に、リミッタレベルを大きくすると、全体的に画像がぼ
けてしまい、又逆にリミッタレベルを小さくするとクロ
ストーク成分を除去できないので、ジリジリがとれない
という問題点を有していた。
キャンセラーの構成では、エッジのジリジリ成分が、信
号成分と比べて大きいので、この成分を通過させるため
に、リミッタレベルを大きくすると、全体的に画像がぼ
けてしまい、又逆にリミッタレベルを小さくするとクロ
ストーク成分を除去できないので、ジリジリがとれない
という問題点を有していた。
本発明は上記問題点に鑑み、エッジ部分のみを検出し
て、エッジのジリジリ成分を原信号から差しひき、さら
に、エッジ部分を検出し、その場合にのみＹのくし形フ
ィルタの減衰度を大きくしてジリジリを除去するエッジ
ノイズキャンセラー回路を提供するものである。
て、エッジのジリジリ成分を原信号から差しひき、さら
に、エッジ部分を検出し、その場合にのみＹのくし形フ
ィルタの減衰度を大きくしてジリジリを除去するエッジ
ノイズキャンセラー回路を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明のエッジノイズキ
ャンセラー回路は、入力信号のエンファシス回路と、そ
のエンファシス回路のホワイトピークをスライスするピ
ークスライス回路と、HPFと、当該HPF出力と入力信号と
の差をとる減算器とから成るノイズ除去部と1H遅延素子
と、原信号との差をとる減算器と、減算器出力により、
相関検出をする相関検出器と、前記減算器出力をリミッ
トするリミッターと制御入力により係数がかわる係数器
と、原信号と係数器出力との差をとる減算器とからなる
Ｙのくし形フィルタと、前記エンファシス回路の出力の
ホワイト側の一定のレベル以上、ダーク側の一定のレベ
ル以下の部分で検出パルスを発生するコンパレータ、波
形整形部と、波形整形部出力と相関検出信号とのANDを
とる論理部とからなるエッジ検出部という構成を備えた
ものである。
ャンセラー回路は、入力信号のエンファシス回路と、そ
のエンファシス回路のホワイトピークをスライスするピ
ークスライス回路と、HPFと、当該HPF出力と入力信号と
の差をとる減算器とから成るノイズ除去部と1H遅延素子
と、原信号との差をとる減算器と、減算器出力により、
相関検出をする相関検出器と、前記減算器出力をリミッ
トするリミッターと制御入力により係数がかわる係数器
と、原信号と係数器出力との差をとる減算器とからなる
Ｙのくし形フィルタと、前記エンファシス回路の出力の
ホワイト側の一定のレベル以上、ダーク側の一定のレベ
ル以下の部分で検出パルスを発生するコンパレータ、波
形整形部と、波形整形部出力と相関検出信号とのANDを
とる論理部とからなるエッジ検出部という構成を備えた
ものである。
作用 本発明は上記した構成により、入力信号のエッジ部のノ
イズを、入力信号のエンファシス信号をピークスライス
して、ハイパスフィルタをかけることによりとり出しこ
れを入力信号から減算することにより取り除き、さら
に、相関検出信号と波形整形出力によりエッジを検出し
その時にＫの値を変えることによりＹのくし形フィルタ
の減衰度を大きくしてエッジノイズをさらに除去し、そ
の他の部分では、Ｋの値を小さくして、ディーテールを
確保するものである。
イズを、入力信号のエンファシス信号をピークスライス
して、ハイパスフィルタをかけることによりとり出しこ
れを入力信号から減算することにより取り除き、さら
に、相関検出信号と波形整形出力によりエッジを検出し
その時にＫの値を変えることによりＹのくし形フィルタ
の減衰度を大きくしてエッジノイズをさらに除去し、そ
の他の部分では、Ｋの値を小さくして、ディーテールを
確保するものである。
実施例 以下本発明の一実施例のエッジノイズキャンセラー回路
について図面を参照しながら説明する。
について図面を参照しながら説明する。
第１図は、本発明の実施例におけるエッジノイズキャン
セラー回路のブロック図を示すものである。第１図にお
いて、１はエンファシス回路であり、その出力を第２図
（ａ）に示す。２はエンファシス回路のホワイトピーク
とダークピークをスライスするスライス回路、３は、ス
ライス出力に含まれるノイズ成分をとり出すHPF,4は減
算器、５は1Hディレイ素子、６は減算器、７はリミッタ
ー、８は制御入力により係数のかわる係数器、９は減算
器、10は６の減算器出力より相関検出パルスをつくる相
関検出部、11は、前記エンファシス出力のホワイト側の
一定のレベル以上及びダーク側の一定のレベル以下の部
分で第２図（ｂ）のような検出パルスを出すコンパレー
タ、12はその波形整形回路、13は、10の相関検出信号と
12の波形整形出力のANDをとるロジック部である。
セラー回路のブロック図を示すものである。第１図にお
いて、１はエンファシス回路であり、その出力を第２図
（ａ）に示す。２はエンファシス回路のホワイトピーク
とダークピークをスライスするスライス回路、３は、ス
ライス出力に含まれるノイズ成分をとり出すHPF,4は減
算器、５は1Hディレイ素子、６は減算器、７はリミッタ
ー、８は制御入力により係数のかわる係数器、９は減算
器、10は６の減算器出力より相関検出パルスをつくる相
関検出部、11は、前記エンファシス出力のホワイト側の
一定のレベル以上及びダーク側の一定のレベル以下の部
分で第２図（ｂ）のような検出パルスを出すコンパレー
タ、12はその波形整形回路、13は、10の相関検出信号と
12の波形整形出力のANDをとるロジック部である。
以上の様に構成された本実施例のエッジノイズキャンセ
ラーについて第１図を用いて動作説明する。
ラーについて第１図を用いて動作説明する。
第１図において、エンファシス回路１で入力信号をエン
ファシスし、エンファシス信号のホワイト側とダーク側
をピークスライスしてエッジ部をとり出し、３のHPFに
よりエッジのノイズをとり出す。これを４の減算器で引
算して、第１のノイズ除去を行なう。次に５の1Hディレ
イライン、６の減算器によって差の成分をとり出し、７
のリミッタレベルをエッジのジリジリ成分が通るくらい
のレベルに設定する。次に８の係数器でこれをＫ倍し、
９の減算器で原信号との差をとることにより、ジリジリ
成分を除去できるＹのくし形フィルタを構成する。次に
エッジ部の検出に関しては、10の相関検出器により、２
の減算器出力から得られる差成分から相関検出パルスを
出力する。又11のコンパレータにより、エンファシス出
力がホワイト側の一定のレベル以上とダーク側の一定の
レベル以下の時に検出パルスを得、これを12の波形整形
部に入力し、信号の立上り、立下りのエッジ検出パルス
を得る。10の相関検出パルスと、12のエッジ検出パルス
を13のロジック部でANDをとり、縦のエッジの時のみ検
出パルスが発生する。
ファシスし、エンファシス信号のホワイト側とダーク側
をピークスライスしてエッジ部をとり出し、３のHPFに
よりエッジのノイズをとり出す。これを４の減算器で引
算して、第１のノイズ除去を行なう。次に５の1Hディレ
イライン、６の減算器によって差の成分をとり出し、７
のリミッタレベルをエッジのジリジリ成分が通るくらい
のレベルに設定する。次に８の係数器でこれをＫ倍し、
９の減算器で原信号との差をとることにより、ジリジリ
成分を除去できるＹのくし形フィルタを構成する。次に
エッジ部の検出に関しては、10の相関検出器により、２
の減算器出力から得られる差成分から相関検出パルスを
出力する。又11のコンパレータにより、エンファシス出
力がホワイト側の一定のレベル以上とダーク側の一定の
レベル以下の時に検出パルスを得、これを12の波形整形
部に入力し、信号の立上り、立下りのエッジ検出パルス
を得る。10の相関検出パルスと、12のエッジ検出パルス
を13のロジック部でANDをとり、縦のエッジの時のみ検
出パルスが発生する。
以上の様に本実施例によれば、入力信号のエッジ部のノ
イズ信号をまずはじめに除去し、次に、縦のエッジ検出
パルスを８の係数器に入力することにより、縦のエッジ
検出時はＫの値を大きくしてＹのくし形のフィルタの減
衰度を大きくして、２重にエッジノイズのみを除去す
る。そうでない時は、HPF出力、および前記縦の相関パ
ルスも出ないので、Ｋの値も小さくし、信号のディテー
ルが損なわれない様にするので、効果的なエッジノイズ
キャンセラーを構成できる。
イズ信号をまずはじめに除去し、次に、縦のエッジ検出
パルスを８の係数器に入力することにより、縦のエッジ
検出時はＫの値を大きくしてＹのくし形のフィルタの減
衰度を大きくして、２重にエッジノイズのみを除去す
る。そうでない時は、HPF出力、および前記縦の相関パ
ルスも出ないので、Ｋの値も小さくし、信号のディテー
ルが損なわれない様にするので、効果的なエッジノイズ
キャンセラーを構成できる。
発明の効果 以上の様に、本発明はVTRの長時間モードにおけるクロ
ストークによる縦線のエッジのジリジリを、まず信号の
エッジに含まれるノイズを検出して第１のエッジノイズ
除去回路により除去し、次に、縦のエッジ情報がある時
のみ、Ｙのくし形フィルタの減衰度を大きくする様にＫ
の値を大きくすることによりエッジノイズを２重に除去
し、エッジ情報がない時は、Ｙのくし形フィルタの減衰
量も小さくし、かつ第１のエッジノイズ除去回路も動作
しないので、ディテールも損なわれず、効果的なノイズ
キャンセラーとして動作する。
ストークによる縦線のエッジのジリジリを、まず信号の
エッジに含まれるノイズを検出して第１のエッジノイズ
除去回路により除去し、次に、縦のエッジ情報がある時
のみ、Ｙのくし形フィルタの減衰度を大きくする様にＫ
の値を大きくすることによりエッジノイズを２重に除去
し、エッジ情報がない時は、Ｙのくし形フィルタの減衰
量も小さくし、かつ第１のエッジノイズ除去回路も動作
しないので、ディテールも損なわれず、効果的なノイズ
キャンセラーとして動作する。
第１図は本発明の実施例のブロック図、第２図はその各
部の信号波形図である。 １……エンファシス回路、２……ピークスライス回路、
３……ハイパスフィルタ、４……減算器、５……IH遅延
素子、６……減算器、７……リミッター、８……係数
器、９……減算器、10……相関検出、11……コンパレー
タ、12……波形整形、13……ロジック部。
部の信号波形図である。 １……エンファシス回路、２……ピークスライス回路、
３……ハイパスフィルタ、４……減算器、５……IH遅延
素子、６……減算器、７……リミッター、８……係数
器、９……減算器、10……相関検出、11……コンパレー
タ、12……波形整形、13……ロジック部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/922
Claims (1)
- 【請求項１】入力信号のエンファシス回路と、ホワイト
ピーク及びダークピークをスライスするピークスライス
回路とハイパスフィルタと、当該ハイパスフィルタ出力
と入力信号の差をとる減算器からなる第１のエッジノイ
ズ除去部と、１水平同期区間の遅延部（メモリ又は遅延
線）と、原信号と遅延信号の差をとる減算器と、当該差
成分により相関検出をする相関検出器および、リミッタ
ーとエッジ検出信号により係数Ｋの値を可変できる係数
器と、原信号と当該係数器出力の差をとる減算器から成
る輝度信号くし形フィルタと、前記エンファシス出力に
おいて、ホワイト側の一定のレベル以上、ダーク側の一
定のレベル以下で検出パルスを出すレベルコンパレータ
とその波形整形部と、当該波形整形部と前記相関検出器
出力とのANDをとるロジック部からなるエッジ検出部を
具備したことを特徴とするエッジノイズキャンセラー回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135275A JPH07121100B2 (ja) | 1987-05-29 | 1987-05-29 | エッジノイズキャンセラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135275A JPH07121100B2 (ja) | 1987-05-29 | 1987-05-29 | エッジノイズキャンセラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299691A JPS63299691A (ja) | 1988-12-07 |
| JPH07121100B2 true JPH07121100B2 (ja) | 1995-12-20 |
Family
ID=15147895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135275A Expired - Fee Related JPH07121100B2 (ja) | 1987-05-29 | 1987-05-29 | エッジノイズキャンセラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121100B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372787A (ja) * | 1989-08-11 | 1991-03-27 | Sharp Corp | ノイズ低減回路 |
-
1987
- 1987-05-29 JP JP62135275A patent/JPH07121100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299691A (ja) | 1988-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |