JPH07122066A - ブースト回路 - Google Patents
ブースト回路Info
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- JPH07122066A JPH07122066A JP5294061A JP29406193A JPH07122066A JP H07122066 A JPH07122066 A JP H07122066A JP 5294061 A JP5294061 A JP 5294061A JP 29406193 A JP29406193 A JP 29406193A JP H07122066 A JPH07122066 A JP H07122066A
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Abstract
(57)【要約】
【目的】 非ブースト時のレベルを電源電圧に設定でき
るとともに、簡単な回路構成で実現できるブースト回路
を提供する。 【構成】 ブースト用キャパシタＣ１１のプリチャージ
をＰＭＯＳトランジスタＱ１１を用いて行うとともに、
プリチャージ用ＰＭＯＳトランジスタＱ１１の基板を昇
圧ノードＮ１１と接続し、さらにスイッチング用トラン
ジスタＱ１３と直列に抵抗Ｒ１１を接続した構成とす
る。
るとともに、簡単な回路構成で実現できるブースト回路
を提供する。 【構成】 ブースト用キャパシタＣ１１のプリチャージ
をＰＭＯＳトランジスタＱ１１を用いて行うとともに、
プリチャージ用ＰＭＯＳトランジスタＱ１１の基板を昇
圧ノードＮ１１と接続し、さらにスイッチング用トラン
ジスタＱ１３と直列に抵抗Ｒ１１を接続した構成とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ブースト回路に関し、
特に電源電圧に対してプリチャージ用トランジスタのし
きい値電圧Ｖth分だけ信号を昇圧させるブースト回路に
関する。
特に電源電圧に対してプリチャージ用トランジスタのし
きい値電圧Ｖth分だけ信号を昇圧させるブースト回路に
関する。
【０００２】
【従来の技術】従来、この種の回路として、図６に示す
回路構成のものが知られている。同図において、ブース
ト用キャパシタＣ６１は、その一方の電極が昇圧ノード
Ｎ６１に接続され、他方の電極がインバータ６１の出力
端に接続されている。Ｖcc（例えば、５Ｖ）電源と昇圧
ノードＮ６１との間には、ゲートとドレインが共通接続
されたプリチャージ用ＮＭＯＳトランジスタＱ６１が接
続され、さらに、昇圧レベルを調整するために、ゲート
とソースが共通接続された２つのＮＭＯＳトランジスタ
Ｑ６２，Ｑ６３が直列に接続されている。
回路構成のものが知られている。同図において、ブース
ト用キャパシタＣ６１は、その一方の電極が昇圧ノード
Ｎ６１に接続され、他方の電極がインバータ６１の出力
端に接続されている。Ｖcc（例えば、５Ｖ）電源と昇圧
ノードＮ６１との間には、ゲートとドレインが共通接続
されたプリチャージ用ＮＭＯＳトランジスタＱ６１が接
続され、さらに、昇圧レベルを調整するために、ゲート
とソースが共通接続された２つのＮＭＯＳトランジスタ
Ｑ６２，Ｑ６３が直列に接続されている。
【０００３】
【発明が解決しようとする課題】このように構成された
従来のブースト回路では、プリチャージ用トランジスタ
としてＮＭＯＳトランジスタＱ６１を使用していたた
め、非ブースト時のレベルが、電源電圧Ｖccよりも当該
トランジスタのしきい値電圧Ｖth分だけ低くなり、ブー
スト時にＶcc＋Ｖthまで昇圧するのに時間がかかるとい
う問題があった。また、昇圧ノードＮ６１に電荷を充電
するためのＮＭＯＳトランジスタＱ６１と、昇圧レベル
を決めるための２つのＮＭＯＳトランジスタＱ６２，Ｑ
６３の計３個のトランジスタを用いる必要があったた
め、回路構成が複雑化するという問題もあった。
従来のブースト回路では、プリチャージ用トランジスタ
としてＮＭＯＳトランジスタＱ６１を使用していたた
め、非ブースト時のレベルが、電源電圧Ｖccよりも当該
トランジスタのしきい値電圧Ｖth分だけ低くなり、ブー
スト時にＶcc＋Ｖthまで昇圧するのに時間がかかるとい
う問題があった。また、昇圧ノードＮ６１に電荷を充電
するためのＮＭＯＳトランジスタＱ６１と、昇圧レベル
を決めるための２つのＮＭＯＳトランジスタＱ６２，Ｑ
６３の計３個のトランジスタを用いる必要があったた
め、回路構成が複雑化するという問題もあった。
【０００４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、非ブースト時のレベ
ルを電源電圧に設定できるとともに、簡単な回路構成で
実現できるブースト回路を提供することにある。
であり、その目的とするところは、非ブースト時のレベ
ルを電源電圧に設定できるとともに、簡単な回路構成で
実現できるブースト回路を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載のブースト
回路は、一方の電極が昇圧ノードに接続されたブースト
用キャパシタと、昇圧ノードと電源との間に接続された
プリチャージ用ＰＭＯＳトランジスタとを備え、プリチ
ャージ用ＰＭＯＳトランジスタの基板が昇圧ノードと接
続された構成となっている。請求項２記載のブースト回
路は、ブースト用キャパシタの他方の電極と基準電位点
との間に、スイッチング用トランジスタと直列に接続さ
れた抵抗手段を有する構成となっている。
回路は、一方の電極が昇圧ノードに接続されたブースト
用キャパシタと、昇圧ノードと電源との間に接続された
プリチャージ用ＰＭＯＳトランジスタとを備え、プリチ
ャージ用ＰＭＯＳトランジスタの基板が昇圧ノードと接
続された構成となっている。請求項２記載のブースト回
路は、ブースト用キャパシタの他方の電極と基準電位点
との間に、スイッチング用トランジスタと直列に接続さ
れた抵抗手段を有する構成となっている。
【０００６】
【作用】請求項１記載のブースト回路において、ブース
ト用キャパシタのプリチャージを、ＰＭＯＳトランジス
タを用いて行うことで、非ブースト時のレベルを電源電
圧にできる。したがって、ブースト時に、電源電圧から
昇圧を開始すれば良いため、短時間で昇圧レベルまで昇
圧できる。また、プリチャージ用ＰＭＯＳトランジスタ
のＮウェル（基板）を昇圧ノードと接続したことで、当
該トランジスタのＮウェルが昇圧ノードの電圧によって
バイアスされ、ブースト時に、プリチャージ用ＰＭＯＳ
トランジスタのソース、Ｎウェル及び半導体基板の各電
位関係が良好に保たれるため、ＰＮＰ接続とはならず、
ラッチアップを防止できる。
ト用キャパシタのプリチャージを、ＰＭＯＳトランジス
タを用いて行うことで、非ブースト時のレベルを電源電
圧にできる。したがって、ブースト時に、電源電圧から
昇圧を開始すれば良いため、短時間で昇圧レベルまで昇
圧できる。また、プリチャージ用ＰＭＯＳトランジスタ
のＮウェル（基板）を昇圧ノードと接続したことで、当
該トランジスタのＮウェルが昇圧ノードの電圧によって
バイアスされ、ブースト時に、プリチャージ用ＰＭＯＳ
トランジスタのソース、Ｎウェル及び半導体基板の各電
位関係が良好に保たれるため、ＰＮＰ接続とはならず、
ラッチアップを防止できる。
【０００７】請求項２記載のブースト回路において、ス
イッチング用トランジスタと直列に抵抗手段を接続した
ことで、プリチャージ用ＰＭＯＳトランジスタをオンす
るとき、スイッチング用トランジスタ及び抵抗手段の直
列接続抵抗の作用によって昇圧ノードの電圧が徐々に低
下する。これにより、昇圧ノードの電圧の急激なレベル
低下によるオーバーシュートを防止できるため、昇圧ノ
ードが電源電圧以下になることはない。したがって、プ
リチャージ用ＰＭＯＳトランジスタのＮウェルを昇圧ノ
ードと接続しても、当該トランジスタがオンするとき
に、ＰＮＰ接続とはならず、ラッチアップを起こすこと
はない。
イッチング用トランジスタと直列に抵抗手段を接続した
ことで、プリチャージ用ＰＭＯＳトランジスタをオンす
るとき、スイッチング用トランジスタ及び抵抗手段の直
列接続抵抗の作用によって昇圧ノードの電圧が徐々に低
下する。これにより、昇圧ノードの電圧の急激なレベル
低下によるオーバーシュートを防止できるため、昇圧ノ
ードが電源電圧以下になることはない。したがって、プ
リチャージ用ＰＭＯＳトランジスタのＮウェルを昇圧ノ
ードと接続しても、当該トランジスタがオンするとき
に、ＰＮＰ接続とはならず、ラッチアップを起こすこと
はない。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、昇圧ノードＮ１１にはブースト用
キャパシタＣ１１の一方の電極が接続されている。ま
た、Ｖcc（例えば、５Ｖ）電源と昇圧ノードＮ１１との
間には、プリチャージ用ＰＭＯＳトランジスタＱ１１が
接続されている。このプリチャージ用ＰＭＯＳトランジ
スタＱ１１の基板（Ｎウェル）は、昇圧ノードＮ１１と
接続されている。
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、昇圧ノードＮ１１にはブースト用
キャパシタＣ１１の一方の電極が接続されている。ま
た、Ｖcc（例えば、５Ｖ）電源と昇圧ノードＮ１１との
間には、プリチャージ用ＰＭＯＳトランジスタＱ１１が
接続されている。このプリチャージ用ＰＭＯＳトランジ
スタＱ１１の基板（Ｎウェル）は、昇圧ノードＮ１１と
接続されている。
【０００９】Ｖcc電源と接地（基準電位点）との間に
は、スイッチング用のＰＭＯＳトランジスタＱ１２及び
ＮＭＯＳトランジスタＱ１３と共に、抵抗Ｒ１１が直列
に接続されている。この抵抗Ｒ１１としては、拡散抵
抗、ポリシリコン抵抗、ＭＯＳトランジスタ等の抵抗手
段が用いられる。ＰＭＯＳトランジスタＱ１２及びＮＭ
ＯＳトランジスタＱ１３の各ゲートは共通接続されてい
る。また、ＰＭＯＳトランジスタＱ１２及びＮＭＯＳト
ランジスタＱ１３のドレイン共通接続点には、ブースト
用キャパシタＣ１１の他方の電極が接続されている。
は、スイッチング用のＰＭＯＳトランジスタＱ１２及び
ＮＭＯＳトランジスタＱ１３と共に、抵抗Ｒ１１が直列
に接続されている。この抵抗Ｒ１１としては、拡散抵
抗、ポリシリコン抵抗、ＭＯＳトランジスタ等の抵抗手
段が用いられる。ＰＭＯＳトランジスタＱ１２及びＮＭ
ＯＳトランジスタＱ１３の各ゲートは共通接続されてい
る。また、ＰＭＯＳトランジスタＱ１２及びＮＭＯＳト
ランジスタＱ１３のドレイン共通接続点には、ブースト
用キャパシタＣ１１の他方の電極が接続されている。
【００１０】一方、高レベル（以下、“Ｈ”レベルと記
す）でアクティブとなるワード線ブースト信号と、低レ
ベル（以下、“Ｌ”レベルと記す）でアクティブとなる
チップアクティブ信号が２入力ＮＯＲゲート１１の各入
力となる。このＮＯＲゲート１１の出力は、３入力ＮＡ
ＮＤゲート１２の１入力となる。ＮＡＮＤゲート１２
は、“Ｈ”レベルでアクティブとなるアドレス信号
Ａ0 ，Ａ1 を他の２入力とする。このＮＡＮＤゲート１
２の出力は、インバータ１３で反転されてプリチャージ
用ＰＭＯＳトランジスタＱ１１のゲート入力となり、さ
らにインバータ１４で反転されてＰＭＯＳトランジスタ
Ｑ１２及びＮＭＯＳトランジスタＱ１３の各ゲート入力
となる。
す）でアクティブとなるワード線ブースト信号と、低レ
ベル（以下、“Ｌ”レベルと記す）でアクティブとなる
チップアクティブ信号が２入力ＮＯＲゲート１１の各入
力となる。このＮＯＲゲート１１の出力は、３入力ＮＡ
ＮＤゲート１２の１入力となる。ＮＡＮＤゲート１２
は、“Ｈ”レベルでアクティブとなるアドレス信号
Ａ0 ，Ａ1 を他の２入力とする。このＮＡＮＤゲート１
２の出力は、インバータ１３で反転されてプリチャージ
用ＰＭＯＳトランジスタＱ１１のゲート入力となり、さ
らにインバータ１４で反転されてＰＭＯＳトランジスタ
Ｑ１２及びＮＭＯＳトランジスタＱ１３の各ゲート入力
となる。
【００１１】昇圧ノードＮ１１とＶcc電源との間には、
ゲートとソースが共通接続されたＮＭＯＳトランジスタ
Ｑ１４が接続されている。このＮＭＯＳトランジスタＱ
１４は、昇圧レベルを決めるためのものである。昇圧ノ
ードＮ１１に得られるブースト信号は、例えば４Ｍbit
ＤＲＡＭにおいて、ワード線のセルフブースト回路１５
のカットオフ用ＮＭＯＳトランジスタＱ１５のゲートに
印加される。セルフブースト回路１５において、カット
オフ用ＮＭＯＳトランジスタＱ１５のドレインは電源に
接続され、そのソースはデコード用ＮＭＯＳトランジス
タＱ１６のゲートに接続されている。デコード用ＮＭＯ
ＳトランジスタＱ１６は、ブースト電圧をドレイン入力
とし、そのソース出力をワード線ブースト電圧としてＤ
ＲＡＭのワード線へ供給する。
ゲートとソースが共通接続されたＮＭＯＳトランジスタ
Ｑ１４が接続されている。このＮＭＯＳトランジスタＱ
１４は、昇圧レベルを決めるためのものである。昇圧ノ
ードＮ１１に得られるブースト信号は、例えば４Ｍbit
ＤＲＡＭにおいて、ワード線のセルフブースト回路１５
のカットオフ用ＮＭＯＳトランジスタＱ１５のゲートに
印加される。セルフブースト回路１５において、カット
オフ用ＮＭＯＳトランジスタＱ１５のドレインは電源に
接続され、そのソースはデコード用ＮＭＯＳトランジス
タＱ１６のゲートに接続されている。デコード用ＮＭＯ
ＳトランジスタＱ１６は、ブースト電圧をドレイン入力
とし、そのソース出力をワード線ブースト電圧としてＤ
ＲＡＭのワード線へ供給する。
【００１２】次に、上記構成の回路動作について、図２
のタイミングチャートに基づいて説明する。なお、ブー
スト信号は、“Ｈ”レベルでアクティブとなるアドレス
信号Ａ0 ，Ａ1 、同様に“Ｈ”レベルでアクティブとな
るワード線ブースト信号及び“Ｌ”レベルでアクティブ
となるチップアクティブ信号の３つの信号に基づいて生
成される。先ず、図２の期間では、アドレス信号
Ａ0 ，Ａ1 が“Ｌ”レベルであることから、ＮＡＮＤゲ
ート１２の出力が“Ｈ”レベルとなり、プリチャージ用
ＰＭＯＳトランジスタＱ１１のゲートが“Ｌ”レベルと
なる。
のタイミングチャートに基づいて説明する。なお、ブー
スト信号は、“Ｈ”レベルでアクティブとなるアドレス
信号Ａ0 ，Ａ1 、同様に“Ｈ”レベルでアクティブとな
るワード線ブースト信号及び“Ｌ”レベルでアクティブ
となるチップアクティブ信号の３つの信号に基づいて生
成される。先ず、図２の期間では、アドレス信号
Ａ0 ，Ａ1 が“Ｌ”レベルであることから、ＮＡＮＤゲ
ート１２の出力が“Ｈ”レベルとなり、プリチャージ用
ＰＭＯＳトランジスタＱ１１のゲートが“Ｌ”レベルと
なる。
【００１３】これにより、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１がオン状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオフ状態、ＮＭＯＳトランジスタＱ
１３がオン状態になるため、ブースト用キャパシタＣ１
１が充電され、昇圧ノードＮ１１の電圧は電源電圧Ｖcc
となる。次に、期間では、アドレス信号Ａ0 ，Ａ1 が
“Ｈ”レベルに遷移することにより、ワード線ブースト
信号が“Ｌ”レベルであることから、ＮＡＮＤゲート１
２の出力が“Ｌ”レベルとなり、プリチャージ用ＰＭＯ
ＳトランジスタＱ１１のゲートが“Ｈ”レベルとなる。
ンジスタＱ１１がオン状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオフ状態、ＮＭＯＳトランジスタＱ
１３がオン状態になるため、ブースト用キャパシタＣ１
１が充電され、昇圧ノードＮ１１の電圧は電源電圧Ｖcc
となる。次に、期間では、アドレス信号Ａ0 ，Ａ1 が
“Ｈ”レベルに遷移することにより、ワード線ブースト
信号が“Ｌ”レベルであることから、ＮＡＮＤゲート１
２の出力が“Ｌ”レベルとなり、プリチャージ用ＰＭＯ
ＳトランジスタＱ１１のゲートが“Ｈ”レベルとなる。
【００１４】これにより、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１がオフ状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオン状態、ＮＭＯＳトランジスタＱ
１３がオフ状態になるため、昇圧ノードＮ１１の電圧が
昇圧される。このとき、昇圧ノードＮ１１の電圧がプリ
チャージ用ＰＭＯＳトランジスタＱ１１のしきい値電圧
Ｖth以上になると、このプリチャージ用ＰＭＯＳトラン
ジスタＱ１１がオン状態になり、充電電荷がＶcc電源に
向かって逆流するため、昇圧ノードＮ１１の電圧はＶcc
＋Ｖthとなる。
ンジスタＱ１１がオフ状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオン状態、ＮＭＯＳトランジスタＱ
１３がオフ状態になるため、昇圧ノードＮ１１の電圧が
昇圧される。このとき、昇圧ノードＮ１１の電圧がプリ
チャージ用ＰＭＯＳトランジスタＱ１１のしきい値電圧
Ｖth以上になると、このプリチャージ用ＰＭＯＳトラン
ジスタＱ１１がオン状態になり、充電電荷がＶcc電源に
向かって逆流するため、昇圧ノードＮ１１の電圧はＶcc
＋Ｖthとなる。
【００１５】期間では、ワード線ブースト信号が
“Ｌ”レベルから“Ｈ”レベルに遷移することから、ア
ドレス信号Ａ0 ，Ａ1 が“Ｈ”レベルであっても、ＮＡ
ＮＤゲート１２の出力が“Ｈ”レベルとなり、プリチャ
ージ用ＰＭＯＳトランジスタＱ１１のゲートが“Ｌ”レ
ベルとなる。これにより、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１がオン状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオフ状態、ＮＭＯＳトランジスタＱ
１３がオン状態になるため、昇圧ノードＮ１１の電圧は
電源電圧Ｖccまで下がる。
“Ｌ”レベルから“Ｈ”レベルに遷移することから、ア
ドレス信号Ａ0 ，Ａ1 が“Ｈ”レベルであっても、ＮＡ
ＮＤゲート１２の出力が“Ｈ”レベルとなり、プリチャ
ージ用ＰＭＯＳトランジスタＱ１１のゲートが“Ｌ”レ
ベルとなる。これにより、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１がオン状態になるとともに、ＰＭＯＳト
ランジスタＱ１２がオフ状態、ＮＭＯＳトランジスタＱ
１３がオン状態になるため、昇圧ノードＮ１１の電圧は
電源電圧Ｖccまで下がる。
【００１６】ここで、プリチャージ用ＰＭＯＳトランジ
スタＱ１１の基板（Ｎウェル）を、昇圧ノードＮ１１と
接続した理由について説明する。先ず、プリチャージ用
ＰＭＯＳトランジスタＱ１１のＮウェルを昇圧ノードＮ
１１と接続しない場合を考える。この場合、図３（Ａ）
に示すように、ブースト時にはソース（非ブースト時に
はドレイン）が７Ｖになり、Ｎウェルが電源電圧Ｖcc
（本例の場合、５Ｖ）、ＤＲＡＭの場合は半導体基板
（Ｐsub ）が−３Ｖであることから、ソース‐Ｎウェル
‐半導体基板間がＰＮＰ接続となり、ラッチアップを起
こすことになる。
スタＱ１１の基板（Ｎウェル）を、昇圧ノードＮ１１と
接続した理由について説明する。先ず、プリチャージ用
ＰＭＯＳトランジスタＱ１１のＮウェルを昇圧ノードＮ
１１と接続しない場合を考える。この場合、図３（Ａ）
に示すように、ブースト時にはソース（非ブースト時に
はドレイン）が７Ｖになり、Ｎウェルが電源電圧Ｖcc
（本例の場合、５Ｖ）、ＤＲＡＭの場合は半導体基板
（Ｐsub ）が−３Ｖであることから、ソース‐Ｎウェル
‐半導体基板間がＰＮＰ接続となり、ラッチアップを起
こすことになる。
【００１７】ところが、本実施例のように、プリチャー
ジ用ＰＭＯＳトランジスタＱ１１のＮウェルを昇圧ノー
ドＮ１１と接続した場合は、図３（Ｂ）に示すように、
Ｎウェルが昇圧ノードＮ１１の電圧となるソース電圧に
よってバイアスされるため、ＰＮＰ接続とはならず、ラ
ッチアップは起こさない。一方、プリチャージ用ＰＭＯ
ＳトランジスタＱ１１をオンするときに、昇圧ノードＮ
１１の電圧を急激に下げると、オーバーシュートによっ
て昇圧ノードＮ１１の電圧が電源電圧Ｖcc以下になる場
合がある。
ジ用ＰＭＯＳトランジスタＱ１１のＮウェルを昇圧ノー
ドＮ１１と接続した場合は、図３（Ｂ）に示すように、
Ｎウェルが昇圧ノードＮ１１の電圧となるソース電圧に
よってバイアスされるため、ＰＮＰ接続とはならず、ラ
ッチアップは起こさない。一方、プリチャージ用ＰＭＯ
ＳトランジスタＱ１１をオンするときに、昇圧ノードＮ
１１の電圧を急激に下げると、オーバーシュートによっ
て昇圧ノードＮ１１の電圧が電源電圧Ｖcc以下になる場
合がある。
【００１８】このとき、プリチャージ用ＰＭＯＳトラン
ジスタＱ１１のＮウェルを昇圧ノードＮ１１と接続して
いるため、ドレイン（ブースト時にはソース）がオーバ
ーシュートによって電源電圧Ｖcc以下、例えば４Ｖにな
ると、図４に示すように、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１のＮウェルを昇圧ノードＮ１１と接続し
ない場合と同様に、ソース‐Ｎウェル‐半導体基板間が
ＰＮＰ接続となり、ラッチアップを起こすことになる。
これに対し、本実施例では、スイッチング用ＮＭＯＳト
ランジスタＱ１３に直列に抵抗Ｒ１１を接続し、当該Ｍ
ＯＳトランジスタＱ１３及び抵抗Ｒ１１の直列抵抗の作
用によって昇圧ノードＮ１１の電圧を急激に下げないよ
うにし、オーバーシュートを防止している。
ジスタＱ１１のＮウェルを昇圧ノードＮ１１と接続して
いるため、ドレイン（ブースト時にはソース）がオーバ
ーシュートによって電源電圧Ｖcc以下、例えば４Ｖにな
ると、図４に示すように、プリチャージ用ＰＭＯＳトラ
ンジスタＱ１１のＮウェルを昇圧ノードＮ１１と接続し
ない場合と同様に、ソース‐Ｎウェル‐半導体基板間が
ＰＮＰ接続となり、ラッチアップを起こすことになる。
これに対し、本実施例では、スイッチング用ＮＭＯＳト
ランジスタＱ１３に直列に抵抗Ｒ１１を接続し、当該Ｍ
ＯＳトランジスタＱ１３及び抵抗Ｒ１１の直列抵抗の作
用によって昇圧ノードＮ１１の電圧を急激に下げないよ
うにし、オーバーシュートを防止している。
【００１９】次に、セルフブースト回路１５の動作につ
いて、図５の波形図に基づいて説明する。上述したよう
にして昇圧ノードＮ１１に得られたブースト信号を、カ
ットオフ用ＮＭＯＳトランジスタＱ１５のゲートに印加
すると、このカットオフ用ＮＭＯＳトランジスタＱ１５
のゲート電圧が、プリチャージ用ＰＭＯＳトランジスタ
Ｑ１１のしきい値電圧Ｖth分だけ持ち上げられる。
いて、図５の波形図に基づいて説明する。上述したよう
にして昇圧ノードＮ１１に得られたブースト信号を、カ
ットオフ用ＮＭＯＳトランジスタＱ１５のゲートに印加
すると、このカットオフ用ＮＭＯＳトランジスタＱ１５
のゲート電圧が、プリチャージ用ＰＭＯＳトランジスタ
Ｑ１１のしきい値電圧Ｖth分だけ持ち上げられる。
【００２０】これにより、非セルフブースト時のデコー
ド用ＮＭＯＳトランジスタＱ１６のゲート電圧が電源電
圧Ｖccとなり、ワード線ブースト電圧のレベルは、ノー
ドＮ１２とデコード用ＮＭＯＳトランジスタＱ１６のゲ
ート容量で容量分割する分だけブースト電圧よりも下が
る。すなわち、昇圧ノードＮ１１に得られたブースト信
号を、カットオフ用ＮＭＯＳトランジスタＱ１５のゲー
トに印加し、当該ＮＭＯＳトランジスタＱ１５のゲート
電圧をプリチャージ用ＰＭＯＳトランジスタＱ１１のし
きい値電圧Ｖth分だけ持ち上げてやることにより、セル
フブースト時の容量分配によるワード線ブーストレベル
の低下をより小さく抑えることができる。
ド用ＮＭＯＳトランジスタＱ１６のゲート電圧が電源電
圧Ｖccとなり、ワード線ブースト電圧のレベルは、ノー
ドＮ１２とデコード用ＮＭＯＳトランジスタＱ１６のゲ
ート容量で容量分割する分だけブースト電圧よりも下が
る。すなわち、昇圧ノードＮ１１に得られたブースト信
号を、カットオフ用ＮＭＯＳトランジスタＱ１５のゲー
トに印加し、当該ＮＭＯＳトランジスタＱ１５のゲート
電圧をプリチャージ用ＰＭＯＳトランジスタＱ１１のし
きい値電圧Ｖth分だけ持ち上げてやることにより、セル
フブースト時の容量分配によるワード線ブーストレベル
の低下をより小さく抑えることができる。
【００２１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、ブースト用キャパシタのプリチャージをＰ
ＭＯＳトランジスタを用いて行うとともに、プリチャー
ジ用ＰＭＯＳトランジスタの基板を昇圧ノードと接続し
た構成としたことにより、簡単な回路構成にて、非ブー
スト時のレベルを電源電圧にでき、ブースト時に、電源
電圧から昇圧を開始すれば良いことから、短時間で昇圧
レベルまで昇圧でき、しかもプリチャージ用ＰＭＯＳト
ランジスタのソース、Ｎウェル及び半導体基板の各電位
関係を良好に保てるため、ラッチアップを防止できるこ
とになる。
明によれば、ブースト用キャパシタのプリチャージをＰ
ＭＯＳトランジスタを用いて行うとともに、プリチャー
ジ用ＰＭＯＳトランジスタの基板を昇圧ノードと接続し
た構成としたことにより、簡単な回路構成にて、非ブー
スト時のレベルを電源電圧にでき、ブースト時に、電源
電圧から昇圧を開始すれば良いことから、短時間で昇圧
レベルまで昇圧でき、しかもプリチャージ用ＰＭＯＳト
ランジスタのソース、Ｎウェル及び半導体基板の各電位
関係を良好に保てるため、ラッチアップを防止できるこ
とになる。
【００２２】請求項２記載の発明によれば、スイッチン
グ用トランジスタと直列に抵抗手段を接続した構成とし
たことにより、プリチャージ用ＰＭＯＳトランジスタを
オンするとき、スイッチング用トランジスタ及び抵抗手
段の直列接続抵抗の作用によって昇圧ノードの電圧が徐
々に低下することから、昇圧ノードの電圧の急激なレベ
ル低下によるオーバーシュートを防止できるため、昇圧
ノードが電源電圧以下になることはなく、よってプリチ
ャージ用ＰＭＯＳトランジスタのＮウェルを昇圧ノード
と接続しても、ラッチアップを起こすことはない。
グ用トランジスタと直列に抵抗手段を接続した構成とし
たことにより、プリチャージ用ＰＭＯＳトランジスタを
オンするとき、スイッチング用トランジスタ及び抵抗手
段の直列接続抵抗の作用によって昇圧ノードの電圧が徐
々に低下することから、昇圧ノードの電圧の急激なレベ
ル低下によるオーバーシュートを防止できるため、昇圧
ノードが電源電圧以下になることはなく、よってプリチ
ャージ用ＰＭＯＳトランジスタのＮウェルを昇圧ノード
と接続しても、ラッチアップを起こすことはない。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明に係る回路動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】ブースト時のラッチアップの説明図である。
【図４】非ブースト時のラッチアップの説明図である。
【図５】セルフブースト回路の回路動作を説明するため
の各部の波形図である。
の各部の波形図である。
【図６】従来例を示す回路図である。
１１ ＮＯＲゲート １２ ＮＡＮＤゲート １５ セルフブースト回路 Ｃ１１ ブースト用キャパシタ Ｎ１１ 昇圧ノード Ｑ１１ プリチャージ用ＰＭＯＳトランジスタ Ｑ１３ スイッチング用ＮＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】昇圧ノードＮ１１とＶｃｃ電源との間に
は、ゲートとソースが共通接続されたＮＭＯＳトランジ
スタＱ１４が接続されている。このＮＭＯＳトランジス
タＱ１４は、過昇圧を防止するためのものである。昇圧
ノードＮ１１に得られるブースト信号は、例えば４Ｍｂ
ｉｔ ＤＲＡＭにおいて、ワード線のセルフブースト回
路１５のカットオフ用ＮＭＯＳトランジスタＱ１５のゲ
ートに印加される。セルフブースト回路１５において、
カットオフ用ＮＭＯＳトランジスタＱ１５のドレインは
電源に接続され、そのソースはデコード用ＮＭＯＳトラ
ンジスタＱ１６のゲートに接続されている。デコード用
ＮＭＯＳトランジスタＱ１６は、ブースト電圧をドレイ
ン入力とし、そのソース出力をワード線ブースト電圧と
してＤＲＡＭのワード線へ供給する。
は、ゲートとソースが共通接続されたＮＭＯＳトランジ
スタＱ１４が接続されている。このＮＭＯＳトランジス
タＱ１４は、過昇圧を防止するためのものである。昇圧
ノードＮ１１に得られるブースト信号は、例えば４Ｍｂ
ｉｔ ＤＲＡＭにおいて、ワード線のセルフブースト回
路１５のカットオフ用ＮＭＯＳトランジスタＱ１５のゲ
ートに印加される。セルフブースト回路１５において、
カットオフ用ＮＭＯＳトランジスタＱ１５のドレインは
電源に接続され、そのソースはデコード用ＮＭＯＳトラ
ンジスタＱ１６のゲートに接続されている。デコード用
ＮＭＯＳトランジスタＱ１６は、ブースト電圧をドレイ
ン入力とし、そのソース出力をワード線ブースト電圧と
してＤＲＡＭのワード線へ供給する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】次に、セルフブースト回路１５の動作につ
いて、図５の波形図に基づいて説明する。上述したよう
にして昇圧ノードＮ１１に得られたブースト信号を、カ
ットオフ用ＮＭＯＳトランジスタＱ１５のゲートに印加
すると、このカットオフ用ＮＭＯＳトランジスタＱ１５
のゲート電圧が、電源電圧Ｖｃｃからプリチャージ用Ｐ
ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈ分だけ
持ち上げられる。
いて、図５の波形図に基づいて説明する。上述したよう
にして昇圧ノードＮ１１に得られたブースト信号を、カ
ットオフ用ＮＭＯＳトランジスタＱ１５のゲートに印加
すると、このカットオフ用ＮＭＯＳトランジスタＱ１５
のゲート電圧が、電源電圧Ｖｃｃからプリチャージ用Ｐ
ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈ分だけ
持ち上げられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】これにより、非セルフブースト時のデコー
ド用ＮＭＯＳトランジスタＱ１６のゲート電圧が電源電
圧Ｖｃｃ近くになる。ワード線ブースト電圧のレベル
は、非セルフブースト時のノードＮ１２の電圧を初期電
圧としてノードＮ１２とデコード用ＮＭＯＳトランジス
タＱ１６のゲート容量で容量分割する分だけブースト電
圧よりも下がる。すなわち、昇圧ノードＮ１１に得られ
たブースト信号を、カットオフ用ＮＭＯＳトランジスタ
Ｑ１５のゲートに印加し、当該ＮＭＯＳトランジスタＱ
１５のゲート電圧を電源電圧Ｖｃｃからプリチャージ用
ＰＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈ分だ
け持ち上げて結果的に非セルフブースト時のノードＮ１
２の初期電位を持ち上げることにより、セルフブースト
時の容量分配によるワード線ブーストレベルの低下をよ
り小さく抑えることができる。
ド用ＮＭＯＳトランジスタＱ１６のゲート電圧が電源電
圧Ｖｃｃ近くになる。ワード線ブースト電圧のレベル
は、非セルフブースト時のノードＮ１２の電圧を初期電
圧としてノードＮ１２とデコード用ＮＭＯＳトランジス
タＱ１６のゲート容量で容量分割する分だけブースト電
圧よりも下がる。すなわち、昇圧ノードＮ１１に得られ
たブースト信号を、カットオフ用ＮＭＯＳトランジスタ
Ｑ１５のゲートに印加し、当該ＮＭＯＳトランジスタＱ
１５のゲート電圧を電源電圧Ｖｃｃからプリチャージ用
ＰＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈ分だ
け持ち上げて結果的に非セルフブースト時のノードＮ１
２の初期電位を持ち上げることにより、セルフブースト
時の容量分配によるワード線ブーストレベルの低下をよ
り小さく抑えることができる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (2)
- 【請求項１】 一方の電極が昇圧ノードに接続されたブ
ースト用キャパシタと、 前記昇圧ノードと電源との間に接続されたプリチャージ
用ＰＭＯＳトランジスタとを備え、 前記プリチャージ用ＰＭＯＳトランジスタの基板が前記
昇圧ノードと接続されていることを特徴とするブースト
回路。 - 【請求項２】 前記ブースト用キャパシタの他方の電極
と基準電位点との間に、スイッチング用トランジスタと
直列に接続された抵抗手段を有することを特徴とする請
求項１記載のブースト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294061A JPH07122066A (ja) | 1993-10-28 | 1993-10-28 | ブースト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294061A JPH07122066A (ja) | 1993-10-28 | 1993-10-28 | ブースト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122066A true JPH07122066A (ja) | 1995-05-12 |
Family
ID=17802785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294061A Pending JPH07122066A (ja) | 1993-10-28 | 1993-10-28 | ブースト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122066A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0752759A3 (de) * | 1995-07-06 | 1998-03-18 | Siemens Aktiengesellschaft | Bootstrapschaltung |
| KR100347355B1 (ko) * | 1996-05-28 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로및그구동방법 |
| US6864738B2 (en) * | 2003-01-06 | 2005-03-08 | Texas Instruments Incorporated | CMOS voltage booster circuits |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
-
1993
- 1993-10-28 JP JP5294061A patent/JPH07122066A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0752759A3 (de) * | 1995-07-06 | 1998-03-18 | Siemens Aktiengesellschaft | Bootstrapschaltung |
| KR100347355B1 (ko) * | 1996-05-28 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로및그구동방법 |
| US6864738B2 (en) * | 2003-01-06 | 2005-03-08 | Texas Instruments Incorporated | CMOS voltage booster circuits |
| JP2007279957A (ja) * | 2006-04-05 | 2007-10-25 | Seiko Epson Corp | 電流源回路、およびこれを含むコンパレータ |
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