JPH07122096A - 半導体メモリ用高速冗長行及び列 - Google Patents

半導体メモリ用高速冗長行及び列

Info

Publication number
JPH07122096A
JPH07122096A JP3243899A JP24389991A JPH07122096A JP H07122096 A JPH07122096 A JP H07122096A JP 3243899 A JP3243899 A JP 3243899A JP 24389991 A JP24389991 A JP 24389991A JP H07122096 A JPH07122096 A JP H07122096A
Authority
JP
Japan
Prior art keywords
input
node
output
column
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3243899A
Other languages
English (en)
Inventor
Robert J Proebsting
ジェイ． プローブスティング ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intergraph Corp
Original Assignee
Intergraph Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intergraph Corp filed Critical Intergraph Corp
Publication of JPH07122096A publication Critical patent/JPH07122096A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 欠陥性の列を置換するために冗長列を使用す
る場合にアクセス時間が増大されることのない冗長列を
具備する半導体メモリが提供される。 【構成】 多数の列のメモリセルａ，ｂ，ｃ，ｄ．．．
を有しており、各列は対応する入力／出力ノードＡ，
Ｂ，Ｃ，Ｄ．．．を有している。１組の入力／出力ライ
ン１，２，３，４．．．（その組は、典型的に、列の数
よりも１つ少ない）が対応する組のスイッチ１１，１
２，１３，１４．．．へ接続されている。該スイッチ
は、そのスイッチへ供給される制御信号に応答して選択
された唯１つの入力／出力ノードへ各入力／出力ライン
を接続させる。欠陥性の列の左側にある全てのスイッチ
をそれらの夫々の入力／出力接続部の左側にある列へ接
続すべく位置決めさせることにより且つ欠陥性の列の右
側にある全てのスイッチをそれらの夫々の入力／出力接
続部の右側にある列へ接続すべく位置決めさせることに
より、その欠陥性の列は伝搬遅延を増加させることなし
に動作から除去される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリに関するも
のであって、更に詳細には、半導体メモリにおける他の
列と同程度に高速の冗長列を具備する半導体メモリに関
するものである。
【０００２】
【従来の技術】例えば、ＳＲＡＭ、ＤＲＡＭ、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のような多数のタイプ
の半導体読取り／書込みメモリが公知であり市販されて
いる。このようなメモリは、典型的に、メモリセルが行
及び列の状態に配列されており、その中の各セルは単一
ビット情報、即ち０又は１の何れかを格納することが可
能である。
【０００３】集積回路製造技術における改良に伴ない、
単一のチップ上に設けることの可能なメモリセルの数は
迅速に増加している。このような改良は２つの要素、即
ち信頼性を持って大型のチップを製造するための集積回
路製造技術の能力、与えられた面積内により多くのセル
を設けることを可能とするメモリセルの寸法の縮小の２
つのファクタから得られている。
【０００４】メモリセルを収容する集積回路チップの歩
留まりを更に向上させるために、メモリセルの冗長行及
び列が開発されており且つ公知である。尚、以下の説明
を簡単化するために、「行又は列」という代わりに
「列」という用語を使用する。以下の説明においては
「列」という用語のみが使用されるが、行又は列の何れ
か一方又は両方を使用することが可能であることを理解
すべきである。冗長列を具備する典型的なメモリにおい
ては、通常の列と共に余分の列がチップ上に設けられ
る。しかしながら、これらの余分の列は、欠陥性の列の
代わりに、ヒューズ（溶融体）又はその他の方法により
選択的に接続可能なものである。典型的な従来のシステ
ムにおいては、欠陥性の列を切断するためにヒューズが
使用されており、且つ欠陥性の列を予備の列と置換させ
その冗長列のアドレスデコーダをプログラムし且つ何ら
かのその他の必要な変化を電気的に達成するためにその
他のヒューズが使用される。
【０００５】このような従来のシステムはアクセスされ
た情報が通常の列内に格納されているか又は予備の列内
に格納されているかに拘らずそのメモリが使用されるシ
ステムに対して透明な状態であるという意味において満
足に機能するものではあるが、予備の、即ち冗長な列を
使用することは、幾つかの欠点を有している。このよう
な予備の、即ち冗長な列を使用する場合の主要な欠点は
アクセス速度である。このような予備の（冗長な）列
は、典型的に、信号伝搬遅延のために、通常の（正規
な）列よりも伝搬速度が遅い。これら予備の列はメモリ
アレイの一方の側部又は他方の側部に位置されているの
で、メモリアレイ内の全ての通常の即ち正規な列は出力
ノードに対して比較的短い経路長の接続を有しており、
一方予備の列は冗長列出力の物理的な位置から欠陥性列
の出力端におけるその所要の目的地へ接続データを伝達
するためにより長い経路を有している。このより長い経
路は、通常の正規の列と比較して、予備の列とチップ外
部との間における信号伝達を遅延させる。メモリのアク
セス時間は最も遅い列からのデータを得るために要する
時間を考慮にいれねばならないので、これらの遅延は、
予備の列が使用されている回路の場合、それらが使用さ
れていない回路と比較して、アクセス時間が一層遅いも
のとなる。高速動作のメモリに課されたプレミアムはこ
れを著しい欠点としている。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、通常の列と同程度の速度を有する冗長列を
具備する半導体メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、冗長な即ち予
備の列が使用されている集積回路の全体的な動作速度を
減少することなしに冗長列を使用したメモリシステムを
提供している。本発明の好適実施例に基づいて使用され
た予備の、即ち冗長な列は伝搬遅延を増加させることは
なく、従って通常の正規の列と比較して同程度のアクセ
ス時間を与えている。予備の、即ち冗長な列に対してエ
キストラな伝搬遅延が発生することを回避することは、
独特のスイッチングシステムを使用することによって可
能とされており、即ち、その場合に、全ての列入力／出
力ノードが、短い経路長の接続部によってアレイ内の１
つを超えた入力／出力ラインへ選択的に接続可能である
ように構成されている。欠陥性の列を何れかの入力／出
力ラインへ接続することがないことによって、メモリは
良好な列のみを使用し且つ欠陥性であるが未使用の列が
存在するか否かに拘らず同一の速度で動作する。
【０００８】本発明の好適実施例においては、本発明に
基づいて製造された冗長列を具備する半導体メモリにお
いては、第一複数個の列のメモリセルが設けられてお
り、各列は少なくとも１個の対応する入力／出力ノード
を具備しており、且つ第二複数個の入力／出力ラインが
設けられており、該第二複数個は該第一複数個よりも少
なく、各入力／出力ラインは対応する接続ノードを具備
している。第三複数個のスイッチは、各々、該第二複数
個の入力／出力ラインの対応する接続ノードへ接続され
たスイッチを有している。各スイッチは、隣接する列の
メモリセルの少なくとも２個の入力／出力ノードのうち
の一方へ選択的に接続可能である。
【０００９】
【実施例】図１は本発明の動作原理を示したブロック図
である。図１においては、複数個の列のメモリセルを
ａ，ｂ，ｃ，ｄ，．．．で示してある。各列のメモリセ
ルは、単一の列に沿って接続された一連のセルを表わす
ことが意図されている。典型的に、その列の長さは２の
羃数、例えば２５６個のセル数である。該セルの各々は
公知の対応で接続されており、従って、特定のセルへ接
続された行の上に適宜のアドレス情報が供給されると、
該列を介して供給されたデータがメモリセルへ書込まれ
るか、又はそのセルの内容が検知され且つ該列接続を介
して読出すことが可能である。この理由のために、ライ
ン１，２，３，．．．ｎは、本明細書においては、入力
／出力ラインと呼称する。勿論、欠陥性の行の代わりに
冗長行が使用される本発明の別の実施例においては、図
１に示した列は行であると考えることが可能である。
【００１０】各列（又は行）は、図示した如く、入力／
出力接続部Ａ，Ｂ，Ｃ，Ｄ，．．．を有している。究極
的には、図示した如く、列は入力／出力ライン１，２，
３，４，．．．へ接続されるべきものである。該入力／
出力ラインの各々は、それと関連して、対応するスイッ
チを有している。例えば、入力／出力ライン１はそれと
接続されたスイッチ１１を有している。入力／出力ライ
ン２はそれと接続されてスイッチ１２を有している。入
力／出力ライン３はスイッチ１３を有している。図示し
た如く、これらのスイッチは、入力／出力ラインを２つ
の列のメモリセルのうちの何れか一方の列へ接続するこ
とを可能としている。
【００１１】欠陥性の列のメモリセルを冗長な機能的列
と置換させる場合のこれらスイッチの機能を理解するた
めに、列ｄが欠陥性であると仮定する。列ｄはスイッチ
動作により動作に関与しないものとすることが可能であ
り、且つ該スイッチの適宜の位置決めによって、機能的
な列を動作状態にスイッチ動作させることが可能であ
る。このことを達成するために、ライン１をノードＡへ
接続するために、スイッチ１１が設けられている。スイ
ッチ１２は、ライン２をノードＢへ接続するために使用
される。スイッチ１３はライン３をノードＣへ接続され
る。さて、ライン４をノードＤへ接続させる代わりに、
スイッチ１４を使用してライン４をノードＥへ接続させ
る。同様に、スイッチ１５はライン５をノードＦへ接続
させるために使用される。理解される如く、欠陥性列の
左側にあるスイッチの全てをそれらの夫々の入力／出力
接続部の左側にある列へ接続させるために位置決めさせ
且つ欠陥性列の右側にあるスイッチの全てをそれらの夫
々の入力／出力接続部の右側にある列へ接続させるべく
位置決めさせることにより、欠陥性の列は、伝搬遅延を
増加させることなしに、動作から除去される。特に、入
力／出力ライン１，２，３，４，５の各々と対応する列
接続部Ａ，Ｂ，Ｃ，Ｅ，Ｆの間の信号経路長は同一の長
さであり、従って同一の遅延である。
【００１２】前述した説明は、各列のメモリセルに対し
て、単一の入力／出力ラインのみが要求されるというこ
とを仮定している。例えばＤＲＡＭ及びＳＲＡＭにおけ
る相補的なビットライン等のような相補的な入力／出力
ラインを使用するメモリへ適用可能な本発明の実施例の
場合には、ノードＡ，Ｂ，．．．の各々は１対の列接続
部を表わし、一方各スイッチ１１，１２，．．．は１対
のスイッチを表わし、且つ各ライン１，２，．．．は１
対のラインを表わす。このような実施例の場合、該スイ
ッチの間の接続部、入力／出力ライン及びノードについ
ては以下に説明する。
【００１３】ＣＭＯＳ技術でスイッチ１１，１
２，．．．を構成した回路の好適実施例を図２に示して
ある。図２に示した回路は、単一のビットライン実施例
及び相補的なビットライン実施例の両方に対するスイッ
チの構成を示している。単一ビットライン実施例は、入
力／出力ビットに対して１個の単極双投スイッチのみを
使用しており、例えば入力／出力ライン３に対するスイ
ッチ１３及び入力／出力ライン４に対するスイッチ１４
等である。相補的ビットライン実施例の場合には、真及
び補数の両方のスイッチが使用され、即ちライン３に対
してスイッチ１３が使用され且つライン３ に対してス
イッチ１３′が使用される。尚、本明細書においては、
数字又は英文字記号の後のアンダーラインは夫々の記号
の上のオーバーラインと同じ意味を有している。スイッ
チ１３は、入力／出力ビット３を列Ｃか又は列Ｄの何れ
かへ接続すべくセットすることが可能であり、且つ入力
／出力ライン３を列接続部Ｃへ接続すべくセットされて
おり、一方スイッチ１４は入力／出力ライン４を列Ｅへ
接続すべくセットされている。
【００１４】図２に示した回路は、典型的に＋５Ｖであ
りライン２０へ印加される電位源Ｖccへ接続されてい
る。ライン２０は、更に、一連のヒューズ２１，２２を
有しており、１個のヒューズが図示した如く各対のスイ
ッチの間に配設されている。例えば、ヒューズ２２はス
イッチ対１３，１３′をスイッチ対１４，１４′から分
離している。
【００１５】各スイッチは２対の相補的ＭＯＳトランジ
スタを有している。ＰＭＯＳトランジスタはそれらのゲ
ート上に小さな丸印を付して示してある。例えば、スイ
ッチ１３はＮＭＯＳトランジスタ３１と、ＰＭＯＳトラ
ンジスタ３２と、第二のＮＭＯＳトランジスタ３３と、
第二のＰＭＯＳトランジスタ３４とを有している。各相
補的対のトランジスタは、図示した如く、ソース及びド
レインを対応して接続している。即ち、トランジスタ３
１及び３２は、それらのソースを共通接続しており、且
つそれらのドレインを共通接続しており、それはトラン
ジスタ３３及び３４についても同一である。更に、ライ
ン３７は、トランジスタ３１のゲートをトランジスタ３
４のゲートへ接続しており、一方ライン３８はトランジ
スタ３２のゲートをトランジスタ３３のゲートへ接続し
ている。ライン３７は、ノード２０′へ直接接続されて
おり、一方ライン３８はインバータ４０の出力端へ接続
されており、該インバータの入力端はノード２０′へ接
続されている。
【００１６】スイッチ１４はスイッチ１３と構成が同様
である。スイッチ１４も入力／出力ライン４をノードＤ
又はＥの一方へ接続すべく構成された２対のトランジス
タを包含している。スイッチ１４内のノード５７はスイ
ッチ１３内のノード３７に対応しており、一方スイッチ
１４内のノード５８はスイッチ１３内のノード３８に対
応している。
【００１７】スイッチ１３及び１４の状態はライン２０
におけるヒューズによって制御される。ヒューズ２１及
びヒューズ２１の左側の全てのヒューズ（不図示）は飛
ばされていないので、ライン３７は正電圧Ｖccへ直接的
に接続されており、ＮＭＯＳトランジスタ３１をオン状
態に保持し且つＰＭＯＳトランジスタ３４をオフ状態に
保持している。インバータ４０は、ライン３８上に反対
の条件を発生させ、ＰＭＯＳトランジスタ３２をターン
オンさせ且つＮＭＯＳトランジスタ３３をターンオフさ
せる。従って、両方のトランジスタ３１及び３２がオン
であり、一方両方のトランジスタ３３及び３４がオフで
ある。両方のトランジスタ３１及び３２のオン条件は、
列接続部Ｃを入力／出力ライン３へ接続させる。同様
に、両方のトランジスタ３３及び３４のオフ条件は、入
力／出力ライン３を列接続部Ｄから切断させる。その結
果、入力／出力ライン３は列接続部Ｃのみへ接続され
る。対応する態様において、スイッチ１３の左側の全て
のスイッチ（不図示）は左側へスイッチされる（図１に
示した如く）。
【００１８】抵抗６２がライン２０の右側と接地との間
に接続されている。その目的は、何れかの１個の飛ばさ
れたヒューズ要素の右側の全てのノード２０，２０′，
２０″等をＶccではなく接地へ接続させるためである。
ヒューズ２２の右側の全てのスイッチはヒューズ２２を
飛ばすことにより右側へ投げ込まれる。ヒューズ２２
は、メモリ回路がテストされる時に飛ばされ、且つ何れ
かの公知の技術を使用して飛ばすことが可能である。好
適実施例においてはレーザを使用して飛ばされる。ヒュ
ーズ２２を飛ばすことにより、抵抗６２が飛ばしたヒュ
ーズ要素２２の右側のライン２０の部分を接地へ接続さ
せることを可能とする。ライン２０″上の低レベルは直
接的にライン５７へ接続され、その際にＮＭＯＳトラン
ジスタ５１をターンオフし且つＰＭＯＳトランジスタ５
４をターンオンする。インバータ６０は高電位をライン
５８へ供給し、その際にＰＭＯＳトランジスタ５２をタ
ーンオフし且つＮＭＯＳトランジスタ５３をターンオン
する。両方のトランジスタ５３及び５４のオン条件は、
入力／出力ライン４を列接続部Ｅへ接続する。それと対
応して、トランジスタ５１及び５２のオフ条件は列接続
部Ｄを入力／出力ライン４から切断させる。トランジス
タ３３，３４，５１，５２の各々がオフであるので、ノ
ードＤは分離され、且つ欠陥性のメモリセル列Ｄは全て
の入力／出力ラインから切断される。
【００１９】図２の下部において、付加的な対のスイッ
チ１３′及び１４′が示されている。これらのスイッチ
は、例えば殆どのＳＲＡＭ及びＤＲＡＭにおける如く相
補的な入力／出力ラインを使用する半導体読取り／書込
みメモリの場合に付加される。相補的入力／出力ライン
スイッチ１３′及び１４′の各々は、その内部回路に関
して、対応するスイッチ１３及び１４と同一である。各
相補的ビットラインスイッチ１３′，１４′は、更に、
ライン２０へ接続されている。しかしながら、図示した
如く、真の列接続部Ｃ，Ｄ，Ｅへ接続する代わりに、相
補的ビットラインスイッチはノードＣ ，Ｄ ，Ｅ へ
接続されている。これらの相補的スイッチは、真の入力
／出力ラインスイッチが入力／出力ノード３及び４を提
供するのと同一の態様で、相補的な入力／出力ノード３
及び４ を提供している。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、バイポーラスイッチを使用することも可能
である。更に、種々のスイッチをターンオフ及びターン
オンするための好適実施例としてヒューズを使用した場
合について説明したが、例えばＰＲＯＭ又はＥＰＲＯＭ
セル等のように必要に応じてラインを接続及び切断する
ために任意のその他のを技術を使用することが可能であ
ることは勿論である。
【図面の簡単な説明】
【図１】 本発明の動作原理を示したブロック図。
【図２】 本発明の好適実施例を示した回路図。
【符号の説明】
１，２，３，４．．． 入力／出力ライン １０，１２，１３，１４．．． 入力／出力ライン ａ，ｂ，ｃ，ｄ．．． メモリセル列 Ａ，Ｂ，Ｃ，Ｄ．．． 入力／出力接続部（ノード）

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリにおいて、各列が該列に結
    合した対応する入力／出力ノード手段を具備する第一複
    数個の列のメモリセルが設けられており、各入力／出力
    ライン手段が対応する接続ノード手段を具備する前記第
    一複数個よりも少ない第二複数個の入力／出力ライン手
    段が設けられており、前記第二複数個と同数の第三複数
    個のスイッチ手段が設けられており、各スイッチ手段は
    前記第二複数個の入力／出力ライン手段の対応する接続
    ノード手段へ接続されると共に隣接する列のメモリセル
    の少なくとも２つの入力／出力ノード手段のうちの１つ
    へ選択的に接続可能であることを特徴とするメモリ。
  2. 【請求項２】 請求項１において、各入力／出力ノード
    手段が１個のノードを有しており、各入力／出力ライン
    手段が１個の入力／出力ラインを有しており、各接続ノ
    ード手段が１個の接続ノードを有しており、各スイッチ
    手段が１個の複数位置スイッチを有していることを特徴
    とするメモリ。
  3. 【請求項３】 請求項２において、各スイッチが、前記
    入力／出力ノードのうちの２つのうちの１つへ選択的に
    接続可能であることを特徴とするメモリ。
  4. 【請求項４】 請求項１において、各スイッチが、該位
    置の隣接する列のメモリセルの入力／出力ノードから選
    択した入力／出力ラインを接続又は切断するために共通
    接続された第一対の相補的電界効果トランジスタと、第
    二の隣接する列のメモリセルの入力／出力ノードから選
    択した入力／出力ラインを接続又は切断するために共通
    接続された第二対の相補的電界効果トランジスタとを有
    することを特徴とするメモリ。
  5. 【請求項５】 請求項４において、前記第一対の相補的
    電界効果トランジスタが第一ＰＭＯＳトランジスタと第
    一ＮＭＯＳトランジスタとを有しており、前記第二対の
    相補的電界効果トランジスタが第二ＰＭＯＳトランジス
    タと第二ＮＭＯＳトランジスタとを有しており、前記第
    一ＰＭＯＳの制御電極と前記第二ＮＭＯＳトランジスタ
    の制御電極とが第一ノードにおいて共通接続されてお
    り、前記第二ＰＭＯＳの制御電極と前記第一ＮＭＯＳト
    ランジスタの制御電極とが第二ノードにおいて共通接続
    されており、前記第一ノードを第一電位源へ接続する接
    続手段が設けられており、反対の状態を達成する反転手
    段が設けられており、前記反転手段が前記第一ノードと
    前記第二ノードとを反対の状態に維持するためにそれら
    のノードの間に接続されていることを特徴とするメモ
    リ。
  6. 【請求項６】 請求項５において、更に、前記第一ノー
    ドの状態をセットするために前記第一ノードと前記第一
    電位源との間に接続してヒューズ手段が設けられている
    ことを特徴とするメモリ。
  7. 【請求項７】 請求項１において、前記第三複数個のス
    イッチ手段の各々が対応するノードにおいて導電性ライ
    ンへ接続されており、各対応するノードの間にヒューズ
    が配設されており、単一のヒューズが飛ばされた場合
    に、その飛ばされたヒューズの一方の側の全てのスイッ
    チが前記入力／出力ノードの第一部分へ接続し、且つそ
    の飛ばされたヒューズの反対側の全てのヒューズが前記
    入力／出力ノードの第二部分へ接続して前記第一部分と
    第二部分との間に位置した欠陥性列への接続を除去する
    ことを特徴とするメモリ。
  8. 【請求項８】 請求項１において、前記各列のメモリセ
    ルが１対のラインを有しており、前記各入力／出力ノー
    ド手段が１つが前記各１対のラインへ結合されている１
    対の入力／出力ノードを有しており、前記各入力／出力
    ライン手段が１対の入力／出力ラインを有しており、各
    接続ノード手段が１つが前記各１対の入力／出力ライン
    へ結合されている１対の接続ノードを有しており、各ス
    イッチ手段が１つが前記各接続ノードへ結合されている
    １対のスイッチを有していることを特徴とするメモリ。
  9. 【請求項９】 請求項８において、前記各対のスイッチ
    が対応するノードにおいて導電性ラインへ接続してお
    り、各対応するノードの間にヒューズが配設されてお
    り、単一のヒューズが飛ばされた場合に、その飛ばされ
    たヒューズの一方の側における全てのスイッチが前記入
    力／出力ノードの第一部分へ接続し、且つその飛ばされ
    たヒューズの反対側における全てのスイッチが前記入力
    ／出力ノードの第二部分へ接続し、その際に前記第一部
    分と第二部分との間に位置した欠陥性列への接続を除去
    することを特徴とするメモリ。
JP3243899A 1990-09-28 1991-09-25 半導体メモリ用高速冗長行及び列 Pending JPH07122096A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US590243 1990-09-28
US07/590,243 US5274593A (en) 1990-09-28 1990-09-28 High speed redundant rows and columns for semiconductor memories

Publications (1)

Publication Number Publication Date
JPH07122096A true JPH07122096A (ja) 1995-05-12

Family

ID=24361452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3243899A Pending JPH07122096A (ja) 1990-09-28 1991-09-25 半導体メモリ用高速冗長行及び列

Country Status (4)

Country Link
US (1) US5274593A (ja)
EP (1) EP0477809B1 (ja)
JP (1) JPH07122096A (ja)
DE (1) DE69128446T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041006A (en) * 1998-03-04 2000-03-21 Nec Corporation Semiconductor memory device
US6144577A (en) * 1998-12-11 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area
US6151259A (en) * 1998-09-16 2000-11-21 Nec Corporation Semiconductor memory device

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2695493B1 (fr) * 1992-09-08 1994-10-07 Thomson Composants Militaires Circuit de mémoire avec redondance.
US5498975A (en) * 1992-11-19 1996-03-12 Altera Corporation Implementation of redundancy on a programmable logic device
US5557618A (en) * 1993-01-19 1996-09-17 Tektronix, Inc. Signal sampling circuit with redundancy
WO1994028484A1 (en) * 1993-06-02 1994-12-08 International Business Machines Corporation Multiplexing device for a redundant channel bus
DE4447523C2 (de) * 1993-09-29 1998-03-26 Mitsubishi Electric Corp Halbleiterspeichereinrichtung
JPH07153296A (ja) * 1993-11-26 1995-06-16 Nec Corp 半導体記憶装置
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
US6338106B1 (en) 1996-12-20 2002-01-08 Pact Gmbh I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures
DE19654593A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh Umkonfigurierungs-Verfahren für programmierbare Bausteine zur Laufzeit
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
ATE243390T1 (de) 1996-12-27 2003-07-15 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen umladen von datenflussprozessoren (dfps) sowie bausteinen mit zwei- oder mehrdimensionalen programmierbaren zellstrukturen (fpgas, dpgas, o.dgl.)
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
DE19704728A1 (de) 1997-02-08 1998-08-13 Pact Inf Tech Gmbh Verfahren zur Selbstsynchronisation von konfigurierbaren Elementen eines programmierbaren Bausteines
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
KR100252053B1 (ko) * 1997-12-04 2000-05-01 윤종용 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
JP4519208B2 (ja) * 1998-03-03 2010-08-04 株式会社東芝 半導体記憶装置
US7003660B2 (en) 2000-06-13 2006-02-21 Pact Xpp Technologies Ag Pipeline configuration unit protocols and communication
DE10081643D2 (de) 1999-06-10 2002-05-29 Pact Inf Tech Gmbh Sequenz-Partitionierung auf Zellstrukturen
US6122208A (en) * 1999-09-17 2000-09-19 Rambus Inc. Circuit and method for column redundancy for high bandwidth memories
AU2002220600A1 (en) 2000-10-06 2002-04-15 Pact Informationstechnologie Gmbh Cell system with segmented intermediate cell structure
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US6990555B2 (en) 2001-01-09 2006-01-24 Pact Xpp Technologies Ag Method of hierarchical caching of configuration data having dataflow processors and modules having two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)
US7581076B2 (en) 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US7210129B2 (en) 2001-08-16 2007-04-24 Pact Xpp Technologies Ag Method for translating programs for reconfigurable architectures
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7483828B2 (en) * 2001-03-16 2009-01-27 Meaningful Machines, L.L.C. Multilingual database creation system and method
WO2002103532A2 (de) 2001-06-20 2002-12-27 Pact Xpp Technologies Ag Verfahren zur bearbeitung von daten
US6966012B1 (en) * 2001-06-22 2005-11-15 Artisan Components, Inc. Memory column redundancy circuitry and method for implementing the same
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US7577822B2 (en) 2001-12-14 2009-08-18 Pact Xpp Technologies Ag Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization
AU2003208266A1 (en) 2002-01-19 2003-07-30 Pact Xpp Technologies Ag Reconfigurable processor
WO2003071432A2 (de) 2002-02-18 2003-08-28 Pact Xpp Technologies Ag Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US6803782B2 (en) * 2002-03-21 2004-10-12 John Conrad Koob Arrayed processing element redundancy architecture
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
WO2004038599A1 (de) 2002-09-06 2004-05-06 Pact Xpp Technologies Ag Rekonfigurierbare sequenzerstruktur
US7185225B2 (en) * 2002-12-02 2007-02-27 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
WO2007082730A1 (de) 2006-01-18 2007-07-26 Pact Xpp Technologies Ag Hardwaredefinitionsverfahren
JP2007257791A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置
US7724169B2 (en) * 2008-02-12 2010-05-25 National Semiconductor Corporation Semiconductor chip with a number of A/D converters that include a group of redundant A/D converters
US7881134B2 (en) * 2008-11-17 2011-02-01 Micron Technology, Inc. Replacing defective columns of memory cells in response to external addresses
US8964493B2 (en) * 2013-01-04 2015-02-24 International Business Machines Corporation Defective memory column replacement with load isolation
US10146719B2 (en) * 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59144098A (ja) * 1983-02-08 1984-08-17 Fujitsu Ltd 半導体記憶装置
US4566102A (en) * 1983-04-18 1986-01-21 International Business Machines Corporation Parallel-shift error reconfiguration
US4598388A (en) * 1985-01-22 1986-07-01 Texas Instruments Incorporated Semiconductor memory with redundant column circuitry
US5134584A (en) * 1988-07-22 1992-07-28 Vtc Incorporated Reconfigurable memory

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041006A (en) * 1998-03-04 2000-03-21 Nec Corporation Semiconductor memory device
KR100325035B1 (ko) * 1998-03-04 2002-03-04 가네꼬 히사시 반도체 메모리 장치
US6151259A (en) * 1998-09-16 2000-11-21 Nec Corporation Semiconductor memory device
US6144577A (en) * 1998-12-11 2000-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area
US6418066B1 (en) 1998-12-11 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having multibit data bus and redundant circuit configuration with reduced chip area

Also Published As

Publication number Publication date
EP0477809A2 (en) 1992-04-01
US5274593A (en) 1993-12-28
DE69128446D1 (de) 1998-01-29
EP0477809B1 (en) 1997-12-17
DE69128446T2 (de) 1998-07-02
EP0477809A3 (en) 1994-12-21

Similar Documents

Publication Publication Date Title
JPH07122096A (ja) 半導体メモリ用高速冗長行及び列
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
JP2600018B2 (ja) 半導体記憶装置
JP2632076B2 (ja) 半導体記憶装置
KR100192574B1 (ko) 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
US4648075A (en) Redundancy circuit for a semiconductor memory device
US4839864A (en) Semiconductor memory device comprising programmable redundancy circuit
US4951259A (en) Semiconductor memory device with first and second word line drivers
JPH07153296A (ja) 半導体記憶装置
US5706231A (en) Semiconductor memory device having a redundant memory cell
US4987560A (en) Semiconductor memory device
US5491444A (en) Fuse circuit with feedback disconnect
CN113178215B (zh) 存储器件及其操作方法
JP2865078B2 (ja) 半導体記憶装置
JPH0927196A (ja) ビット線バイアス回路及び方法
JP2607799B2 (ja) メモリ装置
US6639855B2 (en) Semiconductor device having a defect relief function of relieving a failure
JP2803459B2 (ja) 半導体記憶装置
US5274594A (en) Static RAM
JP3450621B2 (ja) 記憶装置及び読み出し方法
US6249466B1 (en) Row redundancy scheme
JP2630274B2 (ja) 半導体記憶装置
KR0166496B1 (ko) 반도체 기억소자의 리던던시 장치
JPS6138560B2 (ja)
JPH06334138A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060214

A131 Notification of reasons for refusal

Effective date: 20060221

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20060516

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060529

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090616

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees