JPH07122749A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH07122749A
JPH07122749A JP6200470A JP20047094A JPH07122749A JP H07122749 A JPH07122749 A JP H07122749A JP 6200470 A JP6200470 A JP 6200470A JP 20047094 A JP20047094 A JP 20047094A JP H07122749 A JPH07122749 A JP H07122749A
Authority
JP
Japan
Prior art keywords
semiconductor region
groove
region
semiconductor
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6200470A
Other languages
English (en)
Inventor
宗斉 ▲かく▼元
Munenari Kakumoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP6200470A priority Critical patent/JPH07122749A/ja
Priority to US08/296,913 priority patent/US5473176A/en
Publication of JPH07122749A publication Critical patent/JPH07122749A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/664—Inverted VDMOS transistors, i.e. source-down VDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 ソース電極を裏面に構成してボンディングワ
イヤ無しでソース接地することにより接地インダクタン
スを低減し、またドレイン容量、入力容量、及び帰還容
量を低減して高周波特性の向上した半導体装置及びその
製造方法を提供することを目的とする。 【構成】 ソース電極２２が第１導電型基板１１の裏面
に形成され、第１導電型基板１１の上にｎ+ ソース領域
１２、ｐベース領域１３、ｎ- ドリフト領域１４が順に
積層形成され、ｎ- ドリフト領域１４の表面から上部が
Ｖ溝、下部がＵ溝である溝部をｎ+ ソース領域１２に達
するまで形成し、この溝部の内部にｐベース領域１３よ
り禁制帯幅Ｅｇの大きな物質と、埋め込みゲート電極を
形成し、ｎ- ドリフト領域１４の表面にドレイン領域１
５を形成した縦型電界効果トランジスタ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波、超高周波及び
高速スイッチング用デバイス、並びにパワー用デバイス
とし使用される半導体装置及びその製造方法に関し、特
に、トレンチ側面をゲートとした縦型電界効果トランジ
スタ（Ｕ−ＭＯＳＦＥＴ，Ｖ−ＭＯＳＦＥＴ）等の絶縁
ゲート型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、Ｕ溝を有した縦型電界効果トラン
ジスタ（以下、Ｕ−ＭＯＳＦＥＴと記す）は、自動車や
ＯＡ機器等のモータ制御分野、電話交換器等の通信分
野、電源分野、フラットパネルディスプレイ駆動回路等
種々の分野で用いられている。Ｕ−ＭＯＳＦＥＴ等の縦
型絶縁ゲートトランジスタは、横型ＭＯＳＦＥＴに比べ
てオン抵抗が低い、チップサイズが縮小できる等の利点
を備えている。
【０００３】図１２に、従来のＵ−ＭＯＳＦＥＴの断面
構造図を示す。簡単化のためにｎチャンネル型について
説明するが、ｐとｎとを逆転すれば、ｐチャンネルでも
同様である。すなわち、第１導電型をｎ型、第２導電型
をｐ型として説明する。図１２ではｎ+ 基板１１９およ
びその上にエピタキシャル成長したｎ+ 層１２９をドレ
イン領域とし、ｎ- エピタキシャル層１４をドリフト領
域、ｐベース層２５の内部に形成されたｎ+ 領域２６を
ソース領域としている。また表面よりＵ溝を形成し、そ
の表面にゲート酸化膜１９を形成し、Ｕ溝の内部にポリ
シリコン等からなるゲート電極２０を形成している。ま
たｎ+ 基板１１９の裏面にドレイン電極２１を、表面の
ｎ+ 領域２６から金属ソース電極２２を取り出した構造
となっている。
【０００４】
【発明が解決しようとする課題】このようなＵ−ＭＯＳ
ＦＥＴを高周波及び高速スイッチング用デバイスとして
使用する場合、以下のような問題点がある。
【０００５】（１）裏面をドレイン電極２１として使用
しているため、ソース電極２２を接地するためにはボン
ディングワイヤが必要となる。したがってソース側の浮
遊インピーダンスとしてのソースインダクタンスＬs が
大きくなる（図１３に等価回路を示した）。また、パワ
ーデバイスとしては放熱性と絶縁性を共に考慮する必要
があり、ＢｅＯ，ＡＩＮ等の高熱伝導性絶縁基板を用い
てドレイン電極２１を接地面（ソース）と分離する必要
がある。
【０００６】（２）ゲートとドレインがＵ溝の底の薄い
酸化膜を介して対向している（図１２中、Ｂ部参照）た
め、帰還容量（ゲート・ドレイン間容量Ｃgd）が大き
い。
【０００７】（３）ゲート・ソース間が薄い酸化膜１９
（ゲート酸化膜）で分離されている（図１２中、Ａ部参
照）ため、入力容量（ゲート・ソース間容量Ｃgs）が大
きい。
【０００８】したがって本発明の目的は、ゲート電極周
辺の形状の改良によりゲート・ドレイン間容量Ｃgdおよ
びゲート・ソース間容量Ｃgsの低減化が容易なＵＭＯＳ
ＦＥＴ等の縦型絶縁ゲートトランジスタの新規な構造お
よびその製造方法を提供することである。
【０００９】本発明の別の目的はソース電極を裏面に構
成してボンディングワイヤ無しでソース接地することに
より接地インダンタンスを低減し、またドレイン容量、
入力容量、及び帰還容量を低減すると同時に放熱特性を
改良し高周波・高出力特性の向上した縦型絶縁ゲートト
ランジスタ等の半導体装置及びその製造方法を提供する
ことである。
【００１０】本発明のさらに別の目的は製造に際して
は、ゲート・ドレイン間寸法が自己整合的に決定でき、
その結果Ｃgdのバラツキを抑制でき、再現性の高いＵＭ
ＯＳＦＥＴ等の半導体装置の構造を提供すること、さら
にはその製造方法を提供することである。
【００１１】本発明のさらに別の目的はゲート・ドレイ
ン間の寸法を自己整合的に形成し、ドレインコンタクト
ホールも自己整合的に開孔し、ドレイン抵抗Ｒd を低減
化し、高周波特性を改良した半導体装置の構造およびそ
の製造方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、図１に一例として示す如く、ソース電極
２２が第１導電型基板１１の裏面に、ドレイン電極２１
が前記第１導電型基板の表面側に形成された半導体領域
の表面にそれぞれ構成される縦型絶縁ゲートトランジス
タを基礎とする。図１はＵＭＯＳ−ＦＥＴを示している
が、ＨＥＭＴ（High Electorn Mobility Transistor)や
ＵＭＯＳ−ＳＩＴ（UMOS-Static Induction Transisto
r）等他の縦型絶縁ゲートトランジスタでもよいことは
もちろんである。すなわち、本発明の第１の特徴は図１
に示すように、ソース領域となる第１導電型高不純物密
度第１の半導体領域１１，１２と、該第１の半導体領域
の上部に形成された第２導電型の第２の半導体領域１３
と、該第２の半導体領域の上部に形成された低不純物密
度の第３の半導体領域１４と、該第３の半導体領域表面
より、ほぼ該第１の半導体領域に達するように形成され
た溝部と、該第３の半導体領域の表面で、かつ該溝部の
両側に形成されたドレイン領域となる第１導電型高不純
物密度の第４の半導体領域１５とを有しているが従来の
ＵＭＯＳ−ＦＥＴとは異なり、そのゲート溝部形状は上
部がＶ字形に開き、底部のみがＵ字型となったTruncate
d-Ｕgroove（以下Ｔ−Ｕ溝と略す）を有した半導体装置
であることである。基板表面から第３の半導体領域であ
る低不純物密度半導体層１４および第２の半導体領域で
ある第２導電型ベース層１３を貫通し、ソース領域とな
る第１の半導体領域である第１導電型高不純物密度エピ
タキシャル層１２までこのＴ−Ｕ溝が達している。Ｔ−
Ｕ溝の底部は厚い酸化膜あるいは絶縁物等の第２の半導
体領域よりも禁制帯幅Ｅｇの大きな物質１８で埋め込ま
れ、Ｔ−Ｕ溝の第２導電型ベース層１３に接した側面は
薄いゲート酸化膜等の禁制帯幅Ｅｇの大きな物質１９が
形成され、その上のＶ字型の部分には厚い酸化膜等の禁
制帯幅Ｅｇの大きな物質１７が形成されている。
【００１３】Ｔ−Ｕ溝の内部にさらに別のＵ溝が形成さ
れ、その内部にポリシリコン等のほぼ垂直側壁を有した
ゲート電極２４が埋め込まれている。さらに該第３の半
導体領域表面におけるＴ−Ｕ溝部開口部の幅が、該第２
半導体領域と該第３の半導体領域の界面近傍のＵ字形の
形状部分のＴ−Ｕ溝幅よりも大とすべく該第３の半導体
領域に対し斜めの側壁を有したＶ溝として形成され、該
第２の半導体領域に対してはほぼ垂直の側壁を有したＵ
溝として形成され、該禁制帯幅Ｅｇの大きな物質の水平
方向に測った厚みに関しては該第３の半導体領域の表面
近傍における水平方向厚みの方が、下部のＵ字形の形状
部分の溝幅すなわち、該第３の半導体領域と第２の半導
体領域との界面近傍における水平方向厚みよりも厚く、
該埋め込みゲート電極の底部からその下部の該溝部の底
部までの距離が、該埋め込みゲート電極の側壁と該第２
の半導体領域との距離よりも大きいことを特徴としてい
る。
【００１４】本発明の第２の特徴は図８及び図９に示し
たような工程で容易かつ安定に製造できることである。
すなわち、（１）第１導電型高不純物密度基板１１の上
に第１の半導体領域（ソース領域）１２／第２の半導体
領域（ベース領域）１３／第３の半導体領域（ドリフト
領域）１４を連続エピタキシャル成長し、その成長後、
表面よりＴ−Ｕ溝を形成する第１の工程と、（２）この
Ｔ−Ｕ溝の底部に厚い絶縁物等の、第２の半導体領域
（ベース領域）よりも禁制帯幅Ｅｇの大きい物質の層１
８を埋め込み、第２の半導体領域（ベース領域）１３に
面したＴ−Ｕ溝の垂直側壁面にはＳｉＯ2 等の、第２の
半導体領域（ベース領域）よりも禁制帯幅Ｅｇの大きな
物質からなるゲート絶縁膜１９を形成し、さらにゲート
絶縁膜１９に隣接し、かつＴ−Ｕ溝の中心部に埋め込ま
れるようにゲート電極となる高導電性材料２４を形成す
る第２の工程と、（３）Ｔ−Ｕ溝上部の絶縁膜等の第２
の半導体領域（ベース領域）よりも禁制帯幅Ｅｇの大き
い物質１７をマスクとして用いて自己整合的、かつ選択
的に第４の半導体領域（ドレイン領域）を形成する第３
の工程とからなっていることを特徴としている。
【００１５】本発明の第３の特徴は、図１０に示したよ
うな工程で半導体装置が製造できることである。すなわ
ち、（１）ソース領域となる第１導電型高不純物密度基
板の上に、第１導電型高不純物密度の第１の半導体領域
／第２導電型の第２の半導体領域／低不純物密度の第３
の半導体領域を連続エピタキシャル成長し、該第３の半
導体領域の表面よりＶ字型溝を形成し、次に、該Ｖ字型
溝を前記第２の半導体領域よりも禁制帯幅の大きな物質
で埋め、その後、該Ｖ字型溝の中央部に前記第１の半導
体領域まで達するようにＵ溝を形成する第１の工程と、
（２）前記Ｕ溝の側壁にのみＳｉ3 Ｎ4 膜等の耐酸化性
の膜を形成し、該耐酸化性の膜を用いてＵ溝底部を選択
酸化しＵ溝底部のみに厚い酸化膜を形成し、その後該耐
酸化性膜を除去しＵ溝側壁にゲート酸化膜を形成し、さ
らにＵ溝を埋め込むようにゲート電極となる高導電性材
料を形成する第２の工程と、（３）前記禁制帯幅の大き
な物質をマスクとして自己整合的に前記第３の半導体領
域の表面にドレイン領域となる、第１導電型高不純物密
度の第４の半導体領域を形成する第３の工程とを少なく
とも含むことを特徴としている。
【００１６】
【作用】本発明の第１の特徴によればドレイン領域とな
る第１導電型高不純物密度領域（第４の半導体領域）１
５は、第１導電型低不純物密度半導体領域（第３の半導
体領域）１４の上部に小さな面積で形成され、かつゲー
ト電極との間には厚い酸化膜等の禁制帯幅Ｅｇの大きな
物質１７が配置されているのでゲート・ドレイン間容量
Ｃgdは小さな値となる。またＴ−Ｕ面積の底に埋め込ま
れた厚い酸化膜等の禁制帯幅の大きな物質１８を介して
ゲート電極２４とソース領域１２が対向しているので、
ゲート・ソース間容量Ｃgsが小さくなる。したがって入
力容量、帰還容量共に低減し、高周波動作が容易とな
る。基板底部にソース電極２２が形成されているので、
ソース接地が容易となり、ソースのボンディングワイヤ
が不要となり、ソース側インダクタンスＬs が低減化し
高周波動作が容易となる。また放熱基板は絶縁性基板で
ある必要はなくなり、放熱が容易となり、高出力化が可
能となる。
【００１７】また本発明の構造は、図８、図９及び図１
０に示したような工程で容易かつ安定に製造できる特徴
を有している。すなわち、本発明の第２の特徴によれば
Ｔ−Ｕ溝上部の禁制帯幅の大きな物質１７の寸法でゲー
ト・ドレイン間寸法が決定されるので、微細化が容易
で、結果として高周波特性が向上する。また製造歩留り
も高くなる。
【００１８】また本発明の第３の特徴によれば、図１０
に示したようにいわゆるＬＯＣＯＳ法等の選択酸化法を
用いて第２の半導体領域であるｐベース層１３の下部に
アンダーカット部を形成し、そこに酸化膜等を埋め込む
ことができるので、ゲート・ソース間容量Ｃgsはさらに
小さくすることができる。
【００１９】
【実施例】図１に本発明の一実施例に係る半導体装置及
びその製造方法の構成図を示す。同図において、図１２
（従来例）と重複する部分には同一の符号を附し、ｎチ
ャンネル型を例にとって説明する。すなわち第１導電型
をｎ型とし、第２導電型をｐ型として説明するが、ｎと
ｐとを入れ換えてもよいことはもちろんである。図１の
縦型ＵＭＯＳＦＥＴにおいて、ソース電極２２が基板１
１の裏面に、ドレイン電極２１が前記ｎ+ 基板の上部の
エピタキシャル成長層１４の表面にそれぞれ配置されて
いる。
【００２０】またその特徴的構造は、この表面よりエピ
タキシャル成長層であるｎ- ドリフト層１４，ｐベース
層１３を貫通し、ｎ+ ソース領域１２まで達するＴ−Ｕ
溝である。すなわち通常のＵ溝と異なり、上部がＶ字型
に開いている。このＴ−Ｕ溝の底部には厚い絶縁膜１８
が埋め込まれ、Ｔ−Ｕ溝のｐベース層１３に面した垂直
側壁部にはゲート絶縁膜１９が形成され、このゲート絶
縁膜１９に隣接して、Ｔ−Ｕ溝の中心部（コア部）には
ドープドポリシリコンのような埋め込みゲート電極２４
が埋め込まれている。なおｎ- ドリフト層１４はｐ- ド
リフト層でもよい。高周波動作のためには埋め込みゲー
ト電極２４の断面積を小さく形成することが必要である
が、この場合、埋め込みゲート電極２４のゲート抵抗が
問題となる。したがってドープドポリシリコンよりも
Ｗ，Ｍｏ，Ｔｉなどのよう高融点金属あるいはＷＳ
ｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 などのようなシリサイド
の方が望ましい。あるいはドープドポリシリコンとシリ
サイドとの複合膜、すなわちポリサイドでもよい。Ｔ−
Ｕ溝の他の部分は厚い絶縁膜１７で埋め込まれている。
ｎ+ ドレイン領域は図１に示されるように小さな面積で
局部的に形成されている。厚い絶縁膜１８や厚い絶縁膜
１７はＳｉＯ2 のような通常の絶縁膜に限る必要はなく
ｐベース層（第２の半導体領域）１３より禁制帯幅Ｅｇ
の大きな物質であればよい。ｐベース層がＳｉならばダ
イヤモンドやＳｉＣ、ＧａＡｓならばＡｌＧａＡｓ等と
してもよい。
【００２１】ＡｌやＡｌ−Ｓｉ等の金属ドレイン電極２
１と金属ゲート電極２０とは図１の同一断面上にはな
く、図２および図３に示したように金属ゲート電極２０
は埋め込みゲート電極２４とその長手方向の端部のゲー
トコンタクトホール２０１において接続されてゲートボ
ンディングパッド２０９に導かれている。つまり金属ゲ
ート電極２０のみに関しては、断面図ではなく紙面のは
るか奥の方が見えていることを図１は示している。同様
に図２，図３に示したようにドレインコンタクトホール
２１１を介して、ｎ+ ドレイン領域１５はドレインボン
ディングパッド２１９へ導かれている。
【００２２】図１のTruncated −ＵＭＯＳＦＥＴ（以下
ＴＵＭＯＳと略す）の動作は通常のＵＭＯＳＦＥＴの倒
立動作とほぼ同様の動作である。したがってｐベース層
１３の不純物密度、厚み、およびｐベース層１３とＴ−
Ｕ溝との界面の表面準位によってエンハンスメント型も
ディプリーション型のいずれも構成できる。エンハンス
メント型で説明するならば、埋め込みゲート電極２４に
正の電位を印加することによりｐベース層１３のＴ−Ｕ
溝界面付近にｎチャンネル３１が形成され本発明のＴＵ
ＭＯＳはターンオンする。つまり、ｎチャンネル３１中
のポテンシャルバリアを越えた電子はｎ- ドリフト領域
１４に注入される。ｎ- ドリフト領域１４中の高電界に
より、注入された電子はドリフト走行し、ｎ+ ドレイン
領域１５に到達する。高周波動作のためにはｐベース層
１３は十分薄くする必要があるが、ｎ- ドリフト層は電
子の走行時間が効かない程度に、要求される耐圧ＶGDB
に応じて厚くすればよい。２．５ＧＨｚ程度の周波数な
らばｎ- ドリフト層１４は１０μｍ程度の厚さにでき耐
圧は６０〜１００Ｖが容易に得られる。
【００２３】ｎ+ ドレイン領域１５からの電界強度がｎ
チャンネル３１中のポテンシャルバリアの高さを制御す
るようになれば図１のＴＵＭＯＳは静電誘導トランジス
タ（ＳＩＴ）の動作になり、ＩD −ＶD 特性は飽和型か
ら不飽和型へ変わる。さらにｐベースを薄くし、電子の
平均自由行程以下にすれば電子はバリスティックトラン
スポート（ballistic transport ）をし、２００〜１０
００ＧＨｚ程度以上の高周波動作も可能となる。ｎ- ド
リフト層１４の厚みは電子の走行角が（３／２）πとな
るように選べば、高周波における利得を下げずに厚くす
ることができ、高耐圧化も実現できる。
【００２４】図４は本発明の第２の実施例を示す断面図
で、ゲートボンディングパッド２０９，及びドレインボ
ンディングパッド２１９の下部にも厚い酸化膜１７を形
成した場合である。このボンディングパッド下部の厚い
酸化膜１７は後述する（図８（Ｃ）を参照）工程のう
ち、Ｖ溝に埋め込んだ厚い酸化膜１７を用いればよい。
通常ボンディングパッドの大きさは２００μｍ×２００
μｍ程度必要なため、ボンディングパッド自身の有する
面積は、Ｔ−Ｕ溝の形成されている活性領域の面積と同
程度か、場合によっては活性領域の面積よりも大きくな
る。したがって第１の実施例の構造により、活性領域の
容量Ｃgsa が小さくなった場合、ボンディングパッド下
部の容量Ｃgsp ，Ｃdsp が効くこととなる。図４の構造
によればボンディングパッド下部の容量は顕著に減少
し、図３に比して１／３以下にできる。
【００２５】図５は本発明の第３の実施例で活性領域の
ゲード・ドレイン間容量Ｃgda 、ゲート・ソース間容量
Ｃgsa をさらに小さくできる構造である。図５において
埋め込みゲート電極２４は完全に厚い酸化膜１７の内部
に埋め込まれ、ｎ+ ドレイン領域１５と埋め込みゲート
電極２４とは同一平面上にはないように構成されてい
る。したがってＣgda は極めて小さい。この構造は図１
の埋め込みゲート電極２４としてのポリシリコンを９０
０℃〜１０５０℃で３０分〜２時間スチーム中で酸化す
ればよい。埋め込みゲート電極２４がＷ，Ｔｉ等の高融
点金属の場合は、Ｕ溝２８中の選択ＣＶＤを途中でスト
ップするか、蒸着、スパッタ後Ｕ溝上部をエッチバック
し、その上にＳｉＯ2 をＣＶＤ法あるいは蒸着で堆積し
てもよい。Ｔｉを８５０℃〜１０００℃で酸化してＴｉ
Ｏ2 やＳｉＯ2 を形成しても図５の構造は実現できる。
さらに図５においては、Ｃgs2 を低減するために、ｎ+
ソース領域１２とｐベース領域１３の間に薄いｎ- 領域
１２２が形成されている。
【００２６】図６は本発明の第４の実施例で、図５に示
したユニットセルを多数並列接続した、いわゆるマルチ
チャンネルＴＵＭＯＳの断面図を示す。図５と異なる点
は、ｐベース層１３とｎ- ドリフト層１４の間にｐベー
ス層のＳｉよりも禁制帯幅Ｅg の小さなＳｉ0.5 Ｇｅ
0.5 層１３１を挿入してヘテロ接合を形成している点で
ある。１ＧＨｚ〜１０ＧＨｚ程度の周波数の場合は、工
程を簡単にするためにＳｉ0.5 Ｇｅ0.5 の層１３１を省
略してもかまわないがヘテロ接合によるバンドの不連続
によりポテンシャルバリアを形成するためにＳｉ0.5 Ｇ
ｅ0.5 の層１３１を挿入している。第２の半導体領域１
３がＧａＡｓならば、第６の半導体領域１３１をＩｎＧ
ａＡｓとしてもよい。本発明の特徴の一つは、ソース電
極を直接放熱基板へ接触・接地できる点であるが、この
特徴は図６のようなマルチチャンネルの大電流デバイス
に好適である。図２，図３に示したと同様に埋め込みゲ
ート電極２４は、図６の紙面の奥の方で互いに接続し、
ゲートボンディングパッドに導かれている。図示してい
ないが、平面図においてゲート埋め込み電極２４とドレ
イン電極２１とは互いにインターディジタルに構成され
ている。
【００２７】図７は本発明の第５の実施例で、さらにＣ
gsa を小さくする構造である。厚い酸化膜はｐベース層
１３の下部に拡がるように喰い込んで形成され、Ｃgs2
はさらに小さくなる。この構造は後述する図９に示す、
ＬＯＣＯＳ法により実現できる。
【００２８】次に図１に示した半導体装置の製造方法を
図８および図９を参照して説明する。
【００２９】（ａ）まず図８（ａ）に示すように不純物
密度ｎ＝２×１０18−１０19cm-3のｎ+ 基板１１の上に
ソース領域となる不純物密度１０18−１０21cm-3のｎ+
層１２を０．５−３μｍエピタキシャル成長し、その上
にｐベース層となる不純物密度２×１０16−１×１０18
cm-3のｐ層１３を２−０．２μｍエピタキシャル成長
し、さらに続けて不純物密度ｎ＝５×１０12−１×１０
15cm-3のｎ- 層１４を０．５−７μｍ連続的にエピタキ
シャル成長する。ｎ- 層１４のかわりにｐ＝５×１０12
−１０15cm-3のｐ- 層でもよい。この連続エピタキシャ
ル成長は、Ｓｉの場合はＳｉＣｌ4 ，ＳｉＨＣｌ3 ，Ｓ
ｉＨ2 Ｃｌ2 と水素による気相エピタキシャル成長等で
よく、ＧａＡｓの場合はＴＭＧ（トリメチルガリウ
ム），ＴＥＧ（トリエチルガリウム）とＡｓＨ3 （アル
シン）を用いたＭＯＣＶＤ等によればよい。ドーパント
ガスとしてはＳｉの場合、ｎ型ではＡｓＨ3 ，ＰＨ3 ，
ＡｓＣｌ3 ，ｐ型としてはＢ2 Ｈ6 ，等を用いればよ
い。ＧａＡｓへのｎ型ドーパントとしてはＳｉＨ4 ，Ｓ
ｉ2 Ｈ6 ，ＤＥＳｅ等を、ｐ型ドーパントとしてはＤＥ
Ｚｎ等を用いればよい。１０００ＧＨｚ以上のバリステ
ィックデバイス（ballisticdevices ）を作成するとき
は、ＭＢＥ（Molecular Beam Epitaxy）やＭＬＥ（Mole
cular Layer Epitaxy ）等の手法により原子層、分子層
のオーダーでｎｐｎの連続的エピタキシャル成長をすれ
ばよい。たとえばＳｉのＭＬＥはＳｉＨ2 Ｃｌ2 とＨ2
との交互導入で実現できる。いずれの成長法を採用する
かは膜厚の精度等から決めればよいが、この連続エピタ
キシャル成長後ＳｉＯ2 ，Ｓｉ3 Ｎ4 ，ＳｉＯx Ｎ1-x
等の絶縁膜１６６を熱酸化、ＣＶＤ法等により形成す
る。図８（ａ）に示すようにデバイス領域（活性領域）
の周辺のエピタキシャル層表面には厚い絶縁膜をフィー
ルド絶縁膜（フィールド酸化膜）１６として形成してか
ら、デバイス領域のみにフィールド酸化膜よりも薄い酸
化膜等の絶縁膜１６６を形成する方が好ましいが、フィ
ールド酸化膜１６を省略することも可能である。フィー
ルド酸化膜１６はＬＯＣＯＳ等の周知の方法で形成すれ
ばよい。
【００３０】（ｂ）次にフォトレジストを用いた通常の
フォトリソグラフィ技術により、酸化膜等の絶縁膜１６
６の中央部に図８（ｂ）に示すように開孔部を形成し、
この開孔部から、絶縁膜１６６をマスクとして連続エピ
タキシャル成長層１３，１４をｐベース層１３に達する
までエッチングする。ｎ+ （１００）Ｓｉ基板１１を用
いた場合は、Ｖ溝２７の長手の方向、すなわち紙面に垂
直の方向を＜１１０＞方向に選べば異方性エッチングが
できる。たとえばＫＯＨ溶液を用いたエッチングでＳｉ
表面に（１１１）面を有するＶ溝２７が図８（ｂ）に示
すように形成される。したがってＶ溝２７の表面と、エ
ッチングされていないエピタキシャル成長層表面との角
度は５４．７４°となる。このように結晶の異方性によ
ってＶ溝側壁の角度が定まるので、Ｖ溝の深さは、絶縁
膜１６６の開孔部の寸法で正確に決定される。ＰＣｌ3
やＳｉＣｌ4 を用いたドライエッチングでもＳｉ表面に
Ｖ溝２７は形成できる。ＧａＡｓの場合はＨＣｌによる
ガスエッチやＣｌ2 ，Ｂｒ2 による光励起ドライエッチ
ングで可能である。なお次の工程で形成するＵ溝の幅を
せまくしたい時は、Ｖ溝２７はｐ層１３に達しなくても
よい。エッチャントや基板温度等のエッチング条件によ
りＶ溝２７の表面は（３３３）面等、（１１１）面以外
の他の面を選び５４．７４°以外の角度とすることも可
能である。
【００３１】（ｃ）次に図８（ｃ）示すようにＶ溝２７
の内部を絶縁物１７で完全に埋める。代表的な方法とし
てはＳｉＯ2 のＣＶＤで行なえばよい。あるいはＶ溝の
表面に薄い熱酸化膜を形成後、ＣＶＤＳｉＯ2 ，ＣＶＤ
ＳｉＮ膜を堆積し、さらにその上にポリシリコンをＣＶ
Ｄで堆積し、そのポリシリコンを熱酸化してもよい。あ
るいは真空蒸着法によってＳｉＯ2 膜を堆積してもよ
い。アルコール等の溶剤に溶かした樹脂ガラスをスピン
オンコートする、いわゆるＳＯＧ（spin on glass ）法
でもよい。絶縁膜１７の表面の平坦化が必要な時はＰＳ
Ｇ，ＢＰＳＧを用いたリフロー等の熱的平坦化や、ラッ
ピング等の機械的平坦化を行えばよいが、フォトリソグ
ラフィが許される範囲の多少の表面の凹凸はあってもか
まわない。またＧａＡｓの場合はＧａＡｓ禁制帯幅Ｅｇ
よりも大きなＥｇを有したＡｌＧａＡｓやＺｎＳｅを絶
縁膜１７として用いることもできる。
【００３２】（ｄ）次に図８（ｄ）に示すようにＶ溝中
央部にＵ溝（トレンチ部）２８をｎ+ ソース層１２に達
するまで形成する。ゲート・ソース間容量Ｃgsを低減化
するためにはｎ+ 基板１１に達するまでＵ溝２８を形成
するのが望ましい。このＵ溝の形成はＣ3 Ｆ8 あるいは
ＣＨＦ3 を用いたＥＣＲ（Electron Cyclotron Resonan
ce）イオンエッチによりＳｉＯ2 ，Ｓｉと連続的にエッ
チングすればよい。あるいはＲＩＥ（Reactive Ion Etc
hing）によりＳｉＯ2 部はＣ3 Ｆ8 ，Ｓｉ部はＳＦ6 ／
Ｃｌ2 ，ＰＣｌ3 ，ＳｉＣｌ4 等によってエッチングし
てもよい。続いて、犠牲酸化やウェットエッチあるいは
ガスエッチングによりＵ溝エッチングによる加工ダメー
ジ層を除去した後３０ｎｍ〜１００ｎｍのゲート酸化膜
１９を図８（ｄ）に示すようにＵ溝表面に形成する。Ｇ
ａＡｓＨＦＥＴ（Insulated gateHeterostructure FE
T）やＨＥＭＴの場合はＧａＡｓのＵ溝の表面にＡｌＧ
ａＡｓの薄膜をＭＯＣＶＤやＭＬＥにより形成する。
【００３３】（ｅ）次に図９（ａ）に示すようにまずＵ
溝底部をｐ層下部とほぼ同一レベルに達するまで厚い酸
化膜等の絶縁物１８で埋める。あるいは、ｐ層１３より
もＥｇの大きな物質で埋める。好ましい方法としては１
０-7Ｐａ以下の低圧にして、指向性を良くした真空蒸着
法やＭＢＥでＳｉＯ2 を堆積する。なお、図８（ｄ）の
最後の工程を変更して、先にＵ溝底部にＳｉＯ2 膜１８
を堆積してから、ゲート酸化膜１９を形成してもよく、
この方が厚い酸化膜１８の堆積時にゲート酸化膜１９表
面に不要なＳｉＯ2 等が付着する心配がなく、よりゲー
ト酸化膜１９の耐圧が向上し、ＭＯＳ界面の準位も低減
する。またＵ溝底部の埋め込み絶縁膜形成法としてはＳ
ＩＭＯＸの手法を用い１．８−２．０×１０18ｃｍ-2の
酸素の１９０−２００ｋｅｖ程度のイオン注入によって
もよい。この場合はＵ溝底面はｐ層１３底面と同一レベ
ルまでの深さに形成しておけばよい。酸素のイオン注入
後、さらにＵ溝底部を２００nm程度エッチングして、そ
の上から２回目の酸素のイオン注入を行うことも有効で
ある。以上ゲート酸化膜１９形成と埋め込み絶縁膜１８
の形成の順序はいずれが先でも可能であるが、その後図
９（ａ）に示したようにドープドポリシリコンを堆積
し、Ｕ溝を完全に埋め、埋め込みゲート電極２４を形成
し、さらにその表面を酸化する。ｎ型ドープドポリシリ
コンでもよいが、エンハンスメント特性を高めるにはｐ
型ドープドポリシリコンの方がよい。図１で説明したよ
うに、ゲート抵抗を下げるためにはＷ，Ｍｏ，Ｔｉ等の
高融点金属，またはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2
などのようなシリサイド，あるいは、ｐ型ドープドポリ
シリコンを用いたポリサイドの方が望ましい。高融点金
属は蒸着、スパッタ法でも堆積できるが、ＣＶＤ法、特
に減圧ＣＶＤ法（ＬＰＣＶＤ法）によるのが望ましい。
【００３４】（ｆ）次に図９（ｂ）に示すように表面を
スライトエッチし、ｎ- ドリフト層１４を露出させイオ
ン注入用窓を開孔し、75Ａｓ+ ，31Ｐ+ 等をソース領域
とすべき場所にイオン注入する。その後８００〜１００
０℃で１５〜３０分程度アニールしてイオン注入層を活
性化させる。フラッシュランプアニールでもよい。もち
ろんフォトリソグラフィを用いてイオン注入開孔部を形
成してもよいが、Ｔ−Ｕ溝表面の埋め込みゲート電極周
辺は厚い酸化膜１７が形成されているので表面の薄い酸
化膜１６６の厚み分だけスライトエッチすればイオン注
入用窓が開口するので、わざわざフォトリソグラフィを
用いる必要はないのである。図８（ａ）で説明したよう
にデバイス領域（活性領域）以外は厚いフィールド酸化
膜１６を形成しているので、デバイス領域以外の部分に
はイオン注入はされない。
【００３５】ＧａＡｓの場合は79Ｓｅ+ ，28Ｓｉ+ 等を
イオン注入で形成してもよいが、イオン注入の場合はそ
の後の熱処理を必要とするので、ＭＬＥの手法でＳｅや
ＳｉをドープしたＧａＡｓあるいはＩｎＧａＡｓを図９
（ｂ）に示した開孔部に選択エピタキシャル成長するこ
とが望ましい。特にＩｎＧａＡｓはＧａＡｓよりもＥｇ
が小さく、ドレイン電極のコンタクト抵抗が低減され、
より高周波動作が可能となる。
【００３６】（ｇ）次に図９（ｃ）に示したように、フ
ォトリソグラフィ技術によりゲートコンタクトホール，
ドレインコンタクトホール、裏面のソースコンタクトホ
ールを開孔する。なお、イオン注入後の熱処理で表面に
ほとんど酸化膜を形成しないようにできるので、イオン
注入用窓をそのままコンタクトホールとして用いること
ができる。つまりコンタクトホール開口も自己整合的に
できる。図１でも説明したようにゲートコンタクトホー
ルはドレインコンタクトホールと同一断面上にあるので
はなく、紙面のはるか奥の方で開孔している。
【００３７】（ｈ）次にコンタクトホール開孔部に蒸
着、スパッタ、ＣＶＤ法等により金属を全面に堆積し、
その後フォトリソグラフィおよびＲＩＥ等により金属電
極のパターン形成を行い、図９（ｄ）に示したように金
属ゲート電極２０、金属ドレイン電極２１、金属ソース
電極２２を形成し本発明の半導体装置が完成する。その
後高周波のストリップラインを形成した基板にソース電
極２２をハンダ付あるいはロー付けし、金属ゲート電極
２０および金属ドレイン電極２１に接続したリードワイ
ヤにより入出力整合回路に接続すればよい。
【００３８】図１０は図７に示した本発明の第５の実施
例に係る半導体装置の製造方法を示す。特にＳｉを用い
たＵＭＯＳＦＥＴに好適な製造方法である。途中まで図
８を用いて説明した前述の工程と同一の工程である。す
なわち、連続エピタキシャル成長（図８（ａ））後、Ｖ
溝２７を形成し（図８（ｂ））、Ｖ溝中に絶縁物１７を
形成し（図８（ｃ））、Ｖ溝中央部にＵ溝（トレンチ
部）２８を形成（図８（ｄ））するところまで前述した
工程と同一であるので省略する。図８（ｄ）ではＵ溝形
成後、ただちにゲート酸化膜１９を形成しているが、図
１０ではＵ溝形成後（ａ）１０nm程度の薄いパッド酸化
膜をＵ溝全面に形成し、その上に減圧ＣＶＤ法によりＳ
ｉ3 Ｎ4 膜９９を１３０〜１８０nm形成する。Ｕ溝２８
開口部が広い場合は常圧ＣＶＤでもよい。
【００３９】（ｂ）次にＣＦ4 やＣ3 Ｆ8 を用いたＲＩ
Ｅを低圧で行う、あるいはＣ3 Ｆ8によるＥＣＲイオン
エッチでＵ溝底部のＳｉ3 Ｎ4 膜９９およびその下のパ
ッド酸化膜をエッチング除去し、Ｕ溝底部のみＳｉを露
出させる。指向性エッチングなので、Ｕ溝側壁には図９
ｂに示すようにＳｉ3 Ｎ4 膜が残る。
【００４０】（ｃ）次に、側壁のＳｉ3 Ｎ4 膜９９をマ
スクとして選択酸化（いわゆるＬＯＣＯＳ）を行う、１
０５０℃でスチーム中３時間程度の熱酸化を行えばよい
（図１０（ｃ））。
【００４１】（ｄ）熱リン酸あるいはＣＦ4 のドライエ
ッチ等により側壁のＳｉ3 Ｎ4 膜を除去後、ゲート酸化
膜１９を形成する（図１０（ｄ））。その後の工程は図
９（ａ）以降と同様であり、最終的に図７に示したよう
にｐベース層１３３の下部にアンダーカット部を有した
構造となる。
【００４２】図１０に示した工程はＳｉプロセスに最も
適しているが、選択酸化の手法が可能とならばＳｉ以外
にも適用可能なことはもちろんで、たとえばＳｉ3 Ｎ4
膜を用いて、ＧａＡｓ表面を陽極酸化してもよい。Ａｌ
2 Ｏ3 をマスクとして用いて酸素プラズマで選択酸化す
ることも可能である。なお、図７に示した本発明の第５
の実施例はＳＩＭＯＸを用いても可能である。この場合
はＵ溝２８の幅ｔw よりも少し大きな幅のマスクを用い
て酸素のイオン注入をしてｐベース層１３の下にまで酸
化膜を形成することとなるが、ＳＩＭＯＸにより打ち込
めるイオン注入の深さは結晶のダメージを考慮すると高
々５００nm程度であるので１〜５ＧＨｚ程度における高
周波・高出力デバイスには図１０の工程による方が望ま
しい。したがって、電子レンジ（２．５ＧＨｚ）用のＵ
ＭＯＳ等は図１０に示した方法で作製すればよい。さら
に微細構造の必要な、たとえばサブミリ波用の増幅発振
素子はＳＩＭＯＸを用いることが可能である。
【００４３】
【発明の効果】以上のように請求項１〜７に記載の本発
明によれば、埋め込みゲート電極２４とｎ+ ドレイン領
域１５の間には厚い酸化膜等の禁制帯幅Ｅｇの大きな物
質１７が形成されているのでゲート・ドレイン間容量Ｃ
gdの低減化が容易にできる。ここで、前述したようにに
金属ゲート電極２０と金属ドレイン電極２１とは同一平
面上に並立していないので金属ゲート電極２０と金属ド
レイン電極２１とのＣgdは無視できる。帰還容量はミラ
ー効果（Miller effect ）によって増幅率をＡとすれば （｜Ａ｜＋１）・Ｃgd となって入力インピーダンスに効くので、Ｃgdの低減化
は高周波化にとって非常に有用である。本発明の第１の
実施例で示したように、Ｔ−Ｕ溝の底部は厚い酸化膜等
の禁制帯幅の大きな物質１８が埋め込まれているのでゲ
ート・ソース間容量Ｃgsも低減化できる。Ｃgsの容量は
酸化膜等の禁制帯幅の大きな物質１８の厚みのみを考慮
した単純な一次元の計算では決まらず、Ｔ−Ｕ溝の底部
の形状を考慮した２次元の計算をしなければならない
が、きわめて荒い近似としては酸化膜等の禁制帯幅の大
きな物質１８の厚みをゲート酸化膜等の側壁部に形成し
た禁制帯幅の大きな物質１９の厚みの１０倍とすれば図
１１に示したＵＭＯＳの場合に比してＣgsは１／１０と
なる。なお、図１１は図１との比較を容易とするため
に、図１２のゲート構造のまま、ソース領域１１を基板
の裏側に構成した場合の参考図である。
【００４４】また本発明の請求項１〜７記載の構造は図
１に示したように基板の裏面をソース電極としているの
で、ソース接地が容易でソース電極の接地のためのリー
ドワイヤが不要となり、ソース側インダクタンスＬs が
無視できる。したがって特に１ＧＨｚ以上の高周波での
動作が容易となる。またソース電極を直接金属放熱基板
に接続する構造も可能で、ＢｅＯやＡｌＮ等の高価な絶
縁性基板の使用を不要とし、安価でしかも良好な放熱特
性が得られ、その結果高出力化が容易となる。
【００４５】上述したようにゲート・ソース間容量Ｃ
gsa は単純な平行平板近似では求められず、２次元の解
析が必要であるが、Ｃgsa は荒い近似としては平行平板
近似による容量Ｃgs1 と、ｎ+ ドレイン領域のＵ溝側壁
部と埋め込みゲート電極間の容量Ｃgs2 との並列接続の
容量、すなわち Ｃgsa ＝Ｃgs1 ＋Ｃgs2 となる、Ｕ溝２８の幅ｔw と厚い酸化膜１８の厚みｔb
が同程度、すなわちアスペクト比ｔb ／ｔw ≒１程度で
はｔb を十分厚くすることによりＣgs1 ＜＜Ｃgs 2 とで
きるのでＣgsa には、Ｃgs2 が効くことになる。つま
り、厚い酸化膜１８の厚みｔb をゲート酸化膜１９の厚
みｔg より１０倍以上としても、あまり意味はなくな
り、５≦ｔb ／ｔg ≦１０程度が良いこととなる。請求
項４記載の本発明によれば図５に示したようにｎ- 領域
１２２を挿入し、ここを完全に空乏化させておくことに
よりＣgs2 は小さくなり、結果としてＣgsa は極めて小
さな値となる。Ｕ溝２８の幅ｔw が広くてｔb ／ｔw ＜
０．１のような場合は、もともとＣgs1 ≫Ｃgs2 である
のでｎ- 領域１２２を挿入しなくてもよい。したがって
超高周波での動作が可能となる。
【００４６】請求項５に記載の本発明によれば、第２の
半導体領域と第６の半導体領域の間のヘテロ接合による
バリアの存在のため、ｐベース層を極めて薄くしてもソ
ース・ドレイン間の電流通路、すなわちチャンネル３１
中にポテンシャルバリアが形成される。したがって、図
６に示したこの構造は、量子力学で設計されるような超
高速デバイスに好適で、ゲート電圧によりＳｉ−Ｓｉ
0.5 Ｇｅ0.5 のヘテロ接合界面のバリアを通るトンネル
電流を制御することとなる。このためテラヘルツ帯等の
超高周波動作が可能となる。
【００４７】請求項６に記載の本発明によれば、第１の
半導体領域をエピタキシャル成長で形成できるので、ソ
ース領域の不純物密度の設計が自由にできる。したがっ
てソースの直列抵抗Ｒs を低減させることが可能で、か
つ、ソースからチャネルへの注入効率も増大することが
できる。したがって超高速動作が可能となる。
【００４８】請求項７に記載の本発明によれば、金属半
導体接合界面における仕事関係を低減でき、極めて低い
コンタクト抵抗のドレインコンタクトが可能となる。し
たがってドレインの直列抵抗Ｒd が低減でき、高周波動
作が可能となる。
【００４９】請求項８〜１２に記載の本発明の半導体装
置の製造方法によれば、フォトリソグラフィを用いずに
自己整合によりｎ+ ドレイン領域１５が形成され、ゲー
ト・ドレイン間距離はマスクアラインメントの誤差に関
係なくなり、精密に決定できる。現状のステッパー等の
マスク合わせ装置のマスクの合わせ余裕は±０．２μｍ
程度であるため、この程度以上微細化する場合は特に有
効である。ゲートドレイン間が１〜２μｍ程度の場合で
も、マスク合わせによるバラツキがなくなるのでゲート
・ドレイン間容量Ｃgdが精密に決定され、したがって高
周波特性のそろった半導体装置か安定に、再現性よく製
造できる。
【００５０】請求項８〜１２に記載の本発明の半導体装
置の製造方法によれば、ゲート・ドレイン間寸法が自己
整合的に決定できるので、微細化が容易で高周波化が可
能となる。また、ドレインのコンタクトホール開孔も自
己整合的にできるので、電流通路の形成されるＴ−Ｕ溝
の表面近くにドレイン電極を形成でき、実効的なチャン
ネルとドレイン電極の間隔を短縮でき、ドレイン抵抗Ｒ
d を小さくできる。したがって、さらに高周波化が容易
となる。このことは、Ｔ−Ｕ溝を用いないＵＭＯＳＦＥ
Ｔの参考図である図１１と比較すれば明らかであろう。
図１１には、フォトリクグラフィを用いてコンタクトホ
ールを開孔した場合、ドレイン電極コンタクト部から実
効チャネル部までの距離が大きくなりＲd が大きくなる
ことを示した。
【００５１】請求項１２に記載の本発明の半導体装置の
製造方法によれば、図７に示したような構造が実現でき
るのでＣgda ，Ｃgs1 のみならず、Ｃgs2 も小さくで
き、極めて高周波化が容易な半導体装置が安定に、再現
性よく製造できる。埋め込みゲート電極２４下部の厚い
酸化膜は熱酸化膜であるので膜質が良好で、高耐圧化が
可能となり、リーク電流も小さく、ノイズの発生も少な
くなる。ｐベース層１３の下部のアンダーカットの深さ
は熱酸化（ＬＯＣＯＳ）の温度と時間で制御できるの
で、設計自由度も大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置（縦型
電界効果トランジスタ）の断面図である。
【図２】図１の平面図である。
【図３】図２のＩＩＩ−ＩＩＩ方向の断面図である。
【図４】本発明の第２の実施例に係る半導体装置の断面
図である。
【図５】本発明の第３の実施例に係る半導体装置の断面
図である。
【図６】本発明の第４の実施例に係る半導体装置の断面
図である。
【図７】本発明の第５の実施例に係る半導体装置の断面
図である。
【図８】（ａ）〜（ｄ）は本発明の第１の実施例の半導
体装置の製造方法を説明する断面図（その１）である。
【図９】図９（ａ）〜（ｄ）は本発明の第１の実施例の
半導体装置の製造方法を説明する断面図（その２）であ
る。
【図１０】図１０（ａ）〜（ｄ）は本発明の第５の実施
例の半導体装置の製造方法を説明する断面図である。
【図１１】従来のＵ−ＭＯＳＦＥＴ（縦型電界効果トラ
ンジスタ）と比較するための参考図の断面図である。
【図１２】従来のＵ−ＭＯＳＦＥＴの断面図である。
【図１３】ＦＥＴの高周波等価回路である。
【符号の説明】
１１ 半導体基板（ｎ+ ），第１導電型基板 １２ 第１の半導体領域（ｎ+ ） １３ 第２の半導体領域（ｐ），（ｐベース層） １４ 第３の半導体領域（ｎ- ），（ｎ- ドリフト層） １５ 第４の半導体領域（ｎ+ ），ドレイン領域 １６ フィールド酸化膜 １７ 絶縁膜または酸化膜等の禁制帯幅Ｅｇの大きな物
質 １８ 絶縁膜または酸化膜等の禁制帯幅Ｅｇの大きな物
質 １９ ゲート酸化膜等の禁制帯幅Ｅｇの大きな物質 ２０ ゲート電極 ２１ ドレイン電極 ２２ ソース電極 ２３ イオン注入活性層（ｐ+ ） ２４ 多結晶半導体等の埋め込みゲート電極 ２５ ｐベース層 ２６ ｎ+ ソース領域 ２７ Ｖ溝 ２８ トレンチ部 ３０ フォトレジスト ３１ チャネル ３２ ドリフト走行領域 ２０１ ゲートコンタクトホール ２０９ ゲートボンディングパッド ２１１ ドレインコンタクトホール ２１９ ドレインボンディングパッド ９９ Ｓｉ3 Ｎ4 膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ソース領域となる第１導電型高不純物密
    度第１の半導体領域と、該第１の半導体領域の上部に形
    成された第２導電型の第２の半導体領域と、該第２の半
    導体領域の上部に形成された低不純物密度の第３の半導
    体領域と、該第３の半導体領域表面より、ほぼ該第１の
    半導体領域に達するように形成された溝部と、該第３の
    半導体領域の表面で、かつ該溝部の両側に形成されたド
    レイン領域となる第１導電型高不純物密度の第４の半導
    体領域と、該溝部の底面および側面に形成された該第２
    の半導体領域よりも禁制帯幅の大きな物質と、 該禁制帯幅の大きな物質に内包されたほぼ垂直の側壁を
    有する埋め込みゲート電極とを少なくとも具備する縦型
    絶縁ゲートトランジスタであり、 該溝部の上部はＶ字形に、該第３の半導体領域に対し斜
    めの側壁を有して形成され、該溝部の下部はＵ字形の形
    状に、該第２の半導体領域に対してはほぼ垂直の側壁を
    有して形成され、該第３の半導体領域表面における溝部
    開口部の幅は、該Ｕ字形の形状部分の溝幅よりも大であ
    り、 該禁制帯幅の大きな物質の水平方向に測った厚みは該第
    ３の半導体領域の表面近傍の方が、該第３の半導体領域
    と第２の半導体領域との界面近傍の水平方向の厚みより
    も厚く、 該埋め込みゲート電極の底部からその下部の該溝部の底
    部までの厚みが、該埋め込みゲート電極の側壁と該第２
    の半導体領域との距離よりも大きいことを特徴とする半
    導体装置。
  2. 【請求項２】 前記禁制帯幅の大きな物質は絶縁物であ
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記絶縁物は酸化物であることを特徴と
    する請求項２記載の半導体装置。
  4. 【請求項４】 前記第１半導体領域と前記第２の半導体
    領域の間に形成された第１導電型低不純物密度の第５の
    半導体領域を具備することを特徴とする請求項１〜３い
    ずれかに記載の半導体装置。
  5. 【請求項５】 前記第２の半導体領域と前記第３の半導
    体領域の間に形成された前記第２の半導体領域よりも禁
    制帯幅の小さな第６の半導体領域を具備することを特徴
    とする請求項１〜３いずれかに記載の半導体装置。
  6. 【請求項６】 前記第１の半導体領域は、第１導電型高
    不純物密度基板の上部に形成されたエピタキシャル成長
    層であることを特徴とする請求項１〜３いずれか記載の
    半導体装置。
  7. 【請求項７】 前記第４の半導体領域は前記第３の半導
    体領域よりも禁制帯幅が小さいことを特徴とする請求項
    １〜３いずれか記載の半導体装置。
  8. 【請求項８】 （１）ソース領域となる第１導電型高不
    純物密度基板の上部に、第１導電型高不純物密度の第１
    の半導体領域／第２導電型の第２の半導体領域／低不純
    物密度の第３の半導体領域を連続エピタキシャル成長
    し、該第３の半導体領域の表面より該第１の半導体領域
    に達するまで上部がＶ字形で下部がＵ字形の溝部を形成
    する第１の工程と、 （２）前記溝部の底部および側壁に前記第２の半導体領
    域よりも禁制帯幅の大きな物質を形成し、さらにその内
    部に埋め込みゲート電極となる高導電性材料を形成する
    第２の工程と、 （３）前記禁制帯幅の大きな物質をマスクとして自己整
    合的に前記第３の半導体領域の表面にドレイン領域とな
    る、第１導電型高不純物密度の第４の半導体領域を形成
    する第３の工程とを少なくとも有することを特徴とする
    半導体装置の製造方法。
  9. 【請求項９】 前記第１の工程における溝部は、 前記第３の半導体領域の表面よりＶ字溝を形成し、 次に、該Ｖ字型溝を前記第２の半導体領域よりも禁制帯
    幅の大きな物質で埋め、 その後、該Ｖ溝の中央先端から前記第１の半導体領域ま
    で達するように半導体領域をエッチングしＵ溝を形成す
    ることにより形成することを特徴とする請求項８記載の
    半導体装置の製造方法。
  10. 【請求項１０】 前記第３の工程において前記第４の半
    導体領域は前記禁制帯幅の大きな物質をマスクとして用
    いた選択エピタキシャル成長で形成することを特徴とす
    る請求項８記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第２の工程において、前記禁制帯
    幅の大きな物質は酸化膜であり、前記溝部の底部の酸化
    膜は、酸素イオンを注入することにより形成し、その後
    熱酸化により前記溝部の側壁にゲート酸化膜を形成する
    ことを特徴とする請求項８記載の半導体装置の製造方
    法。
  12. 【請求項１２】 （１）ソース領域となる第１導電型高
    不純物密度基板の上に、第１導電型高不純物密度の第１
    の半導体領域／第２導電型の第２の半導体領域／低不純
    物密度の第３の半導体領域を連続エピタキシャル成長
    し、該第３の半導体領域の表面よりＶ字型溝を形成し、
    次に、該Ｖ字型溝を前記第２の半導体領域よりも禁制帯
    幅の大きな物質で埋め、その後、該Ｖ字型溝の中央部に
    前記第１の半導体領域まで達するようにＵ溝を形成する
    第１の工程と、 （２）前記Ｕ溝の側壁にのみ耐酸化性の膜を形成し、該
    耐酸化性の膜を用いてＵ溝底部を選択酸化しＵ溝底部の
    みに厚い酸化膜を形成し、その後該耐酸化性膜を除去し
    Ｕ溝側壁にゲート酸化膜を形成し、さらにＵ溝を埋め込
    むようにゲート電極となる高導電性材料を形成する第２
    の工程と、 （３）前記禁制帯幅の大きな物質をマスクとして自己整
    合的に前記第３の半導体領域の表面にドレイン領域とな
    る、第１導電型高不純物密度の第４の半導体領域を形成
    する第３の工程とを少なくとも含むことを特徴とする半
    導体装置の製造方法。
JP6200470A 1993-09-01 1994-08-25 半導体装置及びその製造方法 Pending JPH07122749A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6200470A JPH07122749A (ja) 1993-09-01 1994-08-25 半導体装置及びその製造方法
US08/296,913 US5473176A (en) 1993-09-01 1994-08-31 Vertical insulated gate transistor and method of manufacture

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP21760493 1993-09-01
JP5-217604 1993-09-01
JP6200470A JPH07122749A (ja) 1993-09-01 1994-08-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH07122749A true JPH07122749A (ja) 1995-05-12

Family

ID=26512213

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6200470A Pending JPH07122749A (ja) 1993-09-01 1994-08-25 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US5473176A (ja)
JP (1) JPH07122749A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257751A (ja) * 1987-04-15 1988-10-25 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
JP2002299621A (ja) * 2001-03-30 2002-10-11 Denso Corp 半導体装置及びその製造方法
JP2004031959A (ja) * 2002-06-21 2004-01-29 Siliconix Inc 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成
JP2004525500A (ja) * 2000-09-28 2004-08-19 ゼネラル セミコンダクター，インク． トレンチ二重拡散金属酸化膜半導体セル
KR100700322B1 (ko) * 1999-05-25 2007-03-29 리차드 케이. 윌리엄즈 복수의 두께를 갖는 게이트 산화물층을 구비한 트렌치반도체 장치 및 이를 제조하는 프로세스
JP2014045223A (ja) * 2011-04-12 2014-03-13 Denso Corp 半導体装置の製造方法
JP2014056913A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9543412B2 (en) 2012-09-12 2017-01-10 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
CN111863971A (zh) * 2019-04-30 2020-10-30 阿聚尔斯佩西太阳能有限责任公司 堆叠状的高截止的InGaAs半导体功率二极管
US11869967B2 (en) 2021-08-12 2024-01-09 Alpha And Omega Semiconductor International Lp Bottom source trench MOSFET with shield electrode

Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5455190A (en) * 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
US5739557A (en) * 1995-02-06 1998-04-14 Motorola, Inc. Refractory gate heterostructure field effect transistor
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
JP3291958B2 (ja) * 1995-02-21 2002-06-17 富士電機株式会社 バックソースｍｏｓｆｅｔ
US5672889A (en) * 1995-03-15 1997-09-30 General Electric Company Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making
JPH08306914A (ja) * 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5629543A (en) * 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US5679966A (en) * 1995-10-05 1997-10-21 North Carolina State University Depleted base transistor with high forward voltage blocking capability
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
US6028002A (en) * 1996-05-15 2000-02-22 Micron Technology, Inc. Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
DE19638439C2 (de) 1996-09-19 2000-06-15 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren
US6090716A (en) * 1996-12-17 2000-07-18 Siliconix Incorporated Method of fabricating a field effect transistor
KR100218260B1 (ko) * 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
JP3342412B2 (ja) 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
US6306722B1 (en) * 1999-05-03 2001-10-23 United Microelectronics Corp. Method for fabricating shallow trench isolation structure
US6537899B2 (en) * 1997-09-16 2003-03-25 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US20030129215A1 (en) * 1998-09-24 2003-07-10 T-Ram, Inc. Medical devices containing rapamycin analogs
US6890546B2 (en) 1998-09-24 2005-05-10 Abbott Laboratories Medical devices containing rapamycin analogs
GB9817643D0 (en) * 1998-08-14 1998-10-07 Philips Electronics Nv Trench-gate semiconductor device
DE19922187C2 (de) * 1999-05-12 2001-04-26 Siemens Ag Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
US6433385B1 (en) * 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
GB9916868D0 (en) * 1999-07-20 1999-09-22 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
US6455378B1 (en) * 1999-10-26 2002-09-24 Hitachi, Ltd. Method of manufacturing a trench gate power transistor with a thick bottom insulator
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
DE10001869B4 (de) * 2000-01-18 2006-10-26 Infineon Technologies Ag In beiden Richtungen sperrendes steuerbares Halbleiterschaltelement
JP3910335B2 (ja) * 2000-03-22 2007-04-25 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
US6444528B1 (en) * 2000-08-16 2002-09-03 Fairchild Semiconductor Corporation Selective oxide deposition in the bottom of a trench
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6803626B2 (en) * 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6977406B2 (en) * 2001-04-27 2005-12-20 National Institute Of Information And Communications Technology, Incorporated Administrative Agency Short channel insulated-gate static induction transistor and method of manufacturing the same
US6849898B2 (en) * 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6764906B2 (en) * 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
JP2003060207A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20060014334A1 (en) * 2001-10-12 2006-01-19 J R P Augusto Carlos Method of fabricating heterojunction devices integrated with CMOS
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
RU2209490C1 (ru) * 2002-05-30 2003-07-27 Красников Геннадий Яковлевич Способ изготовления мощного сильноточного моп транзистора
US7135745B1 (en) 2002-09-09 2006-11-14 T-Ram, Inc. Fin thyristor-based semiconductor device
US6790713B1 (en) 2002-09-09 2004-09-14 T-Ram, Inc. Method for making an inlayed thyristor-based device
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7279743B2 (en) 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
DE10361135B4 (de) * 2003-12-23 2006-07-27 Infineon Technologies Ag Trenchtransistor und Verfahren zur Herstellung eines Trenchtransistors mit hochenergieimplantiertem Drain
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
KR100589489B1 (ko) * 2003-12-31 2006-06-14 동부일렉트로닉스 주식회사 횡형 디모스의 제조방법
US20050173741A1 (en) * 2004-02-09 2005-08-11 International Rectifier Corp. Top drain MOSFET with thickened oxide at trench top
JP2005322723A (ja) * 2004-05-07 2005-11-17 Nec Electronics Corp 半導体装置およびその製造方法
US6906380B1 (en) * 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
US8183629B2 (en) * 2004-05-13 2012-05-22 Vishay-Siliconix Stacked trench metal-oxide-semiconductor field effect transistor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
DE102004052153B4 (de) * 2004-10-26 2016-02-04 Infineon Technologies Ag Vertikales Leistungshalbleiterbauelement mit Gateanschluss auf der Rückseite und Verfahren zu dessen Herstellung
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
JP2007134441A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
US20070152238A1 (en) * 2005-11-18 2007-07-05 General Electric Company Heterostructure field effect transistor and associated method
US7521732B2 (en) * 2005-11-18 2009-04-21 General Electric Company Vertical heterostructure field effect transistor and associated method
KR100660339B1 (ko) * 2005-12-28 2006-12-22 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US8471390B2 (en) 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
US8008716B2 (en) * 2006-09-17 2011-08-30 Alpha & Omega Semiconductor, Ltd Inverted-trench grounded-source FET structure with trenched source body short electrode
US7670908B2 (en) * 2007-01-22 2010-03-02 Alpha & Omega Semiconductor, Ltd. Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling
US8368126B2 (en) 2007-04-19 2013-02-05 Vishay-Siliconix Trench metal oxide semiconductor with recessed trench material and remote contacts
US7453107B1 (en) * 2007-05-04 2008-11-18 Dsm Solutions, Inc. Method for applying a stress layer to a semiconductor device and device formed therefrom
TW200905752A (en) * 2007-07-18 2009-02-01 Nanya Technology Corp Semeconductor device with long channel and manufacturing method thereof
KR100871976B1 (ko) * 2007-07-19 2008-12-08 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
KR100970282B1 (ko) * 2007-11-19 2010-07-15 매그나칩 반도체 유한회사 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
US9048302B2 (en) * 2008-01-11 2015-06-02 The Furukawa Electric Co., Ltd Field effect transistor having semiconductor operating layer formed with an inclined side wall
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US10205017B2 (en) * 2009-06-17 2019-02-12 Alpha And Omega Semiconductor Incorporated Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
US8178400B2 (en) * 2009-09-28 2012-05-15 International Business Machines Corporation Replacement spacer for tunnel FETs
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8604525B2 (en) 2009-11-02 2013-12-10 Vishay-Siliconix Transistor structure with feed-through source-to-substrate contact
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8299527B2 (en) * 2010-05-06 2012-10-30 International Rectifier Corporation Vertical LDMOS device and method for fabricating same
US8258031B2 (en) 2010-06-15 2012-09-04 International Business Machines Corporation Fabrication of a vertical heterojunction tunnel-FET
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US20120034769A1 (en) * 2010-08-05 2012-02-09 Purtell Robert J Low temperature microwave activation of heavy body implants
CN102024848A (zh) * 2010-11-04 2011-04-20 天津环鑫科技发展有限公司 用于功率器件的沟槽结构及其制造方法
JP5729331B2 (ja) 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8471331B2 (en) 2011-08-15 2013-06-25 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US9070708B2 (en) * 2013-03-13 2015-06-30 National Central University Semiconductor device and manufacturing method thereof
US10312360B2 (en) * 2013-06-18 2019-06-04 Stephen P. Barlow Method for producing trench high electron mobility devices
US9257424B2 (en) 2013-11-08 2016-02-09 Infineon Technologies Austria Ag Semiconductor device
US9425304B2 (en) 2014-08-21 2016-08-23 Vishay-Siliconix Transistor structure with improved unclamped inductive switching immunity
CN106663692B (zh) 2015-02-03 2020-03-06 富士电机株式会社 半导体装置及其制造方法
CN106158650A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN109346407A (zh) * 2018-09-21 2019-02-15 张海涛 氮化镓hemt的制造方法
JP7613670B2 (ja) * 2021-03-19 2025-01-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837014B2 (ja) * 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257751A (ja) * 1987-04-15 1988-10-25 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
KR100700322B1 (ko) * 1999-05-25 2007-03-29 리차드 케이. 윌리엄즈 복수의 두께를 갖는 게이트 산화물층을 구비한 트렌치반도체 장치 및 이를 제조하는 프로세스
JP2004525500A (ja) * 2000-09-28 2004-08-19 ゼネラル セミコンダクター，インク． トレンチ二重拡散金属酸化膜半導体セル
JP2002299621A (ja) * 2001-03-30 2002-10-11 Denso Corp 半導体装置及びその製造方法
JP2004031959A (ja) * 2002-06-21 2004-01-29 Siliconix Inc 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成
JP2014045223A (ja) * 2011-04-12 2014-03-13 Denso Corp 半導体装置の製造方法
JP2014056913A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9543412B2 (en) 2012-09-12 2017-01-10 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9679986B2 (en) 2012-09-12 2017-06-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
CN111863971A (zh) * 2019-04-30 2020-10-30 阿聚尔斯佩西太阳能有限责任公司 堆叠状的高截止的InGaAs半导体功率二极管
CN111863971B (zh) * 2019-04-30 2023-10-31 阿聚尔斯佩西太阳能有限责任公司 堆叠状的高截止的InGaAs半导体功率二极管
US11869967B2 (en) 2021-08-12 2024-01-09 Alpha And Omega Semiconductor International Lp Bottom source trench MOSFET with shield electrode

Also Published As

Publication number Publication date
US5473176A (en) 1995-12-05

Similar Documents

Publication Publication Date Title
JPH07122749A (ja) 半導体装置及びその製造方法
US6156611A (en) Method of fabricating vertical FET with sidewall gate electrode
US5270257A (en) Method of making metal oxide semiconductor field effect transistors with a lightly doped drain structure having a recess type gate
JP3217690B2 (ja) 半導体装置の製造方法
US20100078688A1 (en) Nitride semiconductor device, nitride semiconductor package, and method for manufacturing nitride semiconductor device
CN111370470B (zh) 氮化镓mis栅控混合沟道功率场效应晶体管及其制造方法
TWI809376B (zh) 絕緣體上覆矽（ｓｏｉ）上的射頻（ｒｆ）開關裝置及其製造方法
JPH1093087A (ja) 横ゲート縦ドリフト領域トランジスタ
US6777745B2 (en) Symmetric trench MOSFET device and method of making same
KR102521609B1 (ko) 와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법
KR100762545B1 (ko) Ｌｍｏｓｆｅｔ 및 그 제조 방법
KR100413878B1 (ko) 반도체장치및이의제조방법
US6127695A (en) Lateral field effect transistor of SiC, a method for production thereof and a use of such a transistor
TWI421948B (zh) 具改良性能之功率半導體裝置及其方法
US5925903A (en) Field-effect transistors and method of manufacturing the same
CN119008405B (zh) 一种自对准栅极GaN HEMT器件的制备方法
US5905277A (en) Field-effect transistor and method of manufacturing the same
CN119403166A (zh) 包括基于异质结构的电子组件的半导体电子设备及制造过程
CN111739800B (zh) 一种SOI基凹栅增强型GaN功率开关器件的制备方法
JP2000100829A (ja) 接合型電界効果トランジスタおよびその製造方法
KR100629020B1 (ko) ＳｉＣ 측면 전계효과 트랜지스터, 그 제조 방법 및 상기 트랜지스터의 사용 방법
CN114649410A (zh) 沟槽型半导体器件及其制造方法
JPH08330325A (ja) 電界効果トランジスタおよび製造方法
US12464798B2 (en) Transistor with aligned field plate and method of fabrication therefor
JPH09321316A (ja) 電界効果トランジスタ，及びその製造方法