JPH07122994A - アクティブプルダウン型ｅｃｌ回路 - Google Patents
アクティブプルダウン型ｅｃｌ回路Info
- Publication number
- JPH07122994A JPH07122994A JP5286101A JP28610193A JPH07122994A JP H07122994 A JPH07122994 A JP H07122994A JP 5286101 A JP5286101 A JP 5286101A JP 28610193 A JP28610193 A JP 28610193A JP H07122994 A JPH07122994 A JP H07122994A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- circuit
- power supply
- active pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 abstract description 15
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 18
- 230000004069 differentiation Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 アクティブプルダウン回路の微分回路のキャ
パシタの放電をスイッチングに有効に寄与できしかも安
定なアクティブプルダウン型ＥＣＬ回路にを提供するこ
と。 【構成】 カレントスイッチＣＳを構成する入力トラン
ジスタＱ1のコレクタにエミッタフォロワＱF を接続
し、そのエミッタにアクティブプルダウン回路ＡＰＤの
微分回路ＤのキャパシタＣ1を接続する。さらに、カレ
ントスイッチＣＳにおいて、入力トランジスタＱ1のエ
ミッタと定電流源トランジスタＱ3との間に抵抗Ｒ3を挿
入する。
パシタの放電をスイッチングに有効に寄与できしかも安
定なアクティブプルダウン型ＥＣＬ回路にを提供するこ
と。 【構成】 カレントスイッチＣＳを構成する入力トラン
ジスタＱ1のコレクタにエミッタフォロワＱF を接続
し、そのエミッタにアクティブプルダウン回路ＡＰＤの
微分回路ＤのキャパシタＣ1を接続する。さらに、カレ
ントスイッチＣＳにおいて、入力トランジスタＱ1のエ
ミッタと定電流源トランジスタＱ3との間に抵抗Ｒ3を挿
入する。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路、特に、アクティ
ブプルダウン（ＡＰＤ）型ＥＣＬ回路に関する。
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路、特に、アクティ
ブプルダウン（ＡＰＤ）型ＥＣＬ回路に関する。
【０００２】
【従来の技術】従来、ＥＣＬ回路の出力回路はエミッタ
フォロワによるが、さらに、出力の配線負荷容量が大き
いときに出力のハイレベルからローレベルへの変化を早
くかつ確実にするためにアクティブプルダウン回路（Ａ
ＰＤ）を付加している。たとえば、従来のアクティブプ
ルダウン型ＥＣＬ回路は図７に示される（参照：特開平
３−１０６２２２号公報）。図７においては、カレント
スイッチＣＳ、カレントスイッチＣＳの一出力によって
動作するエミッタフォロワＱF 及びカレントスイッチＣ
Ｓの他の出力によって動作するアクティブプルダウン回
路ＡＰＤが設けられている。さらに、詳細には、カレン
トスイッチＣＳは、抵抗Ｒ1を介して電源ＧＮＤに接続
された入力トランジスタＱ1、抵抗Ｒ2を介して電源ＧＮ
Ｄに接続された基準トランジスタＱ2、トランジスタ
Ｑ1、Ｑ2のエミッタに共通接続されたトランジスタＱ3
及び抵抗Ｒ3により構成されている。この場合、トラン
ジスタＱ3のベースには定電圧Ｖｃｓが印加されてお
り、従って、トランジスタＱ3及び抵抗Ｒ3は定電流源Ｉ
ｃｓを構成する。また、アクティブプルダウン回路ＡＰ
Ｄは、アクティブプルダウン用トランジスタＱPD、微分
回路Ｄを構成するキャパシタＣ1及び抵抗Ｒ4、及び直流
バイアス用トランジスタＱ4により構成されている。な
お、ＶEE、ＶTTは電源電圧であり、また、基準トランジ
スタＱ2に印加される電圧ＶREF 及び直流バイアス用ト
ランジスタＱ4に印加される電圧ＶBBは共に一定電圧で
ある。
フォロワによるが、さらに、出力の配線負荷容量が大き
いときに出力のハイレベルからローレベルへの変化を早
くかつ確実にするためにアクティブプルダウン回路（Ａ
ＰＤ）を付加している。たとえば、従来のアクティブプ
ルダウン型ＥＣＬ回路は図７に示される（参照：特開平
３−１０６２２２号公報）。図７においては、カレント
スイッチＣＳ、カレントスイッチＣＳの一出力によって
動作するエミッタフォロワＱF 及びカレントスイッチＣ
Ｓの他の出力によって動作するアクティブプルダウン回
路ＡＰＤが設けられている。さらに、詳細には、カレン
トスイッチＣＳは、抵抗Ｒ1を介して電源ＧＮＤに接続
された入力トランジスタＱ1、抵抗Ｒ2を介して電源ＧＮ
Ｄに接続された基準トランジスタＱ2、トランジスタ
Ｑ1、Ｑ2のエミッタに共通接続されたトランジスタＱ3
及び抵抗Ｒ3により構成されている。この場合、トラン
ジスタＱ3のベースには定電圧Ｖｃｓが印加されてお
り、従って、トランジスタＱ3及び抵抗Ｒ3は定電流源Ｉ
ｃｓを構成する。また、アクティブプルダウン回路ＡＰ
Ｄは、アクティブプルダウン用トランジスタＱPD、微分
回路Ｄを構成するキャパシタＣ1及び抵抗Ｒ4、及び直流
バイアス用トランジスタＱ4により構成されている。な
お、ＶEE、ＶTTは電源電圧であり、また、基準トランジ
スタＱ2に印加される電圧ＶREF 及び直流バイアス用ト
ランジスタＱ4に印加される電圧ＶBBは共に一定電圧で
ある。
【０００３】図７において、入力端子ＩＮの入力信号Ｖ
INがハイレベルからローレベルに変化してＶIN＜ＶREF
となると、トランジスタＱ1がオフとなり、トランジス
タＱ2がオンとなる。この結果、トランジスタＱ1のコレ
クタ電圧Ｖ1がローレベルからハイレベルに変化し、従
って、エミッタフォロワＱF により配線負荷容量ＣＬは
充電されて出力端子ＯＵＴの出力信号ＶOUT は立上って
ハイレベルとなる。この場合、トランジスタＱ2のコレ
クタ電圧Ｖ2はハイレベルからローレベルに変化し、微
分回路ＤにおいてキャパシタＣ1から電荷が矢印Ｉ1に示
すごとく放電され、これにより、アクティブプルダウン
用トランジスタＱPDのゲート電位は低下してアクティブ
プルダウン用トランジスタＱPDは過渡的にオフになり、
出力信号ＶOUT の早い立上りに寄与する。
INがハイレベルからローレベルに変化してＶIN＜ＶREF
となると、トランジスタＱ1がオフとなり、トランジス
タＱ2がオンとなる。この結果、トランジスタＱ1のコレ
クタ電圧Ｖ1がローレベルからハイレベルに変化し、従
って、エミッタフォロワＱF により配線負荷容量ＣＬは
充電されて出力端子ＯＵＴの出力信号ＶOUT は立上って
ハイレベルとなる。この場合、トランジスタＱ2のコレ
クタ電圧Ｖ2はハイレベルからローレベルに変化し、微
分回路ＤにおいてキャパシタＣ1から電荷が矢印Ｉ1に示
すごとく放電され、これにより、アクティブプルダウン
用トランジスタＱPDのゲート電位は低下してアクティブ
プルダウン用トランジスタＱPDは過渡的にオフになり、
出力信号ＶOUT の早い立上りに寄与する。
【０００４】逆に、入力端子ＩＮの入力信号ＶINがロー
レベルからハイレベルに変化してＶIN＞ＶREF となる
と、トランジスタＱ1がオンとなり、トランジスタＱ2が
オフとなる。この結果、トランジスタＱ2のコレクタ電
位Ｖ2がローレベルからハイレベルに変化し、従って、
微分回路Ｄによってアクティブプルダウン用トランジス
タＱPDは過渡的にオンにとなる。これにより、配線負荷
容量ＣＬから電荷が放電され、出力信号ＶOUT は立下っ
てローレベルとなる。
レベルからハイレベルに変化してＶIN＞ＶREF となる
と、トランジスタＱ1がオンとなり、トランジスタＱ2が
オフとなる。この結果、トランジスタＱ2のコレクタ電
位Ｖ2がローレベルからハイレベルに変化し、従って、
微分回路Ｄによってアクティブプルダウン用トランジス
タＱPDは過渡的にオンにとなる。これにより、配線負荷
容量ＣＬから電荷が放電され、出力信号ＶOUT は立下っ
てローレベルとなる。
【０００５】また、他の従来のアクティブプルダウン型
ＥＣＬ回路として図８に示すＳＰＬ（Ｓｕｐｅｒ Ｐｕ
ｓｈ−Ｐｕｌｌ Ｌｏｇｉｃ）回路が知られている。図
８においては、図７のカレントスイッチＣＳの代りに、
ノンスレッショルド（ＮｏｎＴｈｒｅｓｈｏｌｄ Ｌｏ
ｇｉｃ）回路ＮＴＬを設けてある。ノンスレッショルド
回路ＮＴＬは、抵抗Ｒ5、トランジスタＱ5及び抵抗Ｒ6
により構成されている。
ＥＣＬ回路として図８に示すＳＰＬ（Ｓｕｐｅｒ Ｐｕ
ｓｈ−Ｐｕｌｌ Ｌｏｇｉｃ）回路が知られている。図
８においては、図７のカレントスイッチＣＳの代りに、
ノンスレッショルド（ＮｏｎＴｈｒｅｓｈｏｌｄ Ｌｏ
ｇｉｃ）回路ＮＴＬを設けてある。ノンスレッショルド
回路ＮＴＬは、抵抗Ｒ5、トランジスタＱ5及び抵抗Ｒ6
により構成されている。
【０００６】図８において、入力端子ＩＮの入力信号Ｖ
INがハイレベルからローレベルに変化すると、トランジ
スタＱ5のコレクタ電圧Ｖ1がローレベルからハイレベル
に変化する。この結果、エミッタフォロワＱF により配
線負荷容量ＣＬは充電され、出力端子ＯＵＴの出力信号
ＶOUT は立上ってハイレベルとなる。この場合、トラン
ジスタＱ5のエミッタ電圧Ｖ2はハイレベルからローレベ
ルに変化し、やはり、微分回路ＤにおいてキャパシタＣ
1の電荷が矢印Ｉ2に示すごとく放電され、これにより、
アクティブプルダウン用トランジスタＱPDのゲート電位
は低下してアクティブプルダウン用トランジスタＱPDの
過渡的にオフとなり、出力信号ＶOUT の立上りに寄与す
る。
INがハイレベルからローレベルに変化すると、トランジ
スタＱ5のコレクタ電圧Ｖ1がローレベルからハイレベル
に変化する。この結果、エミッタフォロワＱF により配
線負荷容量ＣＬは充電され、出力端子ＯＵＴの出力信号
ＶOUT は立上ってハイレベルとなる。この場合、トラン
ジスタＱ5のエミッタ電圧Ｖ2はハイレベルからローレベ
ルに変化し、やはり、微分回路ＤにおいてキャパシタＣ
1の電荷が矢印Ｉ2に示すごとく放電され、これにより、
アクティブプルダウン用トランジスタＱPDのゲート電位
は低下してアクティブプルダウン用トランジスタＱPDの
過渡的にオフとなり、出力信号ＶOUT の立上りに寄与す
る。
【０００７】逆に、入力端子ＩＮの入力信号ＶINがロー
レベルからハイレベルに変化すると、トランジスタＱの
コレクタ電位Ｖ2がローレベルからハイレベルに変化
し、やはり、微分回路Ｄによってアクティブプルダウン
用トランジスタＱPDは過渡的にオンとなり、出力信号Ｖ
OUT の立下ってローレベルとなる。
レベルからハイレベルに変化すると、トランジスタＱの
コレクタ電位Ｖ2がローレベルからハイレベルに変化
し、やはり、微分回路Ｄによってアクティブプルダウン
用トランジスタＱPDは過渡的にオンとなり、出力信号Ｖ
OUT の立下ってローレベルとなる。
【０００８】
【解決しようとする課題】しかしながら、図７に示すア
クティブプルダウン型ＥＣＬ回路においては、入力信号
ＶINがハイレベルからローレベルに変化した際には、基
準トランジスタＱ2に流れる電流はそのベース・エミッ
ク間電圧に対して指数関数的に流れ、しかも、入力トラ
ンジスタＱ1がオフとなりかつ基準トランジスタＱ2がオ
ンとなるのは入力電圧ＶINが基準電圧ＶREF を通過した
後であるので、基準トランジスタＱ2のコレクタ電圧Ｖ2
の立下りは急峻ではない。このように、微分回路Ｄのキ
ャパシタＣ1の放電がカレントスイッチＣＳのスイッチ
ングに寄与していないので、出力端子ＯＵＴの出力信号
ＶOUT のローレベルからハイレベルへの変化は急峻でな
いという課題がある。
クティブプルダウン型ＥＣＬ回路においては、入力信号
ＶINがハイレベルからローレベルに変化した際には、基
準トランジスタＱ2に流れる電流はそのベース・エミッ
ク間電圧に対して指数関数的に流れ、しかも、入力トラ
ンジスタＱ1がオフとなりかつ基準トランジスタＱ2がオ
ンとなるのは入力電圧ＶINが基準電圧ＶREF を通過した
後であるので、基準トランジスタＱ2のコレクタ電圧Ｖ2
の立下りは急峻ではない。このように、微分回路Ｄのキ
ャパシタＣ1の放電がカレントスイッチＣＳのスイッチ
ングに寄与していないので、出力端子ＯＵＴの出力信号
ＶOUT のローレベルからハイレベルへの変化は急峻でな
いという課題がある。
【０００９】他方、図８に示すアクティブプルダウン型
ＥＣＬ回路においては、入力信号ＶINがハイレベルから
ローレベルに変化した際には、トランジスタＱ5のエミ
ッタ電圧Ｖ4もハイレベルからローレベルに急峻に変化
する。従って、図７に示すアクティブプルダウン型ＥＣ
Ｌ回路に比較して出力端子ＯＵＴの出力信号ＶOUT のロ
ーレベルからハイレベルへの変化は急峻となる。しかし
ながら、図８に示すアクティブプルダウン型ＥＣＬ回路
においては、ノンスレッショルド回路ＮＴＬがしきい値
を有していないために、回路動作の安定性に乏しいとい
う課題がある。
ＥＣＬ回路においては、入力信号ＶINがハイレベルから
ローレベルに変化した際には、トランジスタＱ5のエミ
ッタ電圧Ｖ4もハイレベルからローレベルに急峻に変化
する。従って、図７に示すアクティブプルダウン型ＥＣ
Ｌ回路に比較して出力端子ＯＵＴの出力信号ＶOUT のロ
ーレベルからハイレベルへの変化は急峻となる。しかし
ながら、図８に示すアクティブプルダウン型ＥＣＬ回路
においては、ノンスレッショルド回路ＮＴＬがしきい値
を有していないために、回路動作の安定性に乏しいとい
う課題がある。
【００１０】なお、図７に示すアクティブプルダウン型
ＥＣＬ回路と図８に示すアクティブプルダウン型ＥＣＬ
回路とを組合せて図９に示すようなアクティブプルダウ
ン型ＥＣＬ回路も想定し得る。しかしながら、この場
合、トランジスタＱ3のコレクタ電圧Ｖ2の変動は小さ
く、従って、トランジスタＱ3のコレクタ電圧Ｖ2'は図
８のトランジスタＱ5のエミッタ電圧Ｖ2の代りにはなり
得ない。従って、本発明の目的は、アクティブプルダウ
ン回路の微分回路のキャパシタの放電をスイッチングに
有効に寄与できしかも安定なアクティブプルダウン型Ｅ
ＣＬ回路にを提供することにある。
ＥＣＬ回路と図８に示すアクティブプルダウン型ＥＣＬ
回路とを組合せて図９に示すようなアクティブプルダウ
ン型ＥＣＬ回路も想定し得る。しかしながら、この場
合、トランジスタＱ3のコレクタ電圧Ｖ2の変動は小さ
く、従って、トランジスタＱ3のコレクタ電圧Ｖ2'は図
８のトランジスタＱ5のエミッタ電圧Ｖ2の代りにはなり
得ない。従って、本発明の目的は、アクティブプルダウ
ン回路の微分回路のキャパシタの放電をスイッチングに
有効に寄与できしかも安定なアクティブプルダウン型Ｅ
ＣＬ回路にを提供することにある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、カレントスイッチを構成する入力トラン
ジスタ（もしくは基準トランジスタ）のコレクタにエミ
ッタフォロワを接続し、そのエミッタにアクティブプル
ダウン回路を接続したアクティブプルダウン型ＥＣＬ回
路において、カレントスイッチ内の入力トランジスタ
（もしくは基準トランジスタ）のエミッタと定電流源と
の間に抵抗を接続せしめたものである。
めに本発明は、カレントスイッチを構成する入力トラン
ジスタ（もしくは基準トランジスタ）のコレクタにエミ
ッタフォロワを接続し、そのエミッタにアクティブプル
ダウン回路を接続したアクティブプルダウン型ＥＣＬ回
路において、カレントスイッチ内の入力トランジスタ
（もしくは基準トランジスタ）のエミッタと定電流源と
の間に抵抗を接続せしめたものである。
【００１２】
【作用】上述の手段によれば、入力トランジスタに供給
されている入力信号がハイレベルからローレベルに変化
した際に（あるいは基準トランジスタに印加されている
基準信号が相対的にハイレベルからローレベルに変化し
た際に）、アクティブプルダウン回路の微分回路のキャ
パシタの放電によって入力トランジスタ（もしくは基準
トランジスタ）のエミッタ電圧は大きく上昇し、つま
り、入力トランジスタ（もしくは基準トランジスタ）の
ベース・エミッタ間電圧は減少し、これにより、入力ト
ランジスタ（あるいは基準トランジスタ）は急峻にオフ
となる。
されている入力信号がハイレベルからローレベルに変化
した際に（あるいは基準トランジスタに印加されている
基準信号が相対的にハイレベルからローレベルに変化し
た際に）、アクティブプルダウン回路の微分回路のキャ
パシタの放電によって入力トランジスタ（もしくは基準
トランジスタ）のエミッタ電圧は大きく上昇し、つま
り、入力トランジスタ（もしくは基準トランジスタ）の
ベース・エミッタ間電圧は減少し、これにより、入力ト
ランジスタ（あるいは基準トランジスタ）は急峻にオフ
となる。
【００１３】
【実施例】図１は本発明に係るアクティブプルアップ型
ＥＣＬ回路の第１の実施例を示す回路図である。図１に
おいては、図７の構成において、入力トランジスタＱ1
のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ7を挿入せした。
ＥＣＬ回路の第１の実施例を示す回路図である。図１に
おいては、図７の構成において、入力トランジスタＱ1
のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ7を挿入せした。
【００１４】従って、入力信号ＶINがハイレベルからロ
ーレベルに変化し、トランジスタＱ1のコレクタ電圧Ｖ1
がローレベルからハイレベルになると、微分回路Ｄのキ
ャパシタＣ1に蓄積されていた電荷が矢印Ｉ1に示すごと
く放電する。この結果、抵抗素子Ｒ7による電圧降下に
よりトランジスタＱ1のエミッタ電圧Ｖ2は大きく上昇
し、これがトタンジスタＱ1のベース・エミッタ間電圧
を減少させてトランジスタＱ1を急峻にオフにさせる。
これにより、トランジスタＱ1のコレクタ電圧Ｖ1が急峻
に上昇することになる。
ーレベルに変化し、トランジスタＱ1のコレクタ電圧Ｖ1
がローレベルからハイレベルになると、微分回路Ｄのキ
ャパシタＣ1に蓄積されていた電荷が矢印Ｉ1に示すごと
く放電する。この結果、抵抗素子Ｒ7による電圧降下に
よりトランジスタＱ1のエミッタ電圧Ｖ2は大きく上昇
し、これがトタンジスタＱ1のベース・エミッタ間電圧
を減少させてトランジスタＱ1を急峻にオフにさせる。
これにより、トランジスタＱ1のコレクタ電圧Ｖ1が急峻
に上昇することになる。
【００１５】図２は入力信号ＶINがハイレベルからロー
レベルに変化した際のキャパシタＣ1の蓄積電荷が放電
する放電電流Ｉ1を示すタイミング図であって、実線は
図１の場合を示し、点線は図７の場合を示す。また、図
３は入力信号ＶINがハイレベルからローレベルに変化し
た際のカレントスイッチＣＳの動作特性つまりトランジ
スタＱ1のコレクタ電圧Ｖ1を示すタイミング図であっ
て、実線は図１の場合を示し、点線は図７の場合を示
す。このように、図１の回路によれば、出力信号ＶOUT
のローレベルからハイレベルへの変化は急峻となる。
レベルに変化した際のキャパシタＣ1の蓄積電荷が放電
する放電電流Ｉ1を示すタイミング図であって、実線は
図１の場合を示し、点線は図７の場合を示す。また、図
３は入力信号ＶINがハイレベルからローレベルに変化し
た際のカレントスイッチＣＳの動作特性つまりトランジ
スタＱ1のコレクタ電圧Ｖ1を示すタイミング図であっ
て、実線は図１の場合を示し、点線は図７の場合を示
す。このように、図１の回路によれば、出力信号ＶOUT
のローレベルからハイレベルへの変化は急峻となる。
【００１６】上述のごとく、入力信号ＶINがハイレベル
からローレベルに変化した際に出力信号ＶOUT がローレ
ベルからハイレベルに急峻に変化すると、ゲート遅延時
間は、図４に示すごとく、ほぼ１／３に短縮できること
が判明した。なお、図４におけるシミュレーション条件
は、本発明の場合には図５の（Ａ）に示す条件、従来の
場合には図５の（Ｂ）に示す条件であった。
からローレベルに変化した際に出力信号ＶOUT がローレ
ベルからハイレベルに急峻に変化すると、ゲート遅延時
間は、図４に示すごとく、ほぼ１／３に短縮できること
が判明した。なお、図４におけるシミュレーション条件
は、本発明の場合には図５の（Ａ）に示す条件、従来の
場合には図５の（Ｂ）に示す条件であった。
【００１７】図６は本発明に係るアクティブプルアップ
型ＥＣＬ回路の第２の実施例を示す回路図である。図６
においては、図７の構成において、基準トランジスタＱ
1のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ8を挿入せしめた。
型ＥＣＬ回路の第２の実施例を示す回路図である。図６
においては、図７の構成において、基準トランジスタＱ
1のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ8を挿入せしめた。
【００１８】従って、入力信号ＶINがローレベルからハ
イレベルに変化し、トランジスタＱ 2のコレクタ電圧Ｖ1
がローレベルからハイレベルになると、やはり微分回路
ＤのキャパシタＣ1に蓄積されていた電荷が矢印Ｉ1に示
すごとく放電する。この結果、抵抗素子Ｒ8による電圧
降下によりトランジスタＱ2のエミッタ電圧Ｖ2は大きく
上昇し、これがトタンジスタＱ2のベース・エミッタ間
電圧を減少させてトランジスタＱ2を急峻にオフにさせ
る。これにより、トランジスタＱ2のコレクタ電圧Ｖ1が
急峻に上昇することになる。このように、図６の回路に
よれば、やはり、出力信号ＶOUT のローレベルからハイ
レベルへの変化は急峻となる。
イレベルに変化し、トランジスタＱ 2のコレクタ電圧Ｖ1
がローレベルからハイレベルになると、やはり微分回路
ＤのキャパシタＣ1に蓄積されていた電荷が矢印Ｉ1に示
すごとく放電する。この結果、抵抗素子Ｒ8による電圧
降下によりトランジスタＱ2のエミッタ電圧Ｖ2は大きく
上昇し、これがトタンジスタＱ2のベース・エミッタ間
電圧を減少させてトランジスタＱ2を急峻にオフにさせ
る。これにより、トランジスタＱ2のコレクタ電圧Ｖ1が
急峻に上昇することになる。このように、図６の回路に
よれば、やはり、出力信号ＶOUT のローレベルからハイ
レベルへの変化は急峻となる。
【００１９】なお、図１における出力信号ＶOUT は入力
信号ＶINの逆相信号であるが、図６における出力信号Ｖ
OUT は入力信号ＶINの同相信号である。
信号ＶINの逆相信号であるが、図６における出力信号Ｖ
OUT は入力信号ＶINの同相信号である。
【００２０】
【発明の効果】以上説明したように本発明によれば、ア
クティブプルダウン回路の微分回路のキャパシタの放電
をスイッチングに有効に寄与できると共に、カレントス
イッチを用いているので、動作安定も達成できる。
クティブプルダウン回路の微分回路のキャパシタの放電
をスイッチングに有効に寄与できると共に、カレントス
イッチを用いているので、動作安定も達成できる。
【図１】本発明に係るアクティブプルダウン型ＥＣＬ回
路の第１の実施例を示す回路図である。
路の第１の実施例を示す回路図である。
【図２】図１のアクティブプルダウン回路のキャパシタ
の放電特性を示すタイミング図である。
の放電特性を示すタイミング図である。
【図３】図１のカレントスイッチの動作特性を示すタイ
ミング図である。
ミング図である。
【図４】図１のゲート遅延時間特性を示すグラフであ
る。
る。
【図６】本発明に係るアクティブプルダウン型ＥＣＬ回
路の第２の実施例を示す回路図である。
路の第２の実施例を示す回路図である。
【図７】従来のアクティブプルダウン型ＥＣＬ回路を示
す回路図である。
す回路図である。
【図８】従来のアクティブプルダウン型ＥＣＬ回路を示
す回路図である。
す回路図である。
【図９】想定し得るアクティブプルダウン型ＥＣＬ回路
を示す回路図である。
を示す回路図である。
ＣＳ…カレントスイッチ ＮＴＬ…ノンスレッショルド回路 ＱF …エミッタフォロワ ＡＰＤ…アクティブプルダウン回路 ＱPD…アクティブプルダウン用トランジスタ Ｄ…微分回路 Ｑ1…入力トランジスタ Ｑ2…基準トランジスタ Ｑ3…定電流源トランジスタ Ｒ1、Ｒ2、Ｒ3…抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係るアクティブプルダウン型ＥＣＬ回
路の第１の実施例を示す回路図である。
路の第１の実施例を示す回路図である。
【図２】図１のアクティブプルダウン回路のキャパシタ
の放電特性を示すタイミング図である。
の放電特性を示すタイミング図である。
【図３】図１のカレントスイッチの動作特性を示すタイ
ミング図である。
ミング図である。
【図４】図１のゲート遅延時間特性を示すグラフであ
る。
る。
【図５】図４のシミュレーション条件を示す回路図であ
る。
る。
【図６】本発明に係るアクティブプルグウン型ＥＣＬ回
路の第２の実施例を示す回路図である。
路の第２の実施例を示す回路図である。
【図７】従来のアクティブプルダウン型ＥＣＬ回路を示
す回路図である。
す回路図である。
【図８】従来のアクティブプルダウン型ＥＣＬ回路を示
す回路図である。
す回路図である。
【図９】想定し得るアクティブプルダウン型ＥＣＬ回路
を示す回路図である。
を示す回路図である。
【符号の鋭明】ＣＳ…カレントスイッチ ＮＴＬ…ノンスレッショルド回路 ＱＦ…エミッタフォロワ ＡＰＤ…アクティブプルダウン回路 ＱＰＤ…アクティブプルダウン用トランジスタ Ｄ…微分回路 Ｑ１…入力トランジスタ Ｑ２…基準トランジスタ Ｑ３…定電流源トランジスタ Ｒ１、Ｒ２、Ｒ３…抵抗 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】 他方、図８に示すアクティブプルダウン
型ＥＣＬ回路においては、入力信号ＶINがハイレベルか
らローレベルに変化した際には、トランジスタＱ5のエ
ミッタ電圧Ｖ2 もハイレベルからローレベルに急峻に変
化する。従って、図７に示すアクティブプルダウン型Ｅ
ＣＬ回路に比較して出力端子ＯＵＴの出力信号ＶOUT の
ローレベルからハイレベルへの変化は急峻となる。しか
しながら、図８に示すアクティブプルダウン型ＥＣＬ回
路においては、ノンスレッショルド回路ＮＴＬがしきい
値を有していないために、回路動作の安定性に乏しいと
いう課題がある。
型ＥＣＬ回路においては、入力信号ＶINがハイレベルか
らローレベルに変化した際には、トランジスタＱ5のエ
ミッタ電圧Ｖ2 もハイレベルからローレベルに急峻に変
化する。従って、図７に示すアクティブプルダウン型Ｅ
ＣＬ回路に比較して出力端子ＯＵＴの出力信号ＶOUT の
ローレベルからハイレベルへの変化は急峻となる。しか
しながら、図８に示すアクティブプルダウン型ＥＣＬ回
路においては、ノンスレッショルド回路ＮＴＬがしきい
値を有していないために、回路動作の安定性に乏しいと
いう課題がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 なお、図７に示すアクティブプルダウン
型ＥＣＬ回路と図８に示すアクティブプルダウン型ＥＣ
Ｌ回路とを組合せて図９に示すようなアクティブプルダ
ウン型ＥＣＬ回路も想定し得る。しかしながら、この場
合、トランジスタＱ3 のコレクタ電圧Ｖ2'の変動は小さ
く、従って、トランジスタＱ3 のコレクタ電圧Ｖ2'は図
８のトランジスタＱ5のエミッタ電圧Ｖ2 の代りにはな
り得ない。従って、本発明の目的は、アクティブプルダ
ウン回路の微分回路のキャパシタの放電をスイッチング
に有効に寄与できしかも安定なアクティブプルダウン型
ＥＣＬ回路にを提供することにある。
型ＥＣＬ回路と図８に示すアクティブプルダウン型ＥＣ
Ｌ回路とを組合せて図９に示すようなアクティブプルダ
ウン型ＥＣＬ回路も想定し得る。しかしながら、この場
合、トランジスタＱ3 のコレクタ電圧Ｖ2'の変動は小さ
く、従って、トランジスタＱ3 のコレクタ電圧Ｖ2'は図
８のトランジスタＱ5のエミッタ電圧Ｖ2 の代りにはな
り得ない。従って、本発明の目的は、アクティブプルダ
ウン回路の微分回路のキャパシタの放電をスイッチング
に有効に寄与できしかも安定なアクティブプルダウン型
ＥＣＬ回路にを提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【実施例】 図１は本発明に係るアクティブプルアップ
型ＥＣＬ回路の第１の実施例を示す回路図である。図１
においては、図７の構成において、入力トランジスタＱ
1のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ7を挿入せしめた。
型ＥＣＬ回路の第１の実施例を示す回路図である。図１
においては、図７の構成において、入力トランジスタＱ
1のエミッタと定電流源ＩｃｓのトランジスタＱ3のコレ
クタとの間に抵抗Ｒ7を挿入せしめた。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (4)
- 【請求項１】 第１の電源端子手段（ＧＮＤ）と、 第２の電源端子手段（ＶEE）と、 第３の電源端子手段（ＶTT）と、 入力端子（ＶIN）と、 出力端子（ＶOUT ）と、 前記第１の電源端子手段に接続された第１、第２の抵抗
（Ｒ1、Ｒ2）と、 該第１の抵抗に接続されたコレクタ及び前記入力端子に
接続されたゲートを有する第１のトランジスタ（Ｑ1）
と、 該第１のトランジスタのエミッタに接続された第３の抵
抗（Ｒ7）と、 前記第２の抵抗に接続されたコレクタ及び基準信号（Ｖ
REF ）を受けるゲートを有する第２のトランジスタ（Ｑ
2）と、 前記第３の抵抗及び前記第２のトランジスタのエミッタ
と前記第２の電源端子手段との間に接続された定電流源
（Ｉｃｓ）と、 前記第１に電源端子手段と前記出力端子との間に接続さ
れ、前記第１のトランジスタのコレクタ電位によって制
御されるエミッタフォロワ（ＱF ）と、 前記第１のトランジスタのエミッタに接続された微分回
路（Ｄ）と、 前記出力端子と前記第３の電源端子手段との間に接続さ
れ、前記微分回路の出力によって制御されるアクティブ
プルダウン用トランジスタ（ＱPD）とを具備するアクテ
ィブプルダウン型ＥＣＬ回路。 - 【請求項２】 第１の電源端子手段（ＧＮＤ）と、 第２の電源端子手段（ＶEE）と、 第３の電源端子手段（ＶTT）と、 入力端子（ＶIN）と、 出力端子（ＶOUT ）と、 前記第１の電源端子手段に接続された第１、第２の抵抗
（Ｒ1、Ｒ2）と、 該第１の抵抗に接続されたコレクタ及び前記入力端子に
接続されたゲートを有する第１のトランジスタ（Ｑ1）
と、 前記第２の抵抗に接続されたコレクタ及び基準信号（Ｖ
REF ）を受けるゲートを有する第２のトランジスタ（Ｑ
2）と、 該第２のトランジスタのエミッタに接続された第３の抵
抗（Ｒ8）と、 該第１のトランジスタのエミッタ及び前記第３の抵抗と
前記第２の電源端子手段との間に接続された定電流源
（Ｉｃｓ）と、 前記第１の電源端子手段と前記出力端子との間に接続さ
れ、前記第２のトランジスタのコレクタ電位によって制
御されるエミッタフォロワ（ＱF ）と、 前記第２のトランジスタのエミッタに接続された微分回
路（Ｄ）と、 前記出力端子と前記第３の電源端子手段との間に接続さ
れ、前記微分回路の出力によって制御されるアクティブ
プルダウン用トランジスタ（ＱPD）とを具備するアクテ
ィブプルダウン型ＥＣＬ回路。 - 【請求項３】 入力信号（ＶIN）及び基準信号
（ＶREF ）を受ける入力トランジスタ（Ｑ1）及び基準
トランジスタ（Ｑ2）を定電流源（Ｉｃｓ）に接続した
カレントスイッチ（ＣＳ）と、電源端子（ＧＮＤ）と出
力端子（ＯＵＴ）との間に接続され前記入力トランジス
タのコレクタ電圧によって制御されるエミッタフォロワ
（ＱF ）と、前記出力端子と他の電源端子（ＶTT）との
間に接続され前記入力トランジスタのエミッタ電圧によ
って制御されるアクティブプルダウン回路（ＡＰＤ）と
を具備するアクティブダウン型ＥＣＬ回路において、 前記入力トランジスタのエミッタと前記定電流源との間
に抵抗を接続したことを特徴とするアクティブプルダウ
ン型ＥＣＬ回路。 - 【請求項４】 入力信号（ＶIN）及び基準信号
（ＶREF ）を受ける入力トランジスタ（Ｑ1）及び基準
トランジスタ（Ｑ2）を定電流源（Ｉｃｓ）に接続した
カレントスイッチ（ＣＳ）と、電源端子（ＧＮＤ）と出
力端子（ＯＵＴ）との間に接続され前記基準トランジス
タのコレクタ電圧によって制御されるエミッタフォロワ
（ＱF ）と、前記出力端子と他の電源端子（ＶTT）との
間に接続され前記基準トランジスタのエミッタ電圧によ
って制御されるアクティブプルダウン回路（ＡＰＤ）と
を具備するアクティブダウン型ＥＣＬ回路において、 前記基準トランジスタのエミッタと前記定電流源との間
に抵抗を接続したことを特徴とするアクティブプルダウ
ン型ＥＣＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286101A JP2561003B2 (ja) | 1993-10-20 | 1993-10-20 | アクティブプルダウン型ｅｃｌ回路 |
| US08/324,500 US5514984A (en) | 1993-10-20 | 1994-10-18 | Active pull down type ECL apparatus capable of stable operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286101A JP2561003B2 (ja) | 1993-10-20 | 1993-10-20 | アクティブプルダウン型ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07122994A true JPH07122994A (ja) | 1995-05-12 |
| JP2561003B2 JP2561003B2 (ja) | 1996-12-04 |
Family
ID=17699955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5286101A Expired - Fee Related JP2561003B2 (ja) | 1993-10-20 | 1993-10-20 | アクティブプルダウン型ｅｃｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5514984A (ja) |
| JP (1) | JP2561003B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3464851B2 (ja) * | 1995-07-12 | 2003-11-10 | 株式会社東芝 | エミッタ結合論理回路 |
| JPH10190440A (ja) * | 1996-12-27 | 1998-07-21 | Mitsubishi Electric Corp | Ｅｃｌ回路 |
| US6100716A (en) * | 1998-09-17 | 2000-08-08 | Nortel Networks Corporation | Voltage excursion detection apparatus |
| US6236257B1 (en) * | 1998-10-01 | 2001-05-22 | Lsi Logic Corporation | Method and apparatus for reducing using feed forward compensation |
| US6215330B1 (en) * | 1999-06-11 | 2001-04-10 | Trw Inc. | Differential diode transistor logic (DDTL) circuit enhancements |
| US7098697B2 (en) * | 2004-05-28 | 2006-08-29 | Cornell Research Foundation Inc. | Low voltage high-speed differential logic devices and method of use thereof |
| CN102664617B (zh) * | 2012-04-13 | 2014-09-17 | 中国科学院微电子研究所 | 一种驱动容性负载的有源下拉电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283480A (en) * | 1988-04-02 | 1994-02-01 | Hitachi, Ltd. | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| US5216296A (en) * | 1989-09-18 | 1993-06-01 | Fujitsu Limited | Logic circuit having sharper falling edge transition |
| JPH03106222A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 高速ｅｃｌ回路 |
| DE68924426T2 (de) * | 1989-10-26 | 1996-05-02 | Ibm | Selbstreferenzierte Stromschaltungslogik mit Push-Pull-Ausgangspuffer. |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
| JP2547893B2 (ja) * | 1990-07-25 | 1996-10-23 | 株式会社東芝 | 論理回路 |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| JP2737444B2 (ja) * | 1991-04-30 | 1998-04-08 | 日本電気株式会社 | 高速論理回路 |
| JP2998325B2 (ja) * | 1991-08-30 | 2000-01-11 | 日本電気株式会社 | Ｅｃｌ回路 |
| US5334886A (en) * | 1992-11-13 | 1994-08-02 | International Business Machines Corporation | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits |
-
1993
- 1993-10-20 JP JP5286101A patent/JP2561003B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-18 US US08/324,500 patent/US5514984A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5514984A (en) | 1996-05-07 |
| JP2561003B2 (ja) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100323645B1 (ko) | 출력버퍼회로 | |
| KR100965686B1 (ko) | 레벨 시프트 회로 및 전원 장치 | |
| EP0410479B1 (en) | Emitter-follower circuit | |
| KR910009086B1 (ko) | 출력회로 | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| JPH04287519A (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| JP2561003B2 (ja) | アクティブプルダウン型ｅｃｌ回路 | |
| EP0292713A2 (en) | Low voltage swing CMOS receiver circuit | |
| US4880998A (en) | Bipolar transistor and CMOS transistor logic circuit having improved discharge capabilities | |
| JP3414802B2 (ja) | ディジタル電流スイッチ | |
| US5079448A (en) | Emitter-follower circuit in which load capacitance is quickly discharged | |
| US7148724B2 (en) | Signal output circuit | |
| US4501974A (en) | Pulse stretching and level shifting circuit | |
| EP0432472B1 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| US5408136A (en) | Circuit for providing fast logic transitions | |
| US4967106A (en) | Emitter-coupled logic circuit | |
| EP0449208A2 (en) | Level converter for converting ECL-level signal voltage to TTL-level signal voltage | |
| US6188245B1 (en) | Bus circuit which prevents current from flowing from a power supply of one circuit to a power supply of another circuit for a predetermined period | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| EP0807330B1 (en) | Current one-shot circuit | |
| EP0465167B1 (en) | Non-threshold logic circuit | |
| US5495099A (en) | High speed super push-pull logic (SPL) circuit using bipolar technology | |
| US7145366B2 (en) | Electronic circuit with a differential pair of transistors and logic gate comprising such a circuit | |
| US5252862A (en) | BICMOS logic gate | |
| JP2846338B2 (ja) | シュミットトリガ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |