JPH07122995A - 出力をゼロ又は所望の基準電位へ自動的に確立する初期化回路 - Google Patents

出力をゼロ又は所望の基準電位へ自動的に確立する初期化回路

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JPH07122995A
JPH07122995A JP6036101A JP3610194A JPH07122995A JP H07122995 A JPH07122995 A JP H07122995A JP 6036101 A JP6036101 A JP 6036101A JP 3610194 A JP3610194 A JP 3610194A JP H07122995 A JPH07122995 A JP H07122995A
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flop
flip
counter
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JP6036101A
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English (en)
Inventor
Francesco Carobolante
カロボランテ フランセスコ
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC

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  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 アナログ回路の出力を自動的に所定の値に確
立する初期化回路を提供する。 【構成】 アナログ回路の出力電圧を初期化する回路が
設けられ、それは該アナログ回路の入力を初期化期間中
に第一基準電位へ接続させるべく動作するスイッチを有
している。該アナログ回路の出力電圧を第二基準電圧と
比較し比較結果を表わす出力を発生する比較器が設けら
れている。長さに沿って複数個の電圧ステップ出力ライ
ンを有する抵抗ラダーがマルチプレクサの入力へ接続さ
れており、該マルチプレクサは該アナログ回路をバイア
スすべく接続された出力を有している。クロック入力と
カウント出力とを有するカウンタが設けられており、そ
のカウント出力は該抵抗ラダーのステップの間で逐次的
に選択をするように該マルチプレクサを動作させる。該
比較器の出力が所定値に到達するまで該カウンタをクロ
ック動作させ、その場合に該抵抗ラダーの１つの電圧ス
テップ出力ラインが選択されて該マルチプレクサの出力
を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特にフェーズロックル
ープ回路等におけるアナログ回路の基準出力値を自動的
に確立する電気回路における改良に関するものである。
【０００２】
【従来の技術】多くの回路の動作において、回路のオフ
セットはしばしば零入力状態の回路状態において補償し
てその出力信号に与える影響を最小とさせる。例えば、
これを行なうことが可能な１つの方法は、零入力状態に
おいて回路の出力を測定し且つ必ずしもそうではないが
通常ゼロである所望の出力電圧を得るために回路のバイ
アスを調節することである。
【０００３】この初期化は多くの場合に線形部品を使用
するフェーズロックループ回路に対しては重要な事項で
ある。このような回路においては、回路のオフセットを
可及的に減少させることが重要である。何故ならば、こ
のようなオフセットはフェーズロックループのアナログ
積分器回路部分によって積分され、その際に定常状態の
位相エラーを導入するからである。
【０００４】回路部品が回路のオフセットを補償すべく
永久的に調整される場合には、部品の経時変化及び回路
動作電圧における変動がしばしば出力エラー補償を変化
させ、回路の動作に悪影響を与える。必要なことは、例
えばフェーズロックループ回路等の回路の出力を自動的
に調節し、例えばゼロ又はその他の値である零入力値へ
回路を自動的に初期化させ、且つ例えばパワーオン等の
イベント等の条件に応答して自動的に動作することの可
能な回路である。
【０００５】
【発明が解決しようとする課題】従って、本発明は、ア
ナログ回路の出力電圧を初期化する回路を提供すること
を目的とする。
【０００６】本発明の別の目的とするところは、アナロ
グ回路の出力を予め定めた値へ自動的に設定する上述し
たタイプの初期化回路を提供することである。
【０００７】本発明の更に別の目的とするところは、パ
ワーオンのイベントが発生すると自動的に動作させるこ
との可能な上述したタイプの初期化回路を提供すること
である。
【０００８】本発明の更に別の目的とするところは、デ
ジタルフェーズロックループ回路等と関連して使用する
ことの可能な上述したタイプの初期化回路を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明の広義の側面によ
れば、アナログ回路の出力電圧を初期化する回路が提供
される。本回路は、アナログ回路の入力を初期化期間中
に第一基準電位へ接続すべく動作するスイッチを有して
いる。該アナログ回路の出力電圧を第二基準電位と比較
する比較器が設けられている。該比較器は比較の結果を
表わす出力を発生する。長さに沿って複数個の電圧ステ
ップ出力ラインを有する抵抗ラダーがマルチプレクサの
複数個の入力端子へ接続されている。該マルチプレクサ
の出力は該抵抗ラダーに沿って選択された電圧にしたが
って該アナログ回路をバイアスさせるべく接続されてい
る。クロック入力とカウント出力とを有するカウンタが
設けられており、そのカウント出力は該マルチプレクサ
へ接続されてカウントに依存して該抵抗ラダーの複数個
のステップの間において逐次的に選択すべく該マルチプ
レクサを動作させる。該比較器の出力が所定値に到達す
るまで該カウンタをクロック動作させる回路が設けられ
ている。該所定値は該マルチプレクサの出力を制御する
ために該抵抗ラダーから電圧ステップ出力ラインを選択
することを制御する。
【００１０】本発明の一実施例においては、入力と出力
との間に接続されているフィードバック要素を具備する
オペアンプを有する積分器回路を初期化するために該初
期化回路を使用する。この実施例においては、フィード
バック要素を切断するために初期化期間中に動作可能な
スイッチが設けられている。該マルチプレクサからの出
力は該積分器回路への基準電圧として使用され、且つ該
積分器回路からの出力は該抵抗ラダーの電圧ステップ出
力ラインの選択を行なうために使用される。
【００１１】更に別の実施例においては、該初期化回路
は、フェーズロックループのアナログ部分を初期化する
ために使用される。この実施例においては、デジタル入
力ノードと積分用フィルタとの間に加算用増幅器が設け
られている。該入力ノードは初期化期間中に基準電位へ
接続され、且つ該マルチプレクサからの出力は該加算用
増幅器のバイアス基準電位として使用される。
【００１２】本発明の更に別の広義の側面によれば、ア
ナログ回路の出力を所望のレベルへ初期化させる方法が
提供される。この方法によれば、第一基準電圧がアナロ
グ回路の入力へ印加される。該アナログ回路の出力と第
二基準電位との間の差信号が発生される。この差信号が
所望のレベルと等しくなるまで、該アナログ回路上のバ
イアス基準電位を初期バイアス基準電位から増加させ
る。等しくなった時点において、該アナログ回路の入力
は通常の入力モードへスイッチされ、且つその増加され
たバイアス基準電位は該アナログ回路上に維持される。
【００１３】
【実施例】本発明の好適実施例に基づいて構成された初
期化回路１０が図１に示されており、それはアナログ出
力ライン１２上におけるアナログ回路１１からの電圧出
力を初期化させる。スイッチ１４がアナログ回路１１の
入力へ接続しており、該入力を、ライン１５上に通常供
給されるアナログ入力信号又は端子１６上の基準電圧の
いずれかへ選択的に接続させる。スイッチ１４の位置乃
至は状態は、以下に詳細に説明するＤ型フリップフロッ
プ２０のＱ出力によって制御される。理解される如く、
スイッチ１４の機能は、トランジスタスイッチ等によっ
てまかなうことが可能であり、このようなトランジスタ
スイッチは当該技術分野において公知である。従って、
Ｄ型フリップフロップ２０のＱ出力の低状態は、スイッ
チ１４をして基準電圧Ｖref をアナログ回路１１の入力
へ接続させ、且つＤ型フリップフロップ２０のＱ出力の
高状態はスイッチ１４をして入力ライン１５上のアナロ
グ入力信号をアナログ回路１１の入力へ接続させる。
【００１４】アナログ回路１１の出力をアナログ出力ラ
イン１２へ接続することに加えて、アナログ回路１１か
らの出力は、更に、比較器２２の非反転入力へ接続即ち
供給される。比較器２２の反転入力端子はライン２３上
の第二基準電圧へ接続している。この第二基準電圧は、
スイッチ１４のノード１６へ印加される基準電圧と同一
のものとすることが可能であり、且つ、所望により、
「ゼロ」論理状態とすることが可能であり、又は、所望
により、これらの基準電圧はアナログ回路１１の出力信
号によって実現される所望の一定のオフセット電圧を達
成するために異なったものとすることが可能である。従
って、該比較器は該アナログ回路の出力電圧を第二基準
電位と比較して出力ライン２４上にその比較の結果を表
わす出力を発生すべく接続されている。
【００１５】オフセット電圧又はライン１２上の出力電
圧のベースレベルに提供を与えるアナログ回路１１へ供
給される内部バイアス基準電圧はライン２６上にマルチ
プレクサ２５の出力から派生される。マルチプレクサ２
５への入力は、図示した如く、正及び負の基準電圧の間
に接続されている抵抗ラダー２８によって発生される複
数個の電圧ステップラインから派生される。理解される
如く、抵抗ラダー回路網２８が示されているが、その他
の電圧ステップ供給源を使用することも可能である。然
しながら、図示した抵抗ラダー回路網の利点の１つは、
回路１０をデジタル、アナログ変換器に関連して使用す
る場合には、このような抵抗ラダー回路網は、しばし
ば、既に多くのデジタル・アナログ変換器内に存在して
おり、その際に回路１０を実現するのに必要なハードウ
エア条件を減少させるということである。抵抗ラダー回
路網２８からの電圧ステップ出力ラインはマルチプレク
サ２５の入力０−Ｎへ接続されている。
【００１６】マルチプレクサ２５はアドレスバス３１上
のカウンタ３０からの出力ライン上のデジタルカウント
によって制御される。カウンタ３０はＡＮＤゲート３３
を介して入力ライン３２上のクロックパルスによりクロ
ック動作される。Ｄ型フリップフロップ２０からのＱ＿
出力はＡＮＤゲート３３の他の入力へ接続即ち供給され
る。尚、英文字記号の後のアンダーラインはその英文字
記号の上にオーバーラインを付けたものと同じ意味であ
る。最後に、カウンタ３０及びＤ型フリップフロップ２
０は、例えばライン３８上へ印加させることの可能なパ
ワーオン等のイベントに応答して発生される信号等の初
期化信号によってリセットされる。
【００１７】回路１０の動作は、例えば、初期パワーが
印加されると開始する。すぐに所定の回路（不図示）に
よってパワーオンリセット信号が発生され且つライン３
８を介して回路１０へ供給されカウンタ３０及びＤ型フ
リップフロップ２０の両方をリセットする。Ｄ型フリッ
プフロップ２０のＱ出力は論理「０」状態をとり、スイ
ッチ１４をして基準信号が存在するノード１６へスイッ
チさせる。前述した如く、この基準信号はゼロ値とする
か、又はアナログ回路１１からの特定の値の出力を派生
するために使用すべきその他の値とすることが可能であ
る。
【００１８】ライン３２上のクロックパルスによってカ
ウンタがクロック動作され上方向のカウントを開始し、
そのカウントはバス３１を介してマルチプレクサ２５へ
印加される。クロックパルスがイネーブル即ち動作可能
状態とされてＡＮＤゲート３３を通過する。何故なら
ば、Ｄ型フリップフロップ２０のＱ＿出力が論理「高」
状態にあるからである。カウンタ３０のカウントが増加
すると、それに応答してマルチプレクサが抵抗ラダー２
８からの電圧ステップ出力ラインに沿ってステップアッ
プし、その場合の各相次ぐステップは出力ライン２６上
に表われてその際にアナログ回路１１へ印加されるバイ
アス基準電圧を修正する。アナログ回路１１のバイアス
基準電圧が修正されると、比較器２２へのライン１２上
の出力が変化する。
【００１９】ライン１２上のアナログ回路１１からの出
力電圧がライン２３上の基準電圧を超えた時点におい
て、比較器２２が状態を変化させその際にＤ型フリップ
フロップ２０をクロック動作させる。従って、フリップ
フロップ２０のＱ＿出力は論理低レベルへ状態を変化さ
せ、その際に更なるクロックパルスがカウンタ３０へ通
過することを禁止する。更に、フリップフロップ２０の
Ｑ出力が高状態へ移行しスイッチ１４を通常のアナログ
入力ライン１５へスイッチさせる。マルチプレクサ２５
と、カウンタ３０と、Ｄ型フリップフロップ２０との組
合わせは、マルチプレクサ２５の出力における選択され
た電圧を継続してアナログ回路１１へ印加させるための
メモリとして機能する。
【００２０】この初期化回路は、例えば、種々のその他
の回路と関連して使用することが可能である。従って、
図２に示した如く、回路１０′が積分用フィルタ４０と
関連して使用している状態が示されている。図２に示し
た初期化回路は、図１を参照して上述したものと類似し
ており、且つマルチプレクサ２５と、カウンタ３０と、
Ｄ型フリップフロップ２０と、ライン３２上のクロック
パルスのカウンタ３０への通過を制御するＡＮＤゲート
３３とを有している。然しながら、マルチプレクサ３０
の出力は積分用フィルタ４０の非反転入力へ接続してい
る。
【００２１】積分器フィルタ回路４０は、オペアンプ４
２を有しており、オペアンプ４２のライン５０上の反転
入力とライン２４上の出力との間には抵抗４３とコンデ
ンサ４５とが直列接続されている。スイッチ５５が抵抗
４３とコンデンサ４５とを包含する直列経路内に接続さ
れており且つ回路の初期化期間中に入力と出力との間の
直列接続を切断すべく動作可能である。従って、Ｄ型フ
リップフロップのＱ出力はスイッチ５５へ接続してお
り、従って初期化動作において、フィードバック経路は
切断される。マルチプレクサ回路２５の出力はオペアン
プ４２の非反転入力へ接続している。
【００２２】オペアンプ４２からの出力がアナログ接地
より高く且つそれより低くスイング即ち振れることが可
能であるように、抵抗ラダー回路網２８′はその中心部
分において本回路のアナログ接地の電位に対応する別の
基準電圧を基準としている。回路１０′の動作は上述し
たものと類似しており、即ち初期的には、カウンタ３０
及びＤ型フリップフロップ２０はリセットされる。カウ
ンタ３０がゲート３３を介して印加されるクロックパル
スのカウントを開始すると、抵抗ラダー回路網２８′か
らの電圧ステップ出力ラインが逐次的にマルチプレクサ
２５の出力へ印加される。マルチプレクサ２５からの出
力に供給される基準電圧が例えばゼロ入力状態にある前
のステージからのオペアンプ４２の反転入力へ印加され
る電圧を超えると、オペアンプ４２からの出力は状態を
変化させ、Ｄ型フリップフロップ２０をクロック動作さ
せ、その際にカウンタ３０へのクロックパルスの印加を
停止し、その際にオペアンプ４２の状態変化を発生させ
た電圧を記憶する。
【００２３】次に図３を参照すると、本発明の別の実施
例に基づいて構成された初期化回路６０が示されてお
り、それはデジタルフェーズロックループ回路６５の初
期出力を制御する。フェーズロックループ回路６５は、
非反転入力が基準電位Ｖref へ接続されているという点
を除いて図２を参照して上述した態様で接続されている
フェーズロックループ積分器フィルタ６８を有してい
る。フェーズロックループ積分器フィルタ６８のオペア
ンプの反転入力は加算用増幅器７０から派生される。こ
の加算用増幅器７０は、オペアンプ７１及びオペアンプ
７１の出力とその反転入力との間に接続されている抵抗
７２を有している。マルチプレクサ回路２５からの出力
は加算用増幅器７０のオペアンプ７１の非反転入力へ接
続している。加算用増幅器７０への入力は、複数個のオ
ペアンプ回路７６，７６′，．．．からの出力を受取る
ノード７５上において派生される。オペアンプ７６，７
６′，．．．の各々への入力は、変換されるべきデジタ
ルワードを供給する回路７８から受取られる。
【００２４】回路６５を初期化させるために、フェーズ
ロックループ積分器フィルタ６８の出力におけるスイッ
チ５５に加えて、デジタル回路７８と増幅器７６，７
６′，．．．の非反転入力との間に複数個のスイッチ７
９，７９′，．．．が夫々設けられている。これらのス
イッチ７９，７９′，．．．はＤ型フリップフロップ２
０のＱ出力によって動作される。
【００２５】図３の回路の動作は図１及び２の実施例に
関して上述したものと類似しているが、更に、例えばパ
ワーオンリセットイベント等に応答して初期化される
と、スイッチ７９，７９′，．．．は基準電圧へ接続さ
れる。該基準電圧は増幅器７６，７６′，．．．の非反
転入力へ印加されてノード７５上に初期出力を発生す
る。ノード７５上の電圧は加算用増幅器７０によって加
算され且つフェーズロックループ積分器フィルタ回路６
８へ印加される。初期化されると、フェーズロックルー
プ積分器フィルタ回路６８のスイッチ５５は図２を参照
して上述したのと同様の態様でフィードバック要素を切
断する。従って、フェーズロックループの種々の活性要
素の全てのオフセットが初期化され且つスイッチ７９，
７９′，．．．へ印加されるデジタルワードが加算用増
幅器７０の入力ノード７５へ印加される前に補償され
る。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 一般化したアナログ回路に関連して使用され
る本発明の初期化回路の好適実施例を示した概略図。
【図２】 積分器フィルタ回路に関連して使用される本
発明の別の好適実施例に基づいて構成された初期化回路
を示した概略図。
【図３】 デジタルフェーズロックループ回路に関連し
て使用された本発明の初期化回路の更に別の好適実施例
を示した概略図。
【符号の説明】
１０ 初期化回路 １１ アナログ回路 １２ アナログ出力ライン １４ スイッチ ２０ Ｄ型フリップフロップ ２２ 比較器 ２４ 出力ライン ２５ マルチプレクサ ２８ 抵抗ラダー回路網 ３０ カウンタ ３３ ＡＮＤゲート ４０ 積分器フィルタ回路 ４２ オペアンプ ６５ デジタルフェーズロックループ回路 ７０ 加算用増幅器 ７１ オペアンプ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 アナログ回路の出力電圧を初期化する回
    路において、 前記アナログ回路の入力を初期化期間中に第一基準電位
    へ接続させるべく動作可能なスイッチ、 前記アナログ回路の出力電圧を第二基準電位と比較して
    その比較を表わす出力を発生すべく接続されている比較
    器、 長さに沿って複数個の電圧ステップ出力ラインを有する
    抵抗ラダー、 前記抵抗ラダーの電圧ステップ出力ラインへ接続した入
    力端子を具備すると共に前記アナログ回路をバイアスす
    べく接続した出力を具備するマルチプレクサ、 クロック入力とカウント出力とを有しており前記カウン
    ト出力が前記抵抗ラダーの複数個のステップの間で逐次
    的に選択すべく前記マルチプレクサを動作すべく接続さ
    れているカウンタ、 前記比較器の出力が所定値に到達するまで前記カウンタ
    をクロック動作させる回路、 を有しており、前記マルチプレクサの出力を制御するた
    めに前記抵抗ラダーの１つの電圧ステップ出力ラインが
    選択されることを特徴とする回路。
  2. 【請求項２】 請求項１において、前記カウンタをクロ
    ック動作させる回路が、クロックパルス供給源と、前記
    比較器の出力が前記所定値に到達することに応答して状
    態を変化させるべく接続されているフリップフロップ
    と、前記クロックパルス供給源から前記カウンタへクロ
    ックパルスをゲート動作させるべく接続されているゲー
    トとを有しており、前記フリップフロップが状態を変化
    させる場合に前記ゲートが前記クロックパルスの通過を
    禁止するために前記フリップフロップの出力を受取るべ
    く接続されていることを特徴とする回路。
  3. 【請求項３】 請求項２において、前記フリップフロッ
    プが初期化期間の開始時にリセットされるべく接続され
    ており、且つ初期化期間中に前記アナログ回路の入力を
    前記基準電位へ接続させるべく前記スイッチを動作させ
    るように接続した出力を有していることを特徴とする回
    路。
  4. 【請求項４】 請求項２において、前記フリップフロッ
    プがＤ型フリップフロップであることを特徴とする回
    路。
  5. 【請求項５】 請求項１において、前記第一及び第二基
    準電位が等しいことを特徴とする回路。
  6. 【請求項６】 請求項３において、更に、パワーオンの
    イベントに応答して前記カウンタ及びフリップフロップ
    をリセットすべく接続されているパワーオンリセット信
    号を有することを特徴とする回路。
  7. 【請求項７】 オペアンプと、前記オペアンプの出力と
    反転入力との間に接続したフィードバック要素とを具備
    する積分器回路の出力電圧を初期化する回路において、 前記積分器回路のフィードバック要素を初期化期間中に
    切断すべく動作可能なスイッチ、 長さに沿って複数個の電圧ステップ出力ラインを有する
    抵抗ラダー、 前記抵抗ラダーの電圧ステップ出力ラインへ接続した入
    力端子を具備すると共に前記オペアンプの非反転入力へ
    接続した出力を具備するマルチプレクサ、 クロック入力とカウント出力とを具備しており前記カウ
    ント出力が前記抵抗ラダーの複数個のステップの間で逐
    次的に選択すべく前記マルチプレクサを動作すべく接続
    されているカウンタ、 前記オペアンプの出力が所定値に到達するまで前記カウ
    ンタをクロック動作させる回路、 を有しており、前記マルチプレクサの出力を制御するた
    めに１つの電圧ステップ出力ラインが選択されることを
    特徴とする回路。
  8. 【請求項８】 請求項７において、前記カウンタをクロ
    ック動作させる回路が、クロックパルス供給源と、前記
    オペアンプの出力が所定値に到達することに応答して状
    態を変化させるべく接続されているフリップフロップ
    と、前記クロックパルス供給源から前記カウンタへクロ
    ックパルスをゲート動作すべく接続されているゲートと
    を有しており、前記フリップフロップが状態を変化させ
    る場合に前記クロックパルスの通過を禁止するために前
    記ゲートが前記フリップフロップの出力を受取るべく接
    続されていることを特徴とする回路。
  9. 【請求項９】 請求項８において、前記フリップフロッ
    プが前記初期化期間の開始時においてリセットされるべ
    く接続されており、且つ前記積分器回路のフィードバッ
    ク要素を切断するために前記スイッチを動作させるべく
    接続されている出力を有していることを特徴とする回
    路。
  10. 【請求項１０】 請求項９において、前記フリップフロ
    ップがＤ型フリップフロップであることを特徴とする回
    路。
  11. 【請求項１１】 請求項８において、更に、パワーオン
    のイベントに応答して前記カウンタ及びフリップフロッ
    プをリセットさせるために接続されるパワーオンリセッ
    ト信号を有することを特徴とする回路。
  12. 【請求項１２】 （ａ）各々が加算されるべき信号を受
    取る複数個の入力ノードと、（ｂ）前記複数個の入力ノ
    ードによって受取られる信号を受取るべく接続されてい
    る加算用増幅器と、（ｃ）オペアンプ及びその出力と反
    転入力との間に接続されているフィードバック要素を具
    備しており且つ非反転入力が第一基準電位へ接続されて
    いる積分器回路とを有するタイプのフェーズロックルー
    プの出力電圧を初期化する回路において、 初期化期間中に前記積分器回路のフィードバック要素を
    切断すべく動作可能な第一スイッチ、 初期化期間中に前記入力ノードを第二基準電位へ接続す
    べく各々が動作可能な複数個の第二スイッチ、 長さに沿って複数個の電圧ステップ出力ラインを具備す
    る抵抗ラダー、 前記抵抗ラダーの電圧ステップ出力ラインへ接続されて
    いる入力端子を具備すると共に前記加算用増幅器に対し
    てバイアス基準電圧を与えるために前記加算用増幅器の
    非反転入力へ接続している出力を具備するマルチプレク
    サ、 クロック入力及びカウント出力を有しており且つ前記カ
    ウント出力が前記抵抗ラダーのステップの間において逐
    次的に選択するために前記マルチプレクサを動作すべく
    接続されているカウンタ、 前記積分器回路のオペアンプの出力が所定値に到達する
    まで前記カウンタをクロック動作させる回路、 を有しており、前記マルチプレクサの出力を制御するた
    めに１つの電圧ステップ出力ラインが選択されることを
    特徴とする回路。
  13. 【請求項１３】 請求項１２において、前記カウンタを
    クロック動作させる回路が、クロックパルス供給源と、
    前記オペアンプの出力が所定値に到達することに応答し
    て状態を変化させるべく接続されているフリップフロッ
    プと、前記クロックパルス供給源から前記カウンタへク
    ロックパルスをゲート動作させるべく接続されているゲ
    ートとを有しており、前記フリップフロップが状態を変
    化させる場合に前記クロックパルスの通過を禁止させる
    ために前記ゲートが前記フリップフロップの出力を受取
    るべく接続されていることを特徴とする回路。
  14. 【請求項１４】 請求項１３において、前記フリップフ
    ロップが初期化期間の開始時にリセットされるべく接続
    されており、且つ前記第一スイッチ及び前記第二スイッ
    チを動作させるべく接続した出力を有することを特徴と
    する回路。
  15. 【請求項１５】 請求項１４において、前記フリップフ
    ロップがＤ型フリップフロップであることを特徴とする
    回路。
  16. 【請求項１６】 請求項１３において、更に、パワーオ
    ンのイベントに応答して前記カウンタ及びフリップフロ
    ップをリセットさせるべく接続されたパワーオンリセッ
    ト信号を有することを特徴とする回路。
  17. 【請求項１７】 請求項１２において、前記第一及び第
    二基準電位が等しいことを特徴とする回路。
  18. 【請求項１８】 アナログ回路の出力を所望のレベルへ
    初期化させる方法において、 第一基準電圧を前記アナログ回路の入力へ印加し、 前記アナログ回路の出力と第二基準電位との間の差信号
    を発生し、 前記差信号が前記所望のレベルと等しくなるまで初期的
    バイアス基準電位から前記アナログ回路上のバイアス基
    準電位を増加させ、 前記アナログ回路上の増加したバイアス基準電位を維持
    しながら前記アナログ回路の入力を通常の入力ノードへ
    スイッチさせる、 上記各ステップを有することを特徴とする方法。
JP6036101A 1993-03-05 1994-03-07 出力をゼロ又は所望の基準電位へ自動的に確立する初期化回路 Pending JPH07122995A (ja)

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