JPH07128400A - 半導体装置の自己検査装置 - Google Patents
半導体装置の自己検査装置Info
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- JPH07128400A JPH07128400A JP5278300A JP27830093A JPH07128400A JP H07128400 A JPH07128400 A JP H07128400A JP 5278300 A JP5278300 A JP 5278300A JP 27830093 A JP27830093 A JP 27830093A JP H07128400 A JPH07128400 A JP H07128400A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000012360 testing method Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 8
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- 238000007906 compression Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の自己検査装置において、半導体
装置の面積増加を防ぐと共に、検査データを少なくす
る。 【構成】 本発明の半導体装置の自己検査装置は、被検
査回路である内部論理回路１と、検査回路７とからな
り、検査回路７は、タイミング調節回路３と、検査デー
タ生成回路４とから構成される。検査回路７には、内部
論理回路１の出力値が入力されると共に、この入力値に
基づき内部論理回路１の検査を行う検査データを生成し
て、内部論理回路１に出力する。
装置の面積増加を防ぐと共に、検査データを少なくす
る。 【構成】 本発明の半導体装置の自己検査装置は、被検
査回路である内部論理回路１と、検査回路７とからな
り、検査回路７は、タイミング調節回路３と、検査デー
タ生成回路４とから構成される。検査回路７には、内部
論理回路１の出力値が入力されると共に、この入力値に
基づき内部論理回路１の検査を行う検査データを生成し
て、内部論理回路１に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の自己検査
装置に関する。
装置に関する。
【０００２】
【従来の技術】最近の半導体装置にあっては、大規模化
・高密度化が進み、それを検査するための検査量が膨大
になり、かなりの時間と多くの費用が必要になる。この
問題を解決する手段として、特開昭６０−６８６２４号
公報に開示されたＬＳＩの自己検査方式があり、この公
報には図６に示す如く装置が記載されている。
・高密度化が進み、それを検査するための検査量が膨大
になり、かなりの時間と多くの費用が必要になる。この
問題を解決する手段として、特開昭６０−６８６２４号
公報に開示されたＬＳＩの自己検査方式があり、この公
報には図６に示す如く装置が記載されている。
【０００３】図６において、６０は２進カウンタや線形
フィードバックシフトレジスタ（ＬＦＳＲ）を用いて検
査パターンを発生する疑似乱数発生回路、６１は被検査
回路、６２は被検査回路６１からの応答系列を受け正常
・ 異常の判定をおこなう判定回路である。この判定回路
６２は被検査回路６１からの応答系列を圧縮する圧縮回
路６３、あらかじめ計算しておいた基準値を発生する基
準値発生器６４、圧縮回路６３で圧縮された結果と基準
値とを比較して正常・ 異常の判定をおこなう比較器６５
から構成されている。
フィードバックシフトレジスタ（ＬＦＳＲ）を用いて検
査パターンを発生する疑似乱数発生回路、６１は被検査
回路、６２は被検査回路６１からの応答系列を受け正常
・ 異常の判定をおこなう判定回路である。この判定回路
６２は被検査回路６１からの応答系列を圧縮する圧縮回
路６３、あらかじめ計算しておいた基準値を発生する基
準値発生器６４、圧縮回路６３で圧縮された結果と基準
値とを比較して正常・ 異常の判定をおこなう比較器６５
から構成されている。
【０００４】この構成の回路は、検査用の検査パターン
を擬似乱数発生回路６０にて発生し、被検査回路６１に
入力して、判定回路６２にて判定することで、高速に大
量のデータを擬似乱数発生回路６０で発生して自己検査
を行うものである。
を擬似乱数発生回路６０にて発生し、被検査回路６１に
入力して、判定回路６２にて判定することで、高速に大
量のデータを擬似乱数発生回路６０で発生して自己検査
を行うものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＳＩの自己検査方式においては、高速に大量のデ
ータを擬似乱数発生回路６０で発生して自己検査を行う
ことができるものの、検査パターンを生成する疑似乱数
発生回路６０と検査結果圧縮・判定を行う判定回路との
両方の回路を組込む必要があるため、検査用回路全体の
オーバーヘッドが大きくなり、半導体装置の面積が増加
するという欠点や、検査データ量が多大であり、検査に
時間がかかるという欠点がある。
来のＬＳＩの自己検査方式においては、高速に大量のデ
ータを擬似乱数発生回路６０で発生して自己検査を行う
ことができるものの、検査パターンを生成する疑似乱数
発生回路６０と検査結果圧縮・判定を行う判定回路との
両方の回路を組込む必要があるため、検査用回路全体の
オーバーヘッドが大きくなり、半導体装置の面積が増加
するという欠点や、検査データ量が多大であり、検査に
時間がかかるという欠点がある。
【０００６】そこで、本発明は、半導体装置の面積増加
を防ぐことができると共に、検査データを少なくするこ
とで検査時間を短縮することができる半導体装置の自己
検査装置を提供することを目的とする。
を防ぐことができると共に、検査データを少なくするこ
とで検査時間を短縮することができる半導体装置の自己
検査装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置の自己検査を行う自己検査装
置であって、検査対象である被検査回路と、この被検査
回路の出力を検査すると共に、前記被検査回路の出力に
基づき前記被検査回路に入力する検査データを生成する
検査回路と、を備えることを要旨とするものである。
に、本発明は、半導体装置の自己検査を行う自己検査装
置であって、検査対象である被検査回路と、この被検査
回路の出力を検査すると共に、前記被検査回路の出力に
基づき前記被検査回路に入力する検査データを生成する
検査回路と、を備えることを要旨とするものである。
【０００８】さらに、請求項２記載の本発明は、請求項
１において、前記検査回路は、前記被検査回路を検査す
るための疑似ランダムな検査データを生成し、この検査
データを前記被検査回路に入力する検査データ生成部
と、前記被検査回路からの出力を一定の間隔で前記検査
データ生成部に出力するタイミング調節回路と、から構
成されることを要旨とするものである。
１において、前記検査回路は、前記被検査回路を検査す
るための疑似ランダムな検査データを生成し、この検査
データを前記被検査回路に入力する検査データ生成部
と、前記被検査回路からの出力を一定の間隔で前記検査
データ生成部に出力するタイミング調節回路と、から構
成されることを要旨とするものである。
【０００９】
【作用】上記構成よりなる本発明の半導体装置の自己検
査装置によれば、被検査回路の出力を検査回路に入力
し、この検査回路の出力に基づき被検査回路に入力する
検査データを生成している。つまり、検査回路にて自動
的に検査データを生成し、被検査回路にはこの検査デー
タが入力されて、この検査データに基づき出力する。そ
して、この出力を検査回路にて検査すると共に次の検査
データを自動的に生成することで、自己検査することが
できる。
査装置によれば、被検査回路の出力を検査回路に入力
し、この検査回路の出力に基づき被検査回路に入力する
検査データを生成している。つまり、検査回路にて自動
的に検査データを生成し、被検査回路にはこの検査デー
タが入力されて、この検査データに基づき出力する。そ
して、この出力を検査回路にて検査すると共に次の検査
データを自動的に生成することで、自己検査することが
できる。
【００１０】
【実施例】以下、本発明の一実施例について図面に基づ
き説明する。 〔第１実施例〕図１に、半導体装置の自己検査装置の構
成図を示す。図１に示すように、半導体装置の自己検査
装置は、被検査回路である内部論理回路１と、この内部
論理回路１の出力値が入力されると共に、内部論理回路
１に対して検査データを出力する検査回路７とから構成
される。検査回路７は、タイミング調節回路３と、検査
データ生成回路４とから構成され、以下に、それぞれの
具体的構成について図面に基づき説明する。
き説明する。 〔第１実施例〕図１に、半導体装置の自己検査装置の構
成図を示す。図１に示すように、半導体装置の自己検査
装置は、被検査回路である内部論理回路１と、この内部
論理回路１の出力値が入力されると共に、内部論理回路
１に対して検査データを出力する検査回路７とから構成
される。検査回路７は、タイミング調節回路３と、検査
データ生成回路４とから構成され、以下に、それぞれの
具体的構成について図面に基づき説明する。
【００１１】図２は、被検査回路１の具体的例として２
進１６ビット乗算器２００の例を示す。この図２におい
て、信号線ＡＩ00〜ＡＩ15およびＢＩ00〜ＢＩ15は、そ
れぞれ２進１６ビットの入力ａ、ｂであり、イネーブル
２１０〜２４１を通して、制御線ＭＵＬが「ＨＩＧＨ」
になった時に３２ピット内部バス２０２の値を取り込
む。
進１６ビット乗算器２００の例を示す。この図２におい
て、信号線ＡＩ00〜ＡＩ15およびＢＩ00〜ＢＩ15は、そ
れぞれ２進１６ビットの入力ａ、ｂであり、イネーブル
２１０〜２４１を通して、制御線ＭＵＬが「ＨＩＧＨ」
になった時に３２ピット内部バス２０２の値を取り込
む。
【００１２】信号線ＯＵＴ00〜ＯＵＴ31は２進３２ビッ
トの出力であり、ａ×ｂの演算結果が３２ビット信号線
ＯＵＴ00〜ＯＵＴ31を通じて出力される。信号線ＯＵＴ
00〜ＯＵＴ31は、イネーブル２５０〜２８１に接続され
ている。イネーブル２５０〜２８１は、３２ピット内部
バス２０１に接続されており、信号線ＭＵＬが「ＨＩＧ
Ｈ」になった時３２ビット出力ＯＵＴ00〜ＯＵＴ31の値
を３２ピット内部バス２０１に出力する。
トの出力であり、ａ×ｂの演算結果が３２ビット信号線
ＯＵＴ00〜ＯＵＴ31を通じて出力される。信号線ＯＵＴ
00〜ＯＵＴ31は、イネーブル２５０〜２８１に接続され
ている。イネーブル２５０〜２８１は、３２ピット内部
バス２０１に接続されており、信号線ＭＵＬが「ＨＩＧ
Ｈ」になった時３２ビット出力ＯＵＴ00〜ＯＵＴ31の値
を３２ピット内部バス２０１に出力する。
【００１３】図３は、タイミング調節回路３の一構成例
を示す図である。この図３において、信号線Ｄ00〜Ｄ31
は３２ピット内部バス２０１に接続されている。セレク
タ３００〜３３１は信号線ＳＥＬが「ＬＯＷ」のとき信
号線Ｄ00〜Ｄ31の値を出力し、「ＨＩＧＨ」のときにフ
リップフロップ３５０〜３８０の論理値を出力するシフ
トレジスタとして動作する。信号線ＳＣＡＮ−ＩＮは、
図示されない検査用のＲＯＭまたは図示されない外部入
力線に接続されており、検査に必要な初期値をセレクタ
３００を通して入力する。フリップフロップ３８１は、
信号線ＳＣＡＮ−ＯＵＴに接続されており、この信号線
ＳＣＡＮ−ＯＵＴは、図示されない検査結果判定回路に
接続されている。フリップフロップ３５０〜３８１の信
号線Ｑは信号線Ｅ00〜Ｅ31に接続されている。
を示す図である。この図３において、信号線Ｄ00〜Ｄ31
は３２ピット内部バス２０１に接続されている。セレク
タ３００〜３３１は信号線ＳＥＬが「ＬＯＷ」のとき信
号線Ｄ00〜Ｄ31の値を出力し、「ＨＩＧＨ」のときにフ
リップフロップ３５０〜３８０の論理値を出力するシフ
トレジスタとして動作する。信号線ＳＣＡＮ−ＩＮは、
図示されない検査用のＲＯＭまたは図示されない外部入
力線に接続されており、検査に必要な初期値をセレクタ
３００を通して入力する。フリップフロップ３８１は、
信号線ＳＣＡＮ−ＯＵＴに接続されており、この信号線
ＳＣＡＮ−ＯＵＴは、図示されない検査結果判定回路に
接続されている。フリップフロップ３５０〜３８１の信
号線Ｑは信号線Ｅ00〜Ｅ31に接続されている。
【００１４】図４は、検査データ生成回路４の一構成例
を示す図である。図４において、信号線ＥＩ00〜ＥＩ31
は検査データ生成回路４への入力であり、それぞれ図３
のＥ00〜Ｅ31に接続されている。信号線Ａ00〜Ａ15、Ｂ
00〜Ｂ15は出力であり、図２の３２ピット内部バス２０
２に接続されている。信号線ＥＩ 00〜ＥＩ31は、信号線
４００〜４３１に図の黒点でのみ接続されており、信号
線４００〜４３０はインバータ４５０〜４８０を通じて
信号線Ａ00〜Ａ15、Ｂ00〜Ｂ14に接続されている。線号
線４３１は信号線Ｂ15に接続されている。
を示す図である。図４において、信号線ＥＩ00〜ＥＩ31
は検査データ生成回路４への入力であり、それぞれ図３
のＥ00〜Ｅ31に接続されている。信号線Ａ00〜Ａ15、Ｂ
00〜Ｂ15は出力であり、図２の３２ピット内部バス２０
２に接続されている。信号線ＥＩ 00〜ＥＩ31は、信号線
４００〜４３１に図の黒点でのみ接続されており、信号
線４００〜４３０はインバータ４５０〜４８０を通じて
信号線Ａ00〜Ａ15、Ｂ00〜Ｂ14に接続されている。線号
線４３１は信号線Ｂ15に接続されている。
【００１５】次に、上記構成における作動を図５に示す
検査開始後の一連の検査動作を示すタイミングチャート
に基づき説明する。まず、図３に示す信号線ＳＥＬを
「ＨＩＧＨ」に固定し、タイミング調節回路３がシフト
レジスタとして動作するようにする。図示しない検査用
ＲＯＭから制御線ＣＬＫにクロック信号を与え、信号線
ＳＣＡＮ−ＩＮよりフリップフロップ３５０〜３７９、
３８１に０を、３８０に１を入力する。
検査開始後の一連の検査動作を示すタイミングチャート
に基づき説明する。まず、図３に示す信号線ＳＥＬを
「ＨＩＧＨ」に固定し、タイミング調節回路３がシフト
レジスタとして動作するようにする。図示しない検査用
ＲＯＭから制御線ＣＬＫにクロック信号を与え、信号線
ＳＣＡＮ−ＩＮよりフリップフロップ３５０〜３７９、
３８１に０を、３８０に１を入力する。
【００１６】そして、図２の制御線ＭＵＬを「ＨＩＧ
Ｈ」とし、図３のＳＥＬ信号を０とすると、３２ピット
内部バス２０１、２０２を介して１６ビット乗算器２０
０およびタイミング調節回路３と検査データ生成回路４
とが接続されると同時に、図３の信号線Ｅ00〜Ｅ31から
先ほどスキャンインした初期値が出力され第１段の検査
が実行される。信号線Ｅ00〜Ｅ31から出力された検査信
号は、図４の信号線Ａ00〜Ａ15、Ｂ00〜Ｂ15を通じ３２
ピット内部バス２０２に出力され、この３２ピット内部
バス２０２を通してＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15に
入力して１６ビット乗算器２００内でａ×ｂ＝ HexＦＦ
ＦＦ× HexＦＦＦＦの演算が実行される。
Ｈ」とし、図３のＳＥＬ信号を０とすると、３２ピット
内部バス２０１、２０２を介して１６ビット乗算器２０
０およびタイミング調節回路３と検査データ生成回路４
とが接続されると同時に、図３の信号線Ｅ00〜Ｅ31から
先ほどスキャンインした初期値が出力され第１段の検査
が実行される。信号線Ｅ00〜Ｅ31から出力された検査信
号は、図４の信号線Ａ00〜Ａ15、Ｂ00〜Ｂ15を通じ３２
ピット内部バス２０２に出力され、この３２ピット内部
バス２０２を通してＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15に
入力して１６ビット乗算器２００内でａ×ｂ＝ HexＦＦ
ＦＦ× HexＦＦＦＦの演算が実行される。
【００１７】そして、この１６ビット乗算器２００が正
常であれば、図２のＯＵＴ00〜ＯＵＴ31から HexＦＦＦ
Ｅ０００１が３２ピット内部バス２０１を通して図３の
信号線Ｄ00〜Ｄ31にフィードバックされる。なお、ここ
で HexＦＦＦＦは、１６進数のＦＦＦＦである。そして
図３の制御線ＣＬＫが「ＨＩＧＨ」になると HexＦＦＦ
Ｅ０００１がフリップフロップ３５０〜３８１を通して
信号線Ｅ00〜Ｅ31に出力され、この値から第２段の検査
ベクトルが生成される。信号線Ｅ00〜Ｅ31から出力され
た値 HexＦＦＦＥ０００１は第１段の検査ベクトルと同
様に、図４の信号線ＥＩ00〜ＥＩ 31から検査回路へ入力
され、第２段の検査ベクトルとして信号線Ａ00〜Ａ15か
らHex００ＦＦが、Ｂ00〜Ｂ15から Hex８１ＦＥが出力
される。
常であれば、図２のＯＵＴ00〜ＯＵＴ31から HexＦＦＦ
Ｅ０００１が３２ピット内部バス２０１を通して図３の
信号線Ｄ00〜Ｄ31にフィードバックされる。なお、ここ
で HexＦＦＦＦは、１６進数のＦＦＦＦである。そして
図３の制御線ＣＬＫが「ＨＩＧＨ」になると HexＦＦＦ
Ｅ０００１がフリップフロップ３５０〜３８１を通して
信号線Ｅ00〜Ｅ31に出力され、この値から第２段の検査
ベクトルが生成される。信号線Ｅ00〜Ｅ31から出力され
た値 HexＦＦＦＥ０００１は第１段の検査ベクトルと同
様に、図４の信号線ＥＩ00〜ＥＩ 31から検査回路へ入力
され、第２段の検査ベクトルとして信号線Ａ00〜Ａ15か
らHex００ＦＦが、Ｂ00〜Ｂ15から Hex８１ＦＥが出力
される。
【００１８】以上の手順を２進１６ビット乗算器２００
の全ての縮退（スタック）故障、オープン故障が検出さ
れるまで繰り返す。この２進１６ビット乗算器２００に
おける検査段数と未検出故障数の関係を表１に示す。本
実施例においては検査段数第２６段で全ての故障が検出
できるので、図３において検査開始から第２６段目のク
ロックが立ち上がった後、検査結果（回路が正常ならば
Hex１１８Ｄ９Ｅ１Ｃ）を図３のフリップフロップに取
り込み、図３の制御線ＳＥＬを「ＨＩＧＨ」にしてタイ
ミング調節回路をシフトレジスタ動作させ、信号線ＳＣ
ＡＮ−ＯＵＴから検査結果信号をスキャンアウトして取
り出し、図示されない判定回路により正常時の期待値と
比較して回路の正誤を判断する。
の全ての縮退（スタック）故障、オープン故障が検出さ
れるまで繰り返す。この２進１６ビット乗算器２００に
おける検査段数と未検出故障数の関係を表１に示す。本
実施例においては検査段数第２６段で全ての故障が検出
できるので、図３において検査開始から第２６段目のク
ロックが立ち上がった後、検査結果（回路が正常ならば
Hex１１８Ｄ９Ｅ１Ｃ）を図３のフリップフロップに取
り込み、図３の制御線ＳＥＬを「ＨＩＧＨ」にしてタイ
ミング調節回路をシフトレジスタ動作させ、信号線ＳＣ
ＡＮ−ＯＵＴから検査結果信号をスキャンアウトして取
り出し、図示されない判定回路により正常時の期待値と
比較して回路の正誤を判断する。
【００１９】図３に示した検査機構を用いることで図２
の検査回路の入力ＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15に疑
似乱数が発生していることは、例えば隣段どうしの相関
係数Ｃが次式の如く表されており、
の検査回路の入力ＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15に疑
似乱数が発生していることは、例えば隣段どうしの相関
係数Ｃが次式の如く表されており、
【００２０】
【数１】
【００２１】
【００２２】
【数２】ｒ＝ｘ1 ｘ2 ＋ｘ2 ｘ3 ＋‥‥＋ｘn-1 ｘn ＋
ｘn ｘ1
ｘn ｘ1
【００２３】
【数３】ｓ1 ＝ｘ1 ＋ｘ2 ＋‥‥＋ｘn
【００２４】
【数４】ｓ2 ＝ｘ1 2＋ｘ2 2＋‥‥＋ｘn 2 この相関係数Ｃが、Ｃ＝０．０８≒０．０（ｎ＝５０
０）であることから確認できる。ここでｎは検査段数で
あり、ｘi はＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15を１つの
論理値とみて１６進表現し、 Hex００００００００〜Ｆ
ＦＦＦＦＦＦＦを０．０〜１．０に正規化した値であ
る。
０）であることから確認できる。ここでｎは検査段数で
あり、ｘi はＡＩ00〜ＡＩ15、ＢＩ00〜ＢＩ15を１つの
論理値とみて１６進表現し、 Hex００００００００〜Ｆ
ＦＦＦＦＦＦＦを０．０〜１．０に正規化した値であ
る。
【００２５】従って、上記構成よりなる半導体装置の自
己検査装置によれば、図１の被検査回路１からの出力
（ｃ）を検査回路への入力（ｄ）とし、この信号（ｄ）
から次段の検査用疑似乱数（ａ）を生成することで、従
来の半導体装置の自己検査装置で必要となる出力データ
圧縮回路の役割を疑似乱数発生回路が兼用することにな
り、従来の方式に比較して検査回路が簡単になり半導体
装置の面積増加が少なくて済むという効果がある。
己検査装置によれば、図１の被検査回路１からの出力
（ｃ）を検査回路への入力（ｄ）とし、この信号（ｄ）
から次段の検査用疑似乱数（ａ）を生成することで、従
来の半導体装置の自己検査装置で必要となる出力データ
圧縮回路の役割を疑似乱数発生回路が兼用することにな
り、従来の方式に比較して検査回路が簡単になり半導体
装置の面積増加が少なくて済むという効果がある。
【００２６】この時、被検査回路１への入力が疑似乱数
となるように検査回路７を構成し、この検査回路７によ
り検査を行えば被検査回路１の各入力端子に入力される
検査系列の０、１の組み合わせがランダムに現れるの
で、内部論理回路１内の任意のスタック( 縮退) 故障や
オープン故障が検出し易くなり、故障検出率が高くな
る。
となるように検査回路７を構成し、この検査回路７によ
り検査を行えば被検査回路１の各入力端子に入力される
検査系列の０、１の組み合わせがランダムに現れるの
で、内部論理回路１内の任意のスタック( 縮退) 故障や
オープン故障が検出し易くなり、故障検出率が高くな
る。
【００２７】また、第ｉ段の検査ステップで論理回路内
の故障が検出され正常とは異なった検査結果が（ｃ）i
に出力されると、このｉ段目の検査結果をもとに生成さ
れる第ｉ＋１段目の検査入力（ａ）i+1 も正常とは異な
ったものとなり、以後、第ｉ＋２、ｉ＋３段の検査入力
（ａ）i+2 、（ａ）i+3 、…、および検査結果（ｃ）
i+2 、（ｃ）i+3 、…は、次々と正常と異なったものと
なるので、適当な検査段後、例えば、第ｋ段後に被検査
回路１から出力される検査結果（ｃ）k のみを取り出し
て観測することにより被検査回路１の正誤を判断でき、
容易に検査を行うことが可能である。
の故障が検出され正常とは異なった検査結果が（ｃ）i
に出力されると、このｉ段目の検査結果をもとに生成さ
れる第ｉ＋１段目の検査入力（ａ）i+1 も正常とは異な
ったものとなり、以後、第ｉ＋２、ｉ＋３段の検査入力
（ａ）i+2 、（ａ）i+3 、…、および検査結果（ｃ）
i+2 、（ｃ）i+3 、…は、次々と正常と異なったものと
なるので、適当な検査段後、例えば、第ｋ段後に被検査
回路１から出力される検査結果（ｃ）k のみを取り出し
て観測することにより被検査回路１の正誤を判断でき、
容易に検査を行うことが可能である。
【００２８】疑似乱数系では次段出力の予測が不可能な
ことから、各段の検査データ間に相関関係がないと考え
て良く、一度異なった検査信号が出力されても再び正常
な信号に戻ってしまい区別が付かなくなる確率( 誤り見
逃し確率) が低下し、信頼性が高い。本方式は以上のよ
うな特徴を持ち、これにより半導体装置の内部論理回路
の検査を高い信頼性をもって自動的に容易に行うことが
できる。
ことから、各段の検査データ間に相関関係がないと考え
て良く、一度異なった検査信号が出力されても再び正常
な信号に戻ってしまい区別が付かなくなる確率( 誤り見
逃し確率) が低下し、信頼性が高い。本方式は以上のよ
うな特徴を持ち、これにより半導体装置の内部論理回路
の検査を高い信頼性をもって自動的に容易に行うことが
できる。
【００２９】
【表１】
【００３０】〔第２実施例〕上記第１実施例において
は、図３に示したタイミング調節回路によって初期値を
スキャンインしたが、図７に示すタイミング調節回路を
用いても良い。図７において７００〜７３１はイネーブ
ルであり制御線ＥＮが「ＨＩＧＨ」になったとき信号線
Ｄ00〜Ｄ31の値を信号線Ｅ00〜Ｅ31に出力する。なお、
信号線Ｄ00〜Ｄ 31および信号線Ｅ00〜Ｅ31は、図３にお
ける信号線Ｄ00〜Ｄ31および信号線Ｅ00〜Ｅ31に対応す
る。
は、図３に示したタイミング調節回路によって初期値を
スキャンインしたが、図７に示すタイミング調節回路を
用いても良い。図７において７００〜７３１はイネーブ
ルであり制御線ＥＮが「ＨＩＧＨ」になったとき信号線
Ｄ00〜Ｄ31の値を信号線Ｅ00〜Ｅ31に出力する。なお、
信号線Ｄ00〜Ｄ 31および信号線Ｅ00〜Ｅ31は、図３にお
ける信号線Ｄ00〜Ｄ31および信号線Ｅ00〜Ｅ31に対応す
る。
【００３１】この構成において、内部バスから初期値を
直接入力し、内部バスから最終的な検査結果を図示しな
い検査結果判定回路に直接取り込んでも良い。
直接入力し、内部バスから最終的な検査結果を図示しな
い検査結果判定回路に直接取り込んでも良い。
【００３２】
【発明の効果】上記構成よりなる本発明の半導体装置の
検査装置によれば、被検査回路の出力を検査回路に入力
し、この検査回路の出力に基づき被検査回路に入力する
検査データを生成している。検査回路にて生成された検
査データを被検査回路に入力し、この検査データに基づ
き被検査回路の検査を行うことで、専用の疑似乱数発生
回路が必要なくなり、半導体装置の面積を減少すること
ができるという効果がある。また、検査データ量が少な
くて済むという効果がある。
検査装置によれば、被検査回路の出力を検査回路に入力
し、この検査回路の出力に基づき被検査回路に入力する
検査データを生成している。検査回路にて生成された検
査データを被検査回路に入力し、この検査データに基づ
き被検査回路の検査を行うことで、専用の疑似乱数発生
回路が必要なくなり、半導体装置の面積を減少すること
ができるという効果がある。また、検査データ量が少な
くて済むという効果がある。
【図１】本発明の第１実施例を示す構成図である。
【図２】被検査回路の一例を示す構成図である。
【図３】タイミング調節回路を示す構成図である。
【図４】検査データ生成回路を示す構成図である。
【図５】一連の検査動作を示すタイミングチャートであ
る。
る。
【図６】従来例を示す図である。
【図７】他のタイミング調節回路を示す構成図である。
１ 内部論理回路（被検査回路） ２ 内部バス ３ タイミング調節回路 ４ 検査データ生成回路 ７ 検査回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (2)
- 【請求項１】 半導体装置の自己検査を行う自己検査装
置であって、 検査対象である被検査回路と、 この被検査回路の出力を検査すると共に、前記被検査回
路の出力に基づき前記被検査回路に入力する検査データ
を生成する検査回路と、 を備える半導体装置の自己検査装置。 - 【請求項２】 前記検査回路は、前記被検査回路を検査
するための疑似ランダムな検査データを生成し、この検
査データを前記被検査回路に入力する検査データ生成部
と、 前記被検査回路からの出力を一定の間隔で前記検査デー
タ生成部に出力するタイミング調節回路と、 から構成される特許請求の範囲第１項記載の半導体検査
の自己検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278300A JPH07128400A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の自己検査装置 |
| US08/337,826 US5619512A (en) | 1993-11-08 | 1994-11-08 | Integrated circuit having self-testing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278300A JPH07128400A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の自己検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07128400A true JPH07128400A (ja) | 1995-05-19 |
Family
ID=17595433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278300A Pending JPH07128400A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の自己検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07128400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
-
1993
- 1993-11-08 JP JP5278300A patent/JPH07128400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990630 |