JPH07129139A

JPH07129139A - 表示装置

Info

Publication number: JPH07129139A
Application number: JP5276382A
Authority: JP
Inventors: Yasuhisa Kawamoto; 泰久川本; Takeshi Murakami; 毅村上; Ryuichi Suzuki; 隆一鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-05
Filing date: 1993-11-05
Publication date: 1995-05-19
Also published as: US5821948A

Abstract

(57)【要約】【目的】本発明は表示装置に関し、ビデオメモリの読
み出し性能を効率良く引き出すことにより、ビデオメモ
リのバス幅を小さくし、表示ＬＳＩの端子数を減少させ
て、表示装置のコストダウンを実現することを目的とす
る。【構成】ビデオメモリ５と、ＤＡＣ部６と、画像デー
タの転送制御を行う表示ＬＳＩ３と、ディスプレイ３２
と、ビデオクロック信号発生部４とを具備した装置にお
いて、ビデオクロック信号とは周波数が異なり、非同期
のメモリクロック信号を発生するメモリクロック信号発
生部１４を設け、表示ＬＳＩ３の制御によるビデオメモ
リ５からの画像データの読み出しを、メモリクロック信
号に同期して行う。また、表示ＬＳＩ３に、それぞれビ
デオメモリ５から読み出した複数個の画像データを、順
次シフトしながら格納して蓄積することにより、データ
変換を行う第１レジスタ部１７、及び第２レジスタ部１
８を設けるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータでディス
プレイに画像を表示するための表示装置に関し、特に、
カラー多色画像の高解像度表示が可能なカラー多色画像
表示装置に関する。

【０００２】近年、コンピュータの表示装置では、写真
のようなカラーの自然画が表示できるようになってい
る。そして、このようなカラーの多色表示画像を、より
高い解像度で表示できるようにすることが要求されるよ
うになってきている。

【０００３】

【従来の技術】図７は、従来のカラー多色画像表示装置
の構成図であり、図７中、２はカラー多色画像表示装
置、３は表示ＬＳＩ（表示用の集積回路装置）、４はビ
デオクロック信号（ＶＣＬＫ）発生部、５はビデオメモ
リ、６はディジタル／アナログコンバータ部（以下、
「ＤＡＣ部」と記す）、６−１、６−２、６−３はディ
ジタル／アナログコンバータ（以下「ＤＡＣ」と記
す）、８はビデオメモリ制御部、９は表示制御部、１０
は表示用シフトレジスタを示す。

【０００４】§１：カラー多色画像表示装置の構成の説
明・・・図７参照図７は、従来装置の構成図である。以下、図７に基づい
て、従来のカラー多色画像表示装置の構成を説明する。

【０００５】図示のように、カラー多色画像表示装置２
には、表示ＬＳＩ（表示用の集積回路装置）３、ビデオ
クロック信号（ＶＣＬＫ）発生部４、ビデオメモリ５、
ＤＡＣ部６等を設ける。

【０００６】そして、前記表示ＬＳＩ３には、ビデオメ
モリ制御部８、表示制御部９、表示用シフトレジスタ１
０を設け、ＤＡＣ部６には、ＤＡＣ６−１、６−２、６
−３を設ける。前記各部の機能等は次の通りである。

【０００７】：表示ＬＳＩ（表示用の集積回路装置）
３は、ビデオメモリ制御部８、表示制御部９、表示用シ
フトレジスタ１０等を１チップ化した装置であり、ビデ
オメモリ５からＤＡＣ部６への画像データの転送制御
や、ディスプレイに対する同期信号（ＳＹＮＣ）の生成
等を行うものである。

【０００８】：ビデオクロック信号（ＶＣＬＫ）発生
部４は、ビデオクロック信号（ＶＣＬＫ）を発生し、該
ビデオクロック信号（ＶＣＬＫ）を表示ＬＳＩ３、及び
ＤＡＣ部６に供給するものである。

【０００９】：ビデオメモリ５は、画像データを格納
するメモリであり、出力側のバス幅は９６ビットであ
る。すなわち、このビデオメモリ５からデータを読み出
す時は、ビデオメモリ制御部８からのリードクロックに
同期して、９６ビットのパラレルデータとして読み出
す。

【００１０】：ＤＡＣ部６は、ディスプレイのＲ．
Ｇ．Ｂ信号に対応して設けたＤＡＣ６−１、６−２、６
−３で構成され、各ＤＡＣで、表示用シフトレジスタ１
０から転送された画像データ（ディジタルデータ）を、
アナログデータに変換するものである。なお、前記アナ
ログ信号は、ディスプレイへ転送されて表示される。

【００１１】また、ＤＡＣ部６には、表示用シフトレジ
スタ１０から転送された画像データ（２４ビット）が入
力するが、この場合、ＤＡＣ６−１、ＤＡＣ６−２、Ｄ
ＡＣ６−３に、８ビットずつ入力する。

【００１２】：ビデオメモリ制御部８は、表示制御部
９からのデータ要求信号に基づいて、ビデオメモリ５か
らの画像データの読み出し制御を行うものである。：表示制御部９は、各種の表示制御を行うと共に、同
期信号（ＳＹＮＣ）を発生させて、ディスプレイに供給
する等の制御を行うものである。

【００１３】：表示用シフトレジスタ１０は、ビデオ
メモリ５から転送された画像信号を一時格納し、このデ
ータを読み出すことにより、データ変換（パラレルデー
タ→シリアルデータ）を行うものである。なお、前記表
示用シフトレジスタ１０の入力側は９６ビットのバス幅
であり、出力側は、２４ビットのバス幅である。

【００１４】§２：カラー多色画像表示装置の動作説明前記カラー多色画像表示装置においては、ビデオメモリ
５に出力されるリードクロックと、画像表示用の同期信
号ＳＹＮＣ（ドットクロック信号）は同期している。ま
た、この例では、画像信号が２４ビットであり、１６７
７万色の表示が可能である。

【００１５】ビデオメモリ５のバス幅は９６ビットであ
り、その出力が表示用シフトレジスタ１０に入力され、
２４ビットの画像信号に変換される。この場合、ビデオ
メモリ制御部８では、表示制御部９からのデータ要求信
号を受けると、ビデオメモリ５はリードクロックを出力
して、画像データの読み出しを行う。ビデオメモリ５か
ら読み出した画像データは、表示用シフトレジスタ１０
へ転送され格納される。

【００１６】その後、表示用シフトレジスタ１０に格納
した画像データは、表示制御部９の制御により読み出さ
れて２４ビットのデータに変換される。その画像信号
は、それぞれ、８ビット毎に、ＤＡＣ６−１、６−２、
６−３に入力し、アナログ信号に変換されてディスプレ
イに転送される。

【００１７】ディスプレイでは、前記ＤＡＣの出力と、
表示制御部９からの同期信号（ＳＹＮＣ）を受けて画像
を表示する。なお、前記装置の数値例としては、次の通
りである。

【００１８】画像ビット幅：２４ビット＝３バイト画像表示用クロック周波数：８０ＭＨ_Z 必要な画像データの転送速度：２４０Ｍバイト／秒ビデオメモリの最大読み出し周波数：３０ＭＨ_Z ビデオメモリの読み出し周波数（画像表示用クロック
周波数との整数比であり、かつ、ビデオメモリの最大読
み出し周波数を越えない周波数）：２０ＭＨ_Z 必要なビデオメモリのバス幅：９６ビット＝１２バイ
ト

【００１９】

【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。：表示ＬＳＩに供給するクロック信号は、１つのビデ
オクロック信号（ＶＣＬＫ）であり、ビデオメモリ制御
部８、表示制御部９を同一のビデオクロック信号（ＶＣ
ＬＫ）で動作させなければならなかった。

【００２０】そして、ビデオクロック信号は、ビデオク
ロック信号発生部４から発生させているために、ビデオ
メモリ５の最大性能を引き出すことができなかった。例
えば、前記の例では、ビデオメモリの最大読み出し周波
数が３０ＭＨ_Zであるのに対し、実際のビデオメモリ読
み出し周波数は２０ＭＨ_Zである。このように、ビデオ
メモリの読み出し性能を効率良く引き出すことが出来な
かった。

【００２１】：ビデオメモリ５のリードクロック信号
が、ビデオメモリの最大性能を引き出すために必要なク
ロック信号の周波数に比べて、低い周波数である。従っ
て、ビデオメモリの出力側のバス幅（前記の例では、９
６ビット）が大きくなる。

【００２２】：前記の理由により、表示ＬＳＩの端子
数が多くなり、コストアップの原因となる。本発明は、
このような従来の課題を解決し、ビデオメモリの読み出
し性能を効率良く引出すことにより、ビデオメモリのバ
ス幅を小さくし、表示ＬＳＩの端子数を減少させて、表
示装置のコストダウンを実現することを目的とする。

【００２３】

【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、図７と同じものは、同一符号で示し
てある。

【００２４】また、８はビデオメモリ制御部、１３は表
示データ加工部、１４はメモリクロック信号（ＭＣＬ
Ｋ）発生部、１５はシフトレジスタ、１６はセレクタ、
１７は第１レジスタ部、１８は第２レジスタ部、１９〜
２４はレジスタ、３２はディスプレイを示す。

【００２５】本発明は上記の課題を解決するため、次の
ように構成した。：画像データを格納するビデオメモリ５と、該ビデオ
メモリ５から転送された画像データを、アナログ信号に
変換するディジタル／アナログコンバータ部６と、前記
ビデオメモリ５からディジタル／アナログコンバータ部
６への画像データの転送制御を行う表示ＬＳＩ３と、前
記ディジタル／アナログコンバータ部６で変換したアナ
ログ信号を表示するディスプレイ３２と、画像表示用の
ビデオクロック信号（ＶＣＬＫ）を発生するビデオクロ
ック信号発生部４とを具備した表示装置において、前記
ビデオクロック信号（ＶＣＬＫ）とは、周波数が異な
り、かつ、非同期のメモリクロック信号（ＭＣＬＫ）を
発生するメモリクロック信号発生部１４を設け、前記表
示ＬＳＩ３の制御によるビデオメモリ５からの画像デー
タの読み出しを、前記メモリクロック信号（ＭＣＬＫ）
に同期して行う表示装置。

【００２６】：構成において、表示ＬＳＩ３に、そ
れぞれ、ビデオメモリ５から読み出した複数個の画像デ
ータを、順次シフトしながら格納して蓄積することによ
り、データ変換を行う第１レジスタ部１７、及び第２レ
ジスタ部１８を設け、前記第１レジスタ部１７、及び第
２レジスタ部１８を、メモリクロック信号（ＭＣＬＫ）
に同期して交互に切り換え制御することにより、ビデオ
メモリ５から読み出した画像データを、第１レジスタ部
１７と、第２レジスタ部１８とに、交互に蓄積してデー
タ変換する表示装置。

【００２７】：構成において、表示ＬＳＩ３に、前
記第１レジスタ部１７の出力と、第２レジスタ部１８の
出力とを交互に選択するセレクタ１６を設け、該セレク
タ１６で選択した画像データを、データ変換して前記デ
ィジタル／アナログコンバータ部６へ転送する表示装
置。

【００２８】

【作用】前記構成に基づく本発明の作用を、図１に基づ
いて説明する。本発明では、ビデオメモリ５の最大性能
を引き出すために、ビデオメモリ制御部８、及び表示制
御部９を、それぞれ異なるクロック（ＶＣＬＫ、ＭＣＬ
Ｋ）で動作させる。しかし、そのままでは、シフトレジ
スタ１５が、画像データを取り込む時に、入力データが
変化する等の不具合が発生する。

【００２９】そこで、ビデオメモリ５から読み出した複
数個の画像データを、一旦第１レジスタ部１７と、第２
レジスタ部１８に格納して蓄積する。その後、蓄積した
画像データを、データ変換してシフトレジスタ１５へ転
送する。

【００３０】このようにすれば、前記のような、入力デ
ータの取り込み中の変化を防止することが可能となる。
具体的には、次の通りである。表示制御部９からビデオ
メモリ制御部８に対して、データ要求信号が出力される
と、ビデオメモリ制御部８では、ビデオメモリ５に対
し、メモリアドレスと、リードクロックを送り、ビデオ
メモリ５から画像データを読み出す。

【００３１】また、ビデオメモリ制御部８では、第１レ
ジスタ部１７、或いは第２レジスタ部１８に対し、「書
き込み信号０」、或いは「書き込み信号１」を交互に送
り、前記ビデオメモリ５から転送された画像データを、
各レジスタに格納して蓄積する。

【００３２】その後、表示制御部９では、セレクタ１６
に対し、データ選択信号を出力する。このデータ選択信
号が出力されると、セレクタでは、第１レジスタ部１７
の出力、或いは第２レジスタ部１８の出力を選択し、い
ずれか一方の画像データを出力する。この出力された画
像データは、シフトレジスタ１５へ転送される。

【００３３】前記セレクタ１６から転送された画像デー
タは、表示制御部９から出力されるロード信号により、
一旦シフトレジスタ１５に格納され、再び、シフトレジ
スタ１５から読み出してデータ変換（１９２ビット→２
４ビット）を行い、ＤＡＣ部６へ転送する。

【００３４】ＤＡＣ部６では、それぞれ入力した画像デ
ータ（ディジタルデータ）をアナログ信号に変換し、デ
ィスプレイ３２に転送する。ディスプレイ３２では、前
記アナログ信号を表示する。

【００３５】以上のようにして、ビデオメモリ５の読み
出し性能を効率良く引き出すことができると共に、ビデ
オメモリ５のバス幅を小さくすることが可能となる。そ
の結果、表示ＬＳＩの端子数を減少させて、表示装置の
コストダウンを実現することができる。

【００３６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は、本発明の実施例を示した図であ
り、図２〜図６中、図１、図７と同じものは、同一符号
で示してある。また、１３は表示データ加工部、１４は
メモリクロック信号（ＭＣＬＫ）発生部、１５はシフト
レジスタ、１６はセレクタ、１７は第１レジスタ部、１
８は第２レジスタ部、１９〜２４はレジスタ、２６はビ
デオデータ制御部、２７はレジスタライト制御部、２８
はビデオメモリリード制御部、２９は表示データ制御
部、３０は表示タイミング発生部、３１はＣＰＵ（中央
制御装置）、３２はディスプレイを示す。

【００３７】§１：カラー多色画像表示装置の概略構成
の説明・・・図２参照図２は実施例装置の概略構成図である。以下、図２に基
づいて、カラー多色画像表示装置の概略構成を説明す
る。

【００３８】図示のように、カラー多色画像表示装置２
には、表示ＬＳＩ（表示用の集積回路装置）３、ビデオ
クロック信号（ＶＣＬＫ）発生部４、メモリクロック信
号（ＭＣＬＫ）発生部１４、ビデオメモリ５、ＤＡＣ部
６、ディスプレイ３２等を設ける。

【００３９】そして、前記表示ＬＳＩ３には、ビデオメ
モリ制御部８、表示制御部９、表示データ加工部１３を
設け、ＤＡＣ部６には、ＤＡＣ６−１、６−２、６−３
を設ける。

【００４０】また、前記表示データ加工部１３には、第
１レジスタ部１７、第２レジスタ部１８、シフトレジス
タ１５、セレクタ１６を設け、ビデオメモリ制御部８に
はビデオメモリリード制御部２８、ビデオデータ制御部
２６、レジスタライト制御部２７を設け、表示制御部９
には、表示データ制御部２９と、表示タイミング発生部
３０を設ける。前記各部の機能等は次の通りである。

【００４１】(1) ：表示ＬＳＩ（表示用の集積回路装
置）３は、ビデオメモリ制御部８、表示データ加工部１
３等を１チップ化した装置であり、ビデオメモリ５から
ＤＡＣ部６への表示データの転送制御や、ディスプレイ
に対する同期信号の出力等を行うものである。

【００４２】(2) ：ビデオクロック信号（ＶＣＬＫ）発
生部４は、ビデオクロック信号（ＶＣＬＫ）を発生し、
該ビデオクロック信号（ＶＣＬＫ）を、表示制御部９、
シフトレジスタ１５、ＤＡＣ部６等に供給するものであ
る（このクロックは前記従来例と同じ）。

【００４３】(3) ：メモリクロック信号（ＭＣＬＫ）発
生部１４は、メモリクロック信号（ＭＣＬＫ）を発生
し、該メモリクロック信号（ＭＣＬＫ）を、ビデオメモ
リ制御部８等に供給するものである。なお、前記メモリ
クロック信号（ＭＣＬＫ）は、ビデオクロック信号（Ｖ
ＣＬＫ）と周波数が異なり、かつ、非同期のクロック信
号である。

【００４４】(4) ：ビデオメモリ５は、表示すべき画像
データを格納するメモリである。なお、このビデオメモ
リ５には、ＣＰＵ３１が画像データを転送して格納す
る。 (5) ：ＤＡＣ部６は、ディスプレイ３２のＲ．Ｇ．Ｂ信
号に対応して設けた３個のＤＡＣ６−１、６−２、６−
３で構成され、各ＤＡＣで、表示用シフトレジスタ１０
から転送された画像データ（ディジタルデータ）を、ア
ナログデータに変換する。

【００４５】前記各ＤＡＣ６−１、６−２、６−３への
データは、それぞれ８ビットを単位として入力し、ここ
で、アナログ信号に変換して、ディスプレイ３２へ転送
する。

【００４６】(6) ：ディスプレイ３２は、ビデオメモリ
５から転送された画像データをＤＡＣ部６でアナログ信
号に変換した後、該アナログ信号を表示するものであ
る。 (7) ：ビデオメモリ制御部８は、表示制御部９からの指
示により、ビデオメモリ５からの画像データの読み出し
と、データ転送制御等を行うものである。なお、このビ
デオメモリ制御部８では、メモリクロック信号発生部１
４からのメモリクロックを使用して制御を行う。

【００４７】(8) ：表示制御部９は、各種の表示制御を
行うと共に、同期信号（ＳＹＮＣ）を発生させて、ディ
スプレイ３２に供給する等の制御を行うものである。表
示制御部９の制御により、ビデオメモリ５からのデータ
転送を行う際は、この表示制御部９から、ビデオメモリ
制御部８に対し、データ要求信号を出力すると共に、セ
レクタ１６に対してデータ選択信号を出力して制御を行
う。

【００４８】(9) ：表示データ加工部１３は、ビデオメ
モリ５からディスプレイ３２へ画像データを転送する際
に、画像データの加工（データの蓄積、データ変換、タ
イミング調整等）を行うものである。

【００４９】(10)：ＤＡＣ部６は、３個のＤＡＣ６−
１、６−２、６−３で構成され、各ＤＡＣにおいて、８
ビットの画像データ（ディジタルデータ）をアナログデ
ータに変換するものである。

【００５０】(11)：第１レジスタ部１７は、３個の直列
接続されたレジスタ１９、２０、２１で構成され、画像
データを一時蓄積する機能と、データ変換（６４ビット
データから１９２ビットデータへの変換）を行う機能を
有するものである。

【００５１】(12)：第２レジスタ部１８は、３個の直列
接続されたレジスタ２２、２３、２４で構成され、デー
タを一時蓄積する機能と、データ変換（６４ビットデー
タから１９２ビットデータへの変換）を行う機能を有す
るものである。

【００５２】(13)：シフトレジスタ１５は、セレクタ１
６から出力した画像データを格納して読み出すことによ
り、データ変換（１９２ビットデータ→２４ビットデー
タへの変換）を行うものである。

【００５３】(14)：セレクタ１６は、表示データ制御部
２９からのデータ選択信号により、第１レジスタ部１
７、第２レジスタ部１８の出力を交互に切り換えるもの
である。

【００５４】(15)：ビデオメモリリード制御部２８は、
ビデオデータ制御部２６の指示によりリードクロック信
号と、メモリアドレスをビデオメモリ５に出力して、ビ
デオメモリ５からのデータの読み出しを制御するもので
ある。

【００５５】(16)：ビデオデータ制御部２６は、表示デ
ータ制御部２９からのデータ要求信号を受けてビデオメ
モリ５からのデータの読み出し等を制御するものであ
る。 (17)：レジスタライト制御部２７は、ビデオデータ制御
部２６の指示により、「書き込み信号０」と「書き込み
信号１」を作成して、表示データ加工部１３の第１レジ
スタ部１７、及び第２レジスタ部１８へ交互に出力し
て、レジスタへの画像データの書き込みを制御するもの
である。

【００５６】(18)：表示データ制御部２９は、表示タイ
ミング発生部３０からのタイミング信号を受けて、各種
信号等（「データ要求信号」、「データ選択信号」、
「ロード信号」等）を出力し、表示データ転送時の各種
制御を行うものである。

【００５７】(19)：表示タイミング発生部３０は、表示
データの転送、データの表示等を行う際のタイミング信
号（同期信号等）を作成して出力するものである。 §２：表示データ加工部の構成説明・・・図３参照図３は表示データ加工部の構成図である。以下、図３に
基づいて、表示データ加工部を詳細に説明する。

【００５８】前記のように、表示データ加工部１３に
は、第１レジスタ部１７、第２レジスタ部１８、シフト
レジスタ１５、セレクタ１６を設ける。そして、前記第
１レジスタ部１７には、直列接続した３個のレジスタ１
９、２０、２１を設け、前記第２レジスタ部１８にも同
様に、直列接続した３個のレジスタ２２、２３、２４を
設ける。

【００５９】この場合、第１レジスタ部１７と、第２レ
ジスタ部１８を構成するレジスタ１９〜２４は、全て同
一容量（６４ビット）とする。すなわち、レジスタ１９
〜２４の各入出力のバス幅は、ビデオメモリ５の出力の
バス幅と同じ６４ビット幅にする。

【００６０】前記第１レジスタ部１７は、レジスタ１９
の入力（６４ビット）を、ビデオメモリ５の出力側（６
４ビット）に接続し、レジスタ１９の出力（６４ビッ
ト）をレジスタ２０の入力（６４ビット）に接続する。
また、レジスタ２０の出力（６４ビット）をレジスタ２
１の入力（６４ビット）に接続する。

【００６１】そして、各レジスタ１９、２０、２１の出
力（６４ビット）を、並列にしてセレクタ１６の一方の
入力Ｐ１（１９２ビット）に接続する（６４ビット→１
９２ビットへのデータ変換を行うため）。

【００６２】この第１レジスタ部１７では、レジスタラ
イト制御部２７から「書き込み信号０」が出力される
と、データの書き込み（６４ビット）を行う。この場
合、最初の「書き込み信号０」では、レジスタ１９にの
み画像データ（６４ビット）を格納し、２回目の「書き
込み信号０」では、レジスタ１９のデータをレジスタ２
０にシフトし、レジスタ１９に、ビデオメモリ５から転
送された画像データ（６４ビット）を書き込む。この状
態では、レジスタ１９とレジスタ２０にデータが格納さ
れる。

【００６３】続いて、３回目の「書き込み信号０」で
は、レジスタ２０の画像データをレジスタ２１にシフト
し、レジスタ１９の画像データをレジスタ２０にシフト
し、レジスタ１９にビデオメモリ５から転送された画像
データを格納する。

【００６４】この状態で、レジスタ１９、２０、２１に
それぞれデータが格納される。以上のようにして、「書
き込み信号０」が出力される度に、前記の動作を繰り返
して行い、画像データのシフトを行う。

【００６５】すなわち、画像データのシフトを行いなが
ら、レジスタに画像データを蓄積すると共に、６４ビッ
トのデータを１９２ビットのデータに変換する。また、
第２レジスタ部１８では、レジスタ２２の入力（６４ビ
ット）をビデオメモリ５の出力側（６４ビット）に接続
し、レジスタ２２の出力（６４ビット）をレジスタ２３
の入力（６４ビット）に接続する。また、レジスタ２３
の出力（６４ビット）をレジスタ２４の入力（６４ビッ
ト）に接続する。

【００６６】そして、各レジスタ２２、２３、２４の出
力（６４ビット）を、並列にしてセレクタ１６の他方の
入力Ｐ２（１９２ビット）に接続する。この場合、第２
レジスタ部１８では、レジスタライト制御部２７から
「書き込み信号１」が出力されると、データの書き込み
（６４ビットデータ）を行う。

【００６７】最初の「書き込み信号１」では、レジスタ
２２にのみデータ（６４ビット）を格納し、２回目の
「書き込み信号１」では、レジスタ２２のデータをレジ
スタ２３にシフトし、レジスタ２２に、ビデオメモリ５
から転送されたデータ（６４ビット）を書き込む。この
状態では、レジスタ２２とレジスタ２３にデータが格納
される。

【００６８】続いて、３回目の「書き込み信号１」で
は、レジスタ２３のデータをレジスタ２４にシフトし、
レジスタ２２のデータをレジスタ２３にシフトし、レジ
スタ２２にビデオメモリ５から転送されたデータを格納
する。

【００６９】この状態で、レジスタ２２、２３、２４に
それぞれデータが格納される。以上のようにして、「書
き込み信号１」が出力される度に、前記の動作を繰り返
して行い、データのシフトを行う。

【００７０】すなわち、データのシフトを行いながら、
画像データを蓄積すると共に、６４ビットのデータを１
９２ビットの画像データにデータ変換する。また、セレ
クタ１６では、表示データ制御部２９から出力されるデ
ータ選択信号により切り換えを行う。

【００７１】この場合、セレクタ１６は、前記データ選
択信号により、一方に切り換えられると、前記入力端子
Ｐ１に入力したデータを選択してシフトレジスタ１５に
出力（１９２ビット）し、他方に切り換えられると、入
力端子Ｐ２に入力したデータを選択してシフトレジスタ
１５に出力（１９２ビット）する。

【００７２】シフトレジスタ１５では、表示データ制御
部２９から出力されるロード信号と、ビデオクロック信
号発生部４から出力されるビデオクロック信号（ＶＣＬ
Ｋ）を入力してデータの格納を行う。

【００７３】なお、前記「書き込み信号０」と「書き込
み信号１」は、データ要求信号に応じて、レジスタライ
ト制御部２７から交互に出力される。従って、これらの
信号により、前記第１レジスタ部１７と第２レジスタ部
１８に交互に書き込みを行って画像データを蓄積し、デ
ータ変換を行う。

【００７４】§３：カラー多色画像表示装置全体の説明
・・・図４参照図４は実施例装置の詳細構成図である。以下、図４に基
づいて、カラー多色画像表示装置全体を説明する。

【００７５】(1) ：ビデオクロック信号発生部４で発生
したビデオクロック信号（ＶＣＬＫ）は、表示データ制
御部２９、表示タイミング発生部３０、シフトレジスタ
１５、ＤＡＣ部６に供給する。すなわち、前記各部は、
ビデオクロック信号に同期した動作を行う。

【００７６】(2) ：表示制御部９では、表示データ制御
部２９が、ビデオデータ制御部２６へ「データ要求信
号」を出力し、ビデオメモリ５からのデータ転送要求を
行う。また、この表示データ制御部２９は、セレクタ１
６に対し、「データ選択信号」を出力し、セレクタ１６
の切り換え制御を行う。

【００７７】更に、表示データ制御部２９は、シフトレ
ジスタ１５に対し、「ロード信号」を出力し、シフトレ
ジスタ１５へのデータのロードを制御する。なお、表示
タイミング発生部３０は、表示データ制御部２９へタイ
ミング信号を出力したり、或いは同期信号（ＳＹＮＣ）
を発生し、ディスプレイ３２へ出力する。

【００７８】(3) ：メモリクロック信号発生部１４で発
生したメモリクロック信号（ＭＣＬＫ）は、ビデオメモ
リ制御部８の各部（ビデオデータ制御部２６、ビデオメ
モリリード制御部２８、レジスタライト制御部２７等）
にメモリクロック信号を供給する。

【００７９】すなわち、前記ビデオメモリ制御部８の各
部は、このメモリクロック信号（ＭＣＬＫ）に同期して
動作する。 (4) ：ビデオメモリ制御部８は、前記データ要求信号を
受けて、ビデオメモリ５からのデータ転送を制御する。
この場合、ビデオデータ制御部２６は、前記「データ要
求信号」を受信すると、ビデオメモリリード制御部２８
に対して、制御信号を出力する（指示を出す）。

【００８０】この制御信号を受けたビデオメモリリード
制御部２８は、ビデオメモリ５に対し、「メモリアドレ
ス」と、「リードクロック信号」を出力し、ビデオメモ
リ５からの画像データの読み出しを制御する。この時、
ビデオメモリ５から画像データが出力し、表示データ加
工部１３へ転送する。

【００８１】一方、レジスタライト制御部２７は、ビデ
オデータ制御部２６からの指示により、第１レジスタ部
１７、及び第２レジスタ部１８へのデータ書き込みを制
御する。

【００８２】この場合、レジスタライト制御部２７は、
前記データ要求信号に応じて、「書き込み信号０」と、
「書き込み信号１」を交互に発生し、第１レジスタ部１
７と、第２レジスタ部１８へ交互に出力する。

【００８３】(5) ：第１レジスタ部１７のレジスタ１
９、２０、２１は、前記「書き込み信号０」により、順
次シフトを行いながら画像データを書き込む。また、第
２レジスタ部１８のレジスタ２２、２３、２４は、前記
「書き込み信号１」により、順次シフトを行いながら画
像データを書き込む。

【００８４】(6) ：セレクタ１６では、前記「データ選
択信号」により、第１レジスタ部１７の出力と、第２レ
ジスタ部１８の出力とを交互に切り換えて、画像データ
を出力する。

【００８５】(7) ：シフトレジスタ１５は、前記「ロー
ド信号」と「ビデオクロック信号」により、セレクタ１
６の出力データをロードする。 (8) ：ＤＡＣ部６では、ビデオクロック信号ＶＣＬＫに
同期して、転送された画像信号をアナログ信号に変換
し、変換したアナログ信号をディスプレイ３２に出力す
る。

【００８６】前記装置の数値例としては次の通りであ
る。画像ビット幅：２４ビット＝３バイト画像表示用クロック周波数：８０ＭＨ_Z 必要な画像データの転送速度：２４０Ｍバイト／秒ビデオメモリの最大読み出し周波数：３０ＭＨ_Z ビデオメモリの読み出し周波数：３０ＭＨ_Z 必要なビデオメモリのバス幅：６４ビット＝８バイト §４：カラー多色画像表示装置の動作説明以下、図２〜図４に基づいて、カラー多色画像表示装置
の動作を説明する。

【００８７】：動作の概要前記のように、ビデオメモリ５のバス（６４ビット）
に、第１レジスタ部１７と第２レジスタ部１８からなる
２組のレジスタ部を接続して、データ転送周波数を１／
６に落とす（６４ビット→１９２ビットのデータ変
換）。

【００８８】その後、前記各レジスタ部１７、１８の出
力を、セレクタ１６でセレクトし、該セレクタ１６から
シフトレジスタ１５に接続し、２４ビットの画像データ
に変換する（１９２ビット→２４ビットのデータ変
換）。

【００８９】その後、シフトレジスタ１５の出力をＤＡ
Ｃ部６へ転送し、ここで、８ビット毎のデータを各ＤＡ
Ｃ６−１、６−２、６−３へ入力してアナログ信号に変
換する。このアナログ信号は、ディスプレイ３２へ転送
し、それぞれＲ．Ｇ．Ｂ信号となる。

【００９０】ディスプレイ３２では、前記ＤＡＣ部６か
らのアナログ信号と、表示タイミング発生部３０から出
力される同期信号（ＳＹＮＣ）を受けて、画面に画像を
表示する。具体的には次の通りである。

【００９１】：具体的な動作の説明表示データ制御部２９からビデオデータ制御部２６に対
して、データ要求信号が出力されると、ビデオデータ制
御部２６から、レジスタライト制御部２７とビデオメモ
リリード制御部２８に対し、制御信号を送り指示を出
す。

【００９２】この指示を受けたビデオメモリリード制御
部２８では、ビデオメモリ５に対し、メモリアドレス
と、リードクロックを送り、ビデオメモリ５から画像デ
ータを読み出す制御を行う。

【００９３】また、レジスタライト制御部２７では、前
記指示である制御信号（Ａ）により、第１レジスタ部１
７、或いは第２レジスタ部１８に対し、「書き込み信号
０」、或いは「書き込み信号１」を交互に送り、前記ビ
デオメモリ５から転送された画像データをレジスタに格
納する。最初の動作では、各レジスタ１９〜２４が画像
データで満たされるまで行う。

【００９４】その後、表示データ制御部２９では、セレ
クタ１６に対し、データ選択信号を出力する。このデー
タ選択信号が出力されると、セレクタでは、第１レジス
タ部１７の出力（Ｃ）、或いは第２レジスタ部１８の出
力（Ｄ）を選択し、いずれか一方を画像データ（Ｂ）と
して出力する。この出力された画像データ（Ｂ）は、シ
フトレジスタ１５へ転送される。

【００９５】前記セレクタ１６から転送された画像デー
タは、表示データ制御部２９から出力されるロード信号
により、一旦シフトレジスタ１５に格納され、再び、シ
フトレジスタ１５から読み出してデータ変換（１９２ビ
ット→２４ビット）を行い、ＤＡＣ部６へ転送する。

【００９６】ＤＡＣ部６では、各ＤＡＣ６−１、６−
２、６−３で、それぞれ入力した画像データをアナログ
信号に変換し、ディスプレイ３２に転送する。ディスプ
レイ３２では、前記アナログ信号を表示する。前記カラ
ー多色画像表示装置動作時のタイムチャートを図５、図
６に示す。

【００９７】§５：タイムチャートによる説明図５は動作時のタイムチャート、図６は図５の一部拡大
図である。以下、前記装置動作時のタイムチャートにつ
いて説明する。

【００９８】(1) ：「ＶＣＬＫ」は、ビデオクロック信
号発生部４で発生したビデオクロック信号である。 (2) ：「ロード信号」は、表示データ制御部２９からシ
フトレジスタ１５に出力される信号である。シフトレジ
スタ１５では、このロード信号と、ビデオクロック信号
発生部４からのビデオクロック信号（ＶＣＬＫ）によ
り、セレクタ１６から転送された画像データをロードす
る。

【００９９】(3) ：「データ要求信号」は、表示制御部
２９からビデオデータ制御部２６に出力される信号であ
る。ビデオデータ制御部２６では、このデータ要求信号
に応じて、ビデオメモリ５からのデータの読み出しを制
御する。

【０１００】(4) ：「データ選択信号」は、表示データ
制御部２９からセレクタ１６に出力される信号であり、
セレクタ１６は、このデータ選択信号により、第１レジ
スタ部１７の出力（１９２ビット）と、第２レジスタ部
１８の出力（１９２ビット）を交互に切り換える。

【０１０１】(5) ：「（Ｂ）」は、セレクタ１６から出
力される画像データ（１９２ビット）である。この画像
データ（Ｂ）は、第１レジスタ部１７でデータ変換した
画像データ（Ｃ）、或いは第２レジスタ部１８でデータ
変換した画像データ（Ｄ）の内の一方の画像データであ
る。

【０１０２】この場合、前記データ選択信号により、セ
レクタ１６の切り換えを行い、該セレクタ１６で選択し
た（Ｃ）、或いは（Ｄ）の画像データを、交互に画像デ
ータ（Ｂ）として出力する。

【０１０３】(6) ：「Ｒ．Ｇ．Ｂ」は、ＤＡＣ部６から
ディスプレイへ出力される信号であり、８ビットを単位
として転送される。 (7) ：「ＭＣＬＫ」は、メモリクロック信号発生部１４
で発生したメモリクロック信号である。このメモリクロ
ック信号の周波数は、前記ビデオクロック信号ＶＣＬＫ
とは同期せず、周波数も異なっている。

【０１０４】(8) ：「（Ａ）」はビデオデータ制御部２
６からレジスタライト制御部２７に出力される信号であ
り、データ要求信号のローレベル「０」からハイレベル
「１」への変化、及びハイレベル「１」からローレベル
「０」への変化に応じて出力される制御信号である。

【０１０５】(9) ：「リードクロック信号」は、ビデオ
メモリリード制御部２８からビデオメモリ５に出力され
るデータリード用のクロック信号（メモリクロック信号
ＭＣＬＫに同期した信号）である。ビデオメモリ５で
は、このリードクロック信号に同期してデータの読み出
しを行う。

【０１０６】(10)：「メモリデータ」は、前記リードク
ロックに同期してビデオメモリ５から読み出された画像
データ（６４ビット）である。 (11)：「書き込み信号０」は、レジスタライト制御部２
７から第１レジスタ部１７に出力される信号である。第
１レジスタ部１７では、この「書き込み信号０」によ
り、レジスタ１９、２０、２１へのデータの書き込みと
シフトを行う。

【０１０７】(12)：「（Ｃ）」は、第１レジスタ部１７
から出力される画像データ（１９２ビット）である。こ
の画像データ（Ｃ）は、レジスタ１９、２０、及び２１
の各データ（６４ビット）を、並列データとして読み出
した画像データである。

【０１０８】(13)：「書き込み信号１」は、レジスタラ
イト制御部２７から第２レジスタ部１８に出力される信
号である。第２レジスタ部１８では、この「書き込み信
号１」により、レジスタ２２、２３、２４へのデータの
書き込みとシフトを行う。

【０１０９】(14)：「（Ｄ）」は、第２レジスタ部１８
から出力される画像データ（１９２ビット）である。こ
の画像データ（Ｄ）は、レジスタ２２、２３、及び２４
の各データ（６４ビット）を並列データとして読み出し
た画像データ（１９２ビット）である。なお、第１、第
２レジスタ部では、前記の各信号等に基づいて、データ
の蓄積、データ変換等を行うが、予め、第１、第２レジ
スタ部の各レジスタが全てデータで埋まるまで、データ
を格納しておく。そして、その後は、「データ要求信
号」が出力される度に、各レジスタ部から画像データを
読み出して転送する。

【０１１０】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。：前記実施例では、第１レジスタ部１７、及び第２レ
ジスタ部１８は、それぞれ３個のレジスタにより構成し
ているが、このような例に限らず、１個のレジスタで構
成しても良い。

【０１１１】この場合、第１レジスタ部１７として、前
記レジスタ１９、２０、２１を含めた容量（１９２ビッ
ト）の１個のレジスタで構成し、第２レジスタ部１８と
して、前記レジスタ２２、２３、２４を含めた容量（１
９２ビット）の１個のレジスタで構成する。

【０１１２】そして、前記レジスタには、前記実施例と
同様に、６４ビットの画像データを単位として、順次シ
フトしながら格納して蓄積する。すなわち、容量の大き
なレジスタを３個分のレジスタとして使用する例であ
る。

【０１１３】：前記各部のバス幅は、前記実施例に限
らず、他のバス幅に変更することも可能である。：カラー多色画像表示装置に限らず、他の表示装置、
例えば、階調度の極めて高いモノクロ画像表示装置等に
も同様に適用可能である。

【０１１４】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。：ビデオメモリの読み出し制御を行う際、ビデオクロ
ックとは同期せず、かつ、周波数の異なるメモリクロッ
ク（ＭＣＬＫ）を用いて制御するので、ビデオメモリの
最大読み出し性能を引き出すことができる。

【０１１５】：ビデオメモリの読み出し性能を効率良
く引き出すことにより、ビデオメモリのバス幅を小さく
し、表示ＬＳＩの端子数を減少させて、表示装置のコス
トダウンを実現することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施例装置の概略構成図である。

【図３】実施例における表示データ加工部の構成図であ
る。

【図４】実施例装置の詳細構成図である。

【図５】実施例における動作時のタイムチャートであ
る。

【図６】図５の一部拡大図である。

【図７】従来装置の構成図である。

【符号の説明】

３表示ＬＳＩ４ビデオクロック信号（ＶＣＬＫ）発生部５ビデオメモリ６ディジタル／アナログコンバータ部（ＤＡＣ部）８ビデオメモリ制御部９表示制御部１３表示データ加工部１４メモリクロック信号（ＭＣＬＫ）発生部１５シフトレジスタ１６セレクタ１７第１レジスタ部１８第２レジスタ部１９〜２４レジスタ３２ディスプレイ

Claims

【特許請求の範囲】

【請求項１】画像データを格納するビデオメモリ
（５）と、該ビデオメモリ（５）から転送された画像データを、ア
ナログ信号に変換するディジタル／アナログコンバータ
部（６）と、前記ビデオメモリ（５）からディジタル／アナログコン
バータ部（６）への画像データの転送制御を行う表示Ｌ
ＳＩ（３）と、前記ディジタル／アナログコンバータ部（６）で変換し
たアナログ信号を表示するディスプレイ（３２）と、画像表示用のビデオクロック信号（ＶＣＬＫ）を発生す
るビデオクロック発生部（４）とを具備した表示装置に
おいて、前記ビデオクロック信号（ＶＣＬＫ）とは、周波数が異
なり、かつ、非同期のメモリクロック信号（ＭＣＬＫ）
を発生するメモリクロック発生部（１４）を設け、前記表示ＬＳＩ（３）の制御によるビデオメモリ（５）
からの画像データの読み出しを、前記メモリクロック信
号（ＭＣＬＫ）に同期して行うことを特徴とした表示装
置。
【請求項２】請求項１記載の表示装置において、表示ＬＳＩ（３）に、それぞれ、ビデオメモリ（５）から読み出した複数個の
画像データを、順次シフトしながら格納して蓄積するこ
とにより、データ変換を行う第１レジスタ部（１７）、
及び第２レジスタ部（１８）を設け、前記第１レジスタ部（１７）、及び第２レジスタ部（１
８）を、メモリクロック信号（ＭＣＬＫ）に同期して交
互に切り換え制御することにより、ビデオメモリ（５）から読み出した画像データを、第１
レジスタ部（１７）と、第２レジスタ部（１８）とに、
交互に蓄積してデータ変換することを特徴とした表示装
置。
【請求項３】請求項２記載の表示装置において、表示ＬＳＩ（３）に、前記第１レジスタ部（１７）の出力と、第２レジスタ部
（１８）の出力とを交互に選択するセレクタ（１６）を
設け、該セレクタ（１６）で選択した画像データを、データ変
換して前記ディジタル／アナログコンバータ部（６）へ
転送することを特徴とした表示装置。