JPH07129471A - 主メモリ・プリフェッチ・キャッシュを含むコンピュータ装置とその作動方法 - Google Patents

主メモリ・プリフェッチ・キャッシュを含むコンピュータ装置とその作動方法

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JPH07129471A
JPH07129471A JP5339887A JP33988793A JPH07129471A JP H07129471 A JPH07129471 A JP H07129471A JP 5339887 A JP5339887 A JP 5339887A JP 33988793 A JP33988793 A JP 33988793A JP H07129471 A JPH07129471 A JP H07129471A
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memory
row
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JP5339887A
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William J Kass
ジェイ．キャス ウィリアム
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NCR Voyix Corp
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AT&T Global Information Solutions Co
AT&T Global Information Solutions International Inc
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 主メモリ・プリフェッチ・キャッシュを備
え、オーバーヘッドを減少する。 【構成】 メモリ制御装置は、プロセッサが要求した現
在行がプリフェッチ・キャッシュ内に保存してあるかを
調べる制御回路を含み、現在行が保存してある場合には
メモリ制御装置はプリフェッチ・キャッシュから現在行
を取り出し、現在行をプロセッサに提供する。次の行を
主メモリから取り出してプリフェッチ・キャッシュ内の
現在行を上書きする。逆にプリフェッチ・キャッシュが
プロセッサの要求する現在行を含まないとメモリ制御装
置が判断した場合、現在行は主メモリから取り出しプロ
セッサへ提供する。次の行は主メモリから取り出し、キ
ャッシュ内で最低使用頻度行が占有していたレジスタ番
地のプリフェッチ・キャッシュ内に保存する。また、プ
リフェッチ・キャッシュ内部に保存されている最低使用
頻度行を決定するための回路を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にデジタルコンピュ
ータに関し、より特定すれば該コンピュータのキャッシ
ュ・メモリに関する。
【０００２】
【従来の技術】現代のコンピュータは通常その装置に一
般に関連のある計算および論理演算を実行するため１つ
またはそれ以上のプロセッサを含む。プロセッサが実行
すべき命令は主メモリ内に保存される。コンピュータ上
でプログラムを走らせるまたは実行すると、その命令が
主メモリから呼び出されてプロセッサへ送り出され、こ
こで実行される。この過程は貴重な時間を消費する。
【０００３】プロセッサにそのプロセッサで使用するた
めのキャッシュメモリを提供することがプロセッサで命
令を実行する速度を効率的に加速する１つの方法である
ことは公知である。このようなキャッシュ・メモリは主
メモリの大きさと比較すると比較的小さなメモリであ
る。しかし、このキャッシュメモリは主メモリにおける
アクセス時間より大幅に高速なアクセス時間を示す。キ
ャッシュメモリはもっとも頻繁に使用される命令および
データへ相対的に迅速なアクセスを提供することにな
る。
【０００４】たとえば、典型的なパーソナル・コンピュ
ータ用アプリケーションプログラムの場合、主メモリは
１ないし６４ＭＢまたはそれ以上の比較的低速（アクセ
ス時間８０ナノ秒）なダイナミック・ランダムアクセス
・メモリ（ＤＲＡＭ）よりなる。しかし、マイクロプロ
セッサに付随するキャッシュ・メモリは通常８キロバイ
トから２５６キロバイトまたはそれ以上の大きさの高速
な（アクセス時間２０ナノ秒程度）スタティック・ラン
ダムアクセス・メモリ（ＳＲＡＭ）よりなる。ＳＲＡＭ
はＤＲＡＭと比較して非常に高価であるためコンピュー
タ装置は主メモリを完全に高速ＳＲＡＭで構成するよう
には設計しない。マイクロプロセッサが実行のために主
メモリから命令およびデータを呼び出すと、これらは比
較的小さいが高速のキャッシュ内にも格納される。つま
りマイクロプロセッサはもっとも最近実行した命令およ
びデータを必要とした場合これらの命令およびデータに
容易にアクセスできる。マイクロプロセッサが同じ命令
またはデータを２度目に使用する必要がある場合、低速
主メモリに対し比較的低速なメモリ・サイクルを起動し
て情報をここから取り出すのではなく、高速のプロセッ
サ・キャッシュからその情報を迅速に取り出すことが出
来るのである。
【０００５】インテル８０３８６など幾つかのマイクロ
プロセッサは、インテル８２３８５キャッシュコントロ
ーラなどのキャッシュ制御装置により８０３８６マイク
ロプロセッサのローカルバスに密に接続したローカル・
プロセッサ・キャッシュを用いるように設計してある。
その他のマイクロプロセッサたとえばインテル８０４８
６などではマイクロプロセッサ・チップそれ自体の中に
組み込まれた小さい８Ｋのキャッシュを使用する。さら
に別のマイクロプロセッサたとえばモトローラ６８０４
０などでは、１つのキャッシュを実行コードキャッシン
グに使用し別のキャッシュをデータキャッシングに使用
する。簡単にするため、コード行とデータ行の両方をあ
わせて命令と称することにする。
【０００６】実行コードとデータの行のどれがキャッシ
ュ内に保存されるかを正確に追跡するのは明らかに重要
なことである。１つの技術として、いわゆるタグ（ＴＡ
Ｇ）を含むキャッシュを用いてキャッシュ内に現在は位
置されている命令またはデータの要求を識別することが
出来る。キャッシュは現在キャッシュ内に保存されてい
る特定の情報のアドレスと対応するタグアドレスをを保
存するためのメモリ空間を含む。マイクロプロセッサは
アドレスの形態で命令またはデータの要求を生成する。
この情報は主メモリ内に保存されるが、使用頻度が高い
ためキャッシュ内にも保存されていることがある。マイ
クロプロセッサが生成したアドレスがキャッシュの保存
している必要な情報のアドレスであるかを決定するため
にタグを使用する。これを実行するには、マイクロプロ
セッサの生成したアドレスをタグアドレスと比較する。
マイクロプロセッサからの要求で生成されたアドレスが
タグアドレスと合致した場合、キャッシュは要求された
情報を含んでおり、タグのヒツトが起こり、マイクロプ
ロセッサは要求した情報を直接ローカル・プロセッサ・
キャッシュから取得できる。しかし、マイクロプロセッ
サの生成したアドレスがどのタグアドレスとも適合しな
い場合、タグミスが発生する。この場合要求された情報
はローカル・プロセッサ・キャッシュ内には含まれてお
らず、主メモリへのメモリ・サイクルを生成して要求さ
れた情報をここから取得しなければならない。メモリ・
サイクルは貴重な時間を消費することになる。
【０００７】マイクロプロセッサは命令およびデータを
逐次処理してゆくので、キャッシュの内容が変化する。
もっとも頻繁に使用されたアドレスも変化する。こうし
た理由から、キャッシュが使用頻度の高い有効情報で満
杯となるような状況も有り得る。しかしその情報は頻繁
に使用されている情報に対応しないこともある。
【０００８】この問題を解決するため、最低使用頻度
（ＬＲＵ）の論理を生成してキャッシュ内の情報を最新
かつ有効なものとすることが行なわれた。これを行なう
ためには、ＬＲＵ論理が最低使用頻度キャッシュアドレ
スの番地を追跡する。キャッシュミスが発生すると（ど
のタグアドレスも合致しなかった）、主メモリのアクセ
スが起こる。主メモリは要求された情報をマイクロプロ
セッサに提供し、その時点でキャッシュ内にもこの情報
が保存され対応するタグアドレスがキャッシュ内のタグ
番地の１つに保存される。ＬＲＵ論理はキャッシュ内の
どの特定のタグ番地を要求のあった最新のアドレスで上
書きするかさらにどれがキャッシュミスを引き起こした
かをを決定する。置き換えの起こるタグ番地はＬＲＵ論
理が最低使用頻度タグアドレスを含むと決定したタグ番
地である。
【０００９】端的には、キャッシュは一定のアドレスを
有することが出来る。この場合、キャッシュアドレスが
固定されているので、どのタグアドレスが最低使用頻度
かを追跡する必要がない。固定タグアドレスに対応する
情報それ自体が更新できる唯一の情報である。この条件
下では特定のタグ番地でキャッシュヒツトが発生したか
しないかを決定するための検査はタグアドレスがハード
ワイヤ配線されているので簡単である。これの対極に
は、どのタグ番地もマイクロプロセッサの生成したあら
ゆる番地を有することの出来るようなキャッシュ構造が
ある。この条件下だと、タグアドレスヒツトの決定には
キャッシュ内に保存されているタグアドレスを全部読み
取りそれぞれのタグアドレスについて保存してあるタグ
アドレスとマイクロプロセッサの要求した特定アドレス
の間で合致が起こったかを検証する必要がある。後者の
形式のキャッシュは「内容アドレス記憶キャッシュ」と
称する。
【００１０】この時点でマイクロプロセッサが主メモリ
内に保存されている命令をどのように実行するのか概略
するのが有益である。コンピュータ・システムにおい
て、プロセッサは主メモリ内に配置された一連の命令ワ
ードから命令を取得する。一連の命令はそれぞれ一連の
アドレスで順序よく並べてメモリ内に配置してある。一
連の命令はシリアルモードにあるプロセッサが実行し、
アドレスの順番に１つづつ命令を取り出して行き、分岐
命令が主メモリ内のどこか別の場所に保存してある新し
いコード部分へジャンプさせるか「呼び出し」または
「割り込み」命令が新しいコード部分に一時的にジャン
プさせるまで続く。後者の処理では呼び出しまたは割り
込みが発生したコードの位置に戻って流れが続き、それ
以降の命令の実行を継起する。
【００１１】分岐命令または呼び出し命令を実行する
と、新しい命令をメモリから取り出すまで処理が停止す
る。この時間間隔の間待機するマイクロプロセッサが消
費する時間はマイクロプロセッサの効率的な実行速度に
とって重要である。現在のマイクロプロセッサはコード
の次の行をプリフェッチ（先読み）しておくメモリを含
んでいる。この方式だと、マイクロプロセッサの命令バ
ッファは常に満杯である。しかし、この例は分岐命令ま
たは呼びだし命令からの復帰命令の間主メモリをアクセ
スして消費するシステムのオーバヘッド時間を減少させ
ることはない。言い換えれば、前述の問題は解決されな
い。残念ながらプリフェッチ行の大きさを増加させると
データバスの負荷が増大しその他の作業に遅延を起こす
ことがある。
【００１２】より特定すれば、マイクロプロセッサの命
令キューはパイプと見なすことが出来る。パイプは何も
入っていない状態で始まるので、マイクロプロセッサは
主メモリ内の次の連続したコード実行アドレスにコード
プリフェッチを行なってパイプを満たす。分岐命令に遭
遇すると、シーケンス以外のメモリアクセスがその場で
要求されパイプへの詰め込みを開始する。マイクロプロ
セッサのプリフェッチ能力は主としてマイクロプロセッ
サが新しいコードを利用できるようになるまで待機状態
で待たなければならないストールを防止するために使用
されている。
【００１３】前述のプロセッサ・キャッシュに見られる
ような主メモリとマイクロプロセッサ間のコード／デー
タキャッシュは前述の問題を幾らか改善することが出来
る。しかしプロセッサ・キャッシュを充分迅速に新しい
実行コードで満たし使用されない多くの剰余コードのシ
ーケンスを収集することでバスに過負荷を掛けることな
くコードに復帰するにはさらに困難が存在している。
【００１４】
【発明が解決しようとする課題】よって本発明の１つの
目的は分岐およびコード復帰命令に対してマイクロプロ
セッサの実効的実行速度を拡大するようなキャッシュメ
モリを備えたコンピュータ・システムを提供することで
ある。
【００１５】本発明の別の目的は性能を増大するために
主メモリのメモリ制御装置内に組み込んだキャッシュメ
モリを備えるコンピュータ・システムを提供することで
ある。
【００１６】本発明のさらなる目的はシステムのオーバ
ヘッドの要因となすことなくプリフェッチを実現するよ
うなキャッシュメモリを備えたコンピュータ・システム
を提供することである。
【００１７】本発明のさらに別の目的は主メモリのプリ
フェッチ・キャッシュを備え該プリフェッチ・キャッシ
ュ内に含まれる最低使用頻度行を決定しこれを排除する
能力を有するコンピュータ・システムを提供することで
ある。
【００１８】本発明のさらなる目的はマルチプロセッサ
型コンピュータ・システム並びに単一プロセッサ型コン
ピュータ・システムの性能を向上させるような主メモリ
・プリフェッチ・キャッシュを提供することである。
【００１９】
【課題を解決するための手段】本発明の１つの実施例に
おいて、プロセッサと該プロセッサに結合したプロセッ
サ・キャッシュを含むコンピュータ・システムを提供す
る。コンピュータ・システムは該プロセッサに結合した
メモリ制御装置と該メモリ制御装置に結合した主メモリ
も含む。メモリ制御装置は主メモリ・プリフェッチ・キ
ャッシュおよびキャッシュ制御回路を含む。キャッシュ
制御回路はプリフェッチ・キャッシュに結合しておりプ
ロセッサの要求した現在の行がプリフェッチ内に含まれ
るようにキャッシュヒツトが発生したかを調べるために
使用する。キャッシュヒツトの場合、制御回路は処理装
置で使用するためプリフェッチ・キャッシュから現在行
を取り出させ、さらに主メモリからの次の行でプリフェ
ッチメモリ内の現在行を上書きさせる。これ以外の場合
プリフェッチ・キャッシュがプロセッサの要求する現在
行を含まないすなわちキャッシュミスを表わす場合、制
御回路はプロセッサで使用するため主メモリから現在行
を取り出させ、主メモリから次の行を取り込みプリフェ
ッチ・キャッシュ内の次の行にこれを保存させる。
【００２０】コンピュータ・システム内で使用するプリ
フェッチ・キャッシュは主メモリからプリフェッチした
命令を保存するためＸ個のプリフェッチ・キャッシュ・
レジスタを含む。ここでＸは任意の数である。コンピュ
ータ・システムはさらにＸ個の最低使用頻度（ＬＲＵ）
カウンタをさらに含み、各ＬＲＵカウンタはそれぞれプ
リフェッチ・キャッシュ・レジスタの１つに対応し、各
カウンタには対応するプリフェッチ・キャッシュ・レジ
スタの内容が最近のいつ頃使用されたかを示す計数値を
格納する。システムはまたキャッシュヒツトが発生した
プリフェッチ・キャッシュ・レジスタに対応するＬＲＵ
カウンタ内のヒットカウント（HIT COUNT ）を表わす計
数値を消去するための消去回路も含む。第１の増分回路
がＬＲＵカウンタに結合しておりキャッシュヒツトが発
生した時点でヒットカウント値より計数値が小さい全て
のＬＲＵカウンタの値を増加させ、残りのＬＲＵカウン
タの値はキャッシュヒツトが発生した時点で変更せずに
おく。システムはさらにプリフェッチ回路に結合し、キ
ャッシュミスが発生した場合に最大計数値を示すＬＲＵ
カウンタに対応する特定のキャッシュレジスタに次の行
を書き込むことで最低使用頻度行のプリフェッチ・キャ
ッシュをパージするためのパージ回路を含む。システム
はまたＬＲＵカウンタに結合し、キャッシュミスが発生
した場合に次の行が書き込まれる特定のキャッシュレジ
スタに対応するＬＲＵカウンタ以外のＬＲＵカウンタを
増加させるための第２の増分回路も含む。
【００２１】本発明のコンピュータ・システムの別の実
施例において、コンピュータ・システムはプロセッサと
該プロセッサがアクセス可能なプロセッサ・キャッシュ
メモリを含む。コンピュータ・システムはまたプロセッ
サが実行するための一連の命令を保存するための主メモ
リも含む。システムはさらにプロセッサと主メモリに結
合し主メモリ内に保存した命令へのプロセッサによるア
クセスを制御するためのメモリ制御装置を含む。メモリ
制御装置は処理装置からの要求以前に主メモリからプリ
フェッチした命令を保存するための主メモリ・プリフェ
ッチ・キャッシュを含む。メモリ制御装置はさらに、プ
リフェッチ・キャッシュに結合しており、プロセッサが
要求した現在の命令Ｎがプリフェッチ・キャッシュ内に
含まれているかを調べ、含まれている場合にはプリフェ
ッチ・キャッシュから現在の命令Ｎを取り出して現在の
命令Ｎをプロセッサに提供し、さらに主メモリから次の
命令Ｎ＋１を取り出して現在の命令Ｎを次の命令Ｎ＋１
で上書きするキャッシュ制御回路を含む。これ以外の場
合、プリフェッチ・キャッシュがプロセッサの要求する
現在の命令Ｎを含まない場合にはキャッシュ制御回路が
主メモリから現在の命令Ｎの取り込み動作を起動し現在
の命令Ｎをプロセッサに提供し、次の命令Ｎ＋１を主メ
モリから取り出してプリフェッチ・キャッシュメモリ内
に次の命令Ｎ＋１を保存する。
【００２２】
【実施例】新規であると信じられる本発明の特徴は添付
の請求項に特に記載してある。しかし本発明はその構造
と作動方法の両方を以下の詳細な説明と添付の図面の参
照でもっともよく理解できるであろう。
【００２３】Ｉ．主メモリ・プリフェッチ・キャッシュ
のハードウェアおよび最低使用頻度（ＬＲＵ）行選択ハ
ードウェア
【００２４】本発明によるコンピュータ・システムを図
１でシステム１０として示す。システム１０はマイクロ
プロセッサ１５を含み、これは１つの実施例においてマ
イクロプロセッサ１５が製造されるチップ上に組み込ま
れたキャッシュ２０を含む。たとえば、インテル８０４
８６は８Ｋバイトの内部キャッシュを含み、マイクロプ
ロセッサ１５として使用するのに好適である。この構成
においてキャッシュ２０は「第１水準の」キャッシュと
称する。
【００２５】この特定の実施例において、コンピュータ
・システム１０は図示したようにマイクロプロセッサ１
５の外部で結合している別のキャッシュメモリ２５を含
む。キャッシュメモリ２５は「第２水準」のキャッシュ
メモリであって第１水準のキャッシュメモリ２０と組み
合わせて作動しキャッシュメモリ２０を補完する。第１
水準のキャッシュメモリ２０は第２水準のキャッシュメ
モリ２５の大きさと比較すれば相対的に小さい。第２水
準のキャッシュメモリ２５は高速のスタティック・ラン
ダムアクセスメモリ（ＳＲＡＭ）よりなり通常３２ＫＢ
〜５１２ＫＢの範囲の大きさの外部キャッシュである。
【００２６】本発明は、外部の第２水準のキャッシュた
とえばキャッシュメモリ２５などのない、内部キャッシ
ュだけを有するマイクロプロセッサ１５で実現すること
も可能である。これ以外にも、本発明はキャッシュ２０
などの内部キャッシュを有さないマイクロプロセッサを
使用し、マイクロプロセッサと組み合わせてキャッシュ
メモリ２５などの外部プロセッサ・キャッシュメモリを
使用するならば実現することが出来る。第１水準のキャ
ッシュメモリ２０と第２水準のキャッシュメモリ２５は
両方ともプロセッサ１５専用の「プロセッサ」キャッシ
ュメモリである。
【００２７】第２水準のキャッシュメモリ２５はシステ
ムバス３０に結合し、マイクロプロセッサ１５がコンピ
ュータ・システム１０のその他の部材と通信できるよう
になしている。たとえば、ディスク制御装置３５はシス
テムバス３０に接続してありコンピュータ・システム１
０に対して１つまたはそれ以上のハードディスク・ドラ
イブ装置４０のインタフェースを行なっている。通信制
御カード４５はシステムバス３０に接続してシステム１
０にシリアルおよびパラレルポートを提供する。
【００２８】メモリ制御装置５０は図示したようにシス
テムバス３０へ接続する。メモリ制御装置５０はデータ
線６５経由で主メモリ６０に結合するプリフェッチ・キ
ャッシュメモリ回路５５を含む。主メモリ６０は複数の
メモリ素子、たとえばダイナミック・ランダムアクセス
メモリ（ＤＲＡＭ）表面実装メモリモジュール（ＳＩＭ
Ｍ）または類似のものを含む。プリフェッチ・キャッシ
ュメモリ回路５５に含まれるメモリにおけるアクセス時
間はメモリ素子７０のそれより大幅に高速である。
【００２９】メモリ制御装置５０はまたマイクロプロセ
ッサ１５から主メモリ６０へのアクセスの要求を制御す
るためのメモリアドレス制御回路７５も含む。メモリア
ドレス制御回路７５はシステムバス３０およびプリフェ
ッチ・キャッシュメモリ回路５５に結合する。メモリア
ドレス制御回路７５も図１では全体として線８０で図示
したアドレス、行アドレスストローブ（ＲＡＳ）、列ア
ドレスストローブ（ＣＡＳ）、読み込みイネーブル、書
き込みイネーブルの各線で主メモリ６０に結合する。
【００３０】図２はメモリ制御装置５０のメモリアドレ
ス制御回路７５部分のさらに詳細なブロック図である。
メモリアドレス制御回路７５は１６組のアドレスタグ・
レジスタとコンパレータを有するアドレスタグ・レジス
タおよびコンパレータ（比較回路）ブロック８５を含
む。後述するように、プリフェッチ・キャッシュ１９８
（図３参照）内の１６個のレジスタのそれぞれについて
１個のアドレスタグレジスタとコンパレータの組み合わ
せで構成している。メモリアドレス制御回路７５は図示
したようにシステムバス３０へ結合し、ここからのアド
レス要求を受信する。レジスタ／コンパレータ・ブロッ
ク８５内のタグレジスタはプリフェッチ・キャッシュメ
モリ回路５５内に現在保存されている命令のアドレスを
保存するために使用する。レジスタ／コンパレータ・ブ
ロック８５内のコンパレータは、要求されたアドレスと
プリフェッチメモリ５５内に現在保存されているアドレ
スが適合（ヒット）するかを調べるために使用する。レ
ジスタ／コンパレータ・ブロック８５はそれぞれＨＩＴ
0 〜ＨＩＴ15およびＨＩＴ＋１0 〜ＨＩＴ＋１15と称す
る２系統の１６個の出力を含む。メモリ制御装置５０に
対して特定アドレスでの命令の要求がなされると、キャ
ッシュがヒットする場合にはプリフェッチ・キャッシュ
内のアドレスのレジスタ番地に対応するＨＩＴ0 〜ＨＩ
Ｔ15の出力の１つが真となる。レジスタ／コンパレータ
・ブロック８５の動作と構成については詳細を後述す
る。
【００３１】メモリアドレス制御回路７５はさらに１組
１６個のＬＲＵカウンタを含む最低使用頻度（ＬＲＵ）
カウンタブロック９０を含む。ＬＲＵカウンタは最高使
用頻度の命令がプリフェッチ・キャッシュメモリ５５内
に含まれることを確実にするために動作する。言い換え
れば、最低使用頻度命令はプリフェッチ・キャッシュ５
５が満杯になった場合の置換のために選択される。それ
ぞれのＬＲＵカウンタはアドレスタグ・レジスタ／コン
パレータ・ブロック８５内のアドレスタグ・レジスタそ
れぞれに用意してある。より特定すれば、ＬＲＵカウン
タブロック９０内の第１のＬＲＵカウンタはヒット出力
線ＨＩＴ0 経由でブロック８５内の第１のアドレスタグ
・レジスタ／コンパレータに対応しまたこれと結合して
おり、ＬＲＵカウンタブロック９０内の第２のＬＲＵカ
ウンタはヒット出力線ＨＩＴ1 経由でブロック８５内の
第２のアドレスタグ・レジスタ／コンパレータに対応し
またこれと結合する、と言うように対応、結合してい
る。
【００３２】ＬＲＵカウンタブロック９０はそれぞれＲ
ＥＧ0 、ＲＥＧ1 、．．．ＲＥＧ15と番号のついた１６
個のＲＥＧｘ出力を含み、これらは１６対４エンコーダ
回路９５へ結合してアドレスタグ・レジスタ／コンパレ
ータ・ブロック８５へ戻る。エンコーダ８５は１６本の
線の１つを４ビットＲＥＧ ＰＯＩＮＴＥＲ値信号に変
換し出力する。ＬＲＵカウンタブロック９０はまたＣＮ
Ｔ0 、ＣＮＴ1 、．．．ＣＮＴ15と番号のついた１６個
のＣＮＴｘ出力も含み、これらは１６対１マルチプレク
サ１００に結合して、これの出力にＨＩＴ ＣＯＵＮＴ
信号が生成されるようになしてある。ＨＩＴ ＣＯＵＮ
Ｔ信号はＬＲＵカウンタブロック９０へフィードバック
する。／ＨＩＴ信号がマルチプレクサ１００に供給され
る。ＲＥＧｘ、ＣＮＴｘ、ＨＩＴ ＣＯＵＮＴ、および
／ＨＩＴ信号の性質と機能については後の実施例で詳述
する。
【００３３】メモリアドレス制御回路７５もシステムバ
ス３０に結合するaddress+1 加算回路１０５を含む。ad
dress+1 加算回路１０５はシステムバス３０から受信し
たアドレス要求を取り出しそのアドレスから主メモリ内
の連続した次のアドレスに進める。加算回路１０５は図
２に図示したようにレジスタ／コンパレータ・ブロック
８５とマルチプレクサ１１０に結合したＡＤＤＲＥＳＳ
＋１出力を含む。システムバス３０もマルチプレクサ１
１０の入力に結合する。マルチプレクサ１１０の出力
は、要求された現在のアドレスまたは現在のアドレスに
１を足したもののどちらかを主メモリへ渡してアクセス
できるように主メモリ７０に結合する。
【００３４】図３は主メモリ制御回路５０の読み込み経
路を含むプリフェッチ・キャッシュメモリ回路５５のブ
ロック図である。プリフェッチ回路５５はレジスタの組
２００、２０１、．．．、２１５として番号を振った１
６組のキャッシュレジスタを有するプリフェッチ・キャ
ッシュメモリ１９８を含む。プリフェッチ・キャッシュ
メモリ１９８は主メモリ６０に結合し、メモリ１９８が
主メモリ６０から取り出した命令（実行コードおよびデ
ータ）を保存できるようになしてある。キャッシュレジ
スタの組２００〜２１５のそれぞれの出力は１６対１マ
ルチプレクサ２２０のそれぞれの入力に結合する。図２
のメモリアドレス制御回路５０のＲＥＧＰＯＩＮＴＥＲ
出力は図３に図示したようにマルチプレクサ２２０に結
合して特定のキャッシュレジスタを選択し、ここからデ
ータを取得する。
【００３５】主メモリ６０は入力レジスタ２２５経由で
２対１マルチプレクサ２３０の入力に結合する。１６対
１マルチプレクサ２２０の出力は図３に図示したように
２対１マルチプレクサの他方の入力に結合する。マルチ
プレクサ２３０は出力レジスタ２３５経由で４対１マル
チプレクサ２４０へ結合する。マルチプレクサ２３０も
プロセッサへのデータが主メモリから入るかまたはデー
タキャッシュから入るかを選択するための／ＨＩＴ入力
を含む。４対１マルチプレクサ２４０の出力はシステム
バス３０に結合し、要求されたアドレスの行または命令
（実行コードおよびデータ）がマイクロプロセッサ１５
に必要なバス幅でマイクロプロセッサ１５へ提供できる
ようになす。
【００３６】メモリアドレス制御回路７５内で使用する
１６個のタグレジスタ８５の１つの詳細な模式図をタグ
レジスタ回路８５（０）として図４に示した。例にとっ
たタグレジスタ８５（０）はＡＤＤＲ＋１、ＬＯＡＤ、
ＡＤＤＲ、ＲＥＧｘ、ＩＮＶＡＬＩＤＡＴＥ、およびＲ
ＥＳＥＴ入力を含む。システムバス３０から受信したＡ
ＤＤＲ信号の機能はマイクロプロセッサ１５が主メモリ
６０から取り出したい命令に対応する特定のアドレスを
メモリ制御装置５０に通知することである。タグレジス
タ８５（０）のＡＤＤＲ＋１入力はＡＤＤＲＥＳＳ＋１
加算回路１０５のＡＤＤＲ＋１出力へ結合する。ＡＤＤ
Ｒはマイクロプロセッサが主メモリ６０から取り出そう
と現在試みているアドレスであるのに対し、ＡＤＤＲ＋
１はＡＤＤＲに続く主メモリ６０内の連続した次のアド
レスである。言い換えれば、ＡＤＤＲ＋１はＡＤＤＲに
続く次の連続した行または命令のアドレスである。ＡＤ
ＤＲ＋１コンパレータは第１のＡＤＤＲ＋１行がキャッ
シュ内にすでに存在している場合第２のＡＤＤＲ＋１行
をキャッシュ内に読み込むのを防止するために必要であ
る。
【００３７】タグレジスタ８５（０）のＡＤＤＲ＋１入
力は図４に図示したようにＤ型フリップフロップ２４５
のＤ入力へ結合する。タグレジスタ８５（０）のＬＯＡ
Ｄ入力は２入力ＡＮＤゲート２５０の一方の入力に結合
し、ＡＮＤゲートの他方の入力はＲＥＧｘ入力と別の２
入力ＡＮＤゲート２５５の一方の入力へ結合する。ＲＥ
Ｇｘ入力上へのＲＥＧｘ信号の取り出しは後述する。Ｉ
ＮＶＡＬＩＤＡＴＥ線はＡＮＤゲート２５５の残りの入
力に結合する。ＩＮＶＡＬＩＤＡＴＥパルスはプロセッ
サ１５が主メモリに書き込み主メモリの番地がキャッシ
ュ内にすでに保存されている場合キャッシュ線の「ＶＡ
ＬＩＤ」ビットを消去するために使用する。ＡＮＤゲー
ト２５０の出力はＤ型フリップフロップ２４５のクロッ
ク入力とＲＳ型フリップフロップ２６０のＳ入力へ結合
する。ＡＮＤゲート２５５の出力はＲＳ型フリップフロ
ップ２６０のＲ入力へ結合する。
【００３８】ＲＳ型フリップフロップ２６０の出力はＶ
ＡＬＩＤ出力で表わしてあり多入力ＡＮＤゲート２６５
の入力の１つと多入力ＡＮＤゲート２７０の入力の１つ
へ結合する。タグレジスタ８５（０）のＡＤＤＲ＋１入
力は２入力ＸＯＲ（排他的論理和）ゲート２８５の一方
の入力に結合し、ＸＯＲゲートの他方の入力はＤ型フリ
ップフロップ２４５のＱ出力と２入力ＸＯＲゲート２９
０の一方の入力に結合する。ＸＯＲゲート２９０の他方
の入力はタグレジスタ８５（０）のＡＤＤＲ入力に結合
する。
【００３９】フリップフロップ２４５とＸＯＲゲート２
８５および２９０がブロック２９２を構成し、タグアド
レスレジスタ／コンパレータ・ブロック８５（０）内で
主メモリ６０のアドレスビットが存在する個数分だけ並
置する。たとえばコンピュータ・システム１０が３２ビ
ットシステムであるなら、ブロック２９２は３２回、す
なわちアドレスの各ビットに１個づつ並置してある。こ
のような反復ブロック２９２内のＸＯＲゲート２８５と
２９０からの出力はＡＮＤゲート２６５および２７０の
それぞれの入力に結合する。これらの接続を反映するよ
うに、ＡＮＤゲート２６５および２７０は図４において
複数入力を備えるように図示してあるが、このような複
数入力のそれぞれの特定の接続は紙面を節約する目的か
ら図示していない。
【００４０】以上から、ＨＩＴｘ信号がＡＮＤゲート２
７０の出力に生成され、ＨＩＴ＋１ｘ信号がＡＮＤゲー
ト２６５の出力に生成される。ＨＩＴｘ信号が真の場合
は、現在のプロセッサのアクセス要求をプリフェッチキ
ャッシュからレジスタ番地ｘで供給可能であることを示
している。プリフェッチ・キャッシュ１９８の１６個の
データレジスタがｘの値０から１５までに対応するよう
に２００〜２１５と番号がつけてある。言い換えれば、
ＨＩＴ3が真になると、プリフェッチレジスタ２０３で
ヒツトが発生するという具合である。ＨＩＴｘ＋１信号
が真の場合、次の連続したメモリ行がすでにプリフェッ
チ・キャッシュ内に存在しており、この行についてメモ
リのプリフェッチを行なう必要はない。
【００４１】メモリアドレス制御回路７５内で使用する
最低使用頻度（ＬＲＵ）カウンタ１６個のうちの１つを
図５のＬＲＵカウンタ９０（０）として示す。ＬＲＵカ
ウンタ９０（０）はＨＩＴ ＣＯＵＮＴ、／ＨＩＴ、Ｐ
ＲＥＳＥＴ、ＰＲＥＳＥＴＶＡＬＵＥｘ、ＬＯＡＤ、お
よびＨＩＴｘ入力を含み、これらそれぞれにＨＩＴＣＯ
ＵＮＴ、／ＨＩＴ、ＰＲＥＳＥＴ、ＰＲＥＳＥＴ ＶＡ
ＬＵＥｘ、ＬＯＡＤ、およびＨＩＴｘ信号が供給され
る。
【００４２】ＬＲＵカウンタ９０（０）のＬＯＡＤ入力
は２入力ＡＮＤゲート３００の一方の入力と２入力ＮＡ
ＮＤゲート３０５の一方の入力に結合する。ＬＲＵカウ
ンタ９０（０）の／ＨＩＴ入力は２入力ＡＮＤゲート３
１０の一方の入力に結合し、これの出力は２入力ＯＲゲ
ート３１５の一方の入力に結合する。ＯＲゲート３１５
の出力はＮＡＮＤゲート３０５の他方の入力に結合して
ＬＲＵカウンタ９０（０）のＲＥＧｘ出力を構成し、こ
こにＲＥＧｘ出力信号が生成される。
【００４３】ＡＮＤゲート３００の出力はカウンタ３２
０のＩＮＣ入力に結合する。ＮＡＮＤゲート３０５の出
力はカウンタ３２０の反転消去入力へ結合する。ＰＲＥ
ＳＥＴおよびＰＲＥＳＥＴ ＶＡＬＵＥｘ信号が図５に
図示したようにカウンタ３２０に供給される。ＰＲＥＳ
ＥＴ ＶＡＬＵＥｘ信号は１６個の異なる初期計数値を
ＰＲＥＳＥＴ命令信号が指示する時刻に１６個のそれぞ
れのＬＲＵカウンタに供給する。カウンタ３２０の出力
はＣＮＴｘで表わしてあり、入力ＡとＢを有するコンパ
レータのＢ入力へ結合する。ＨＩＴ ＣＯＵＮＴ入力値
が図示したようにコンパレータ３２５のＡ入力へ供給さ
れる。コンパレータ３２５はＣＮＴｘ値がＨＩＴ ＣＯ
ＵＮＴ値と等しいかを検査し、等しい場合にはコンパレ
ータ３２５のＢ＝Ａ出力を真にする。コンパレータ３２
５はＣＮＴｘ値がＨＩＴ ＣＯＵＮＴ値より大きいかも
検査し、大きい場合にはコンパレータ３２５のＢ＜Ａ出
力を真にする。コンパレータ３２５のＢ＝Ａ出力はＡＮ
Ｄゲート３１０の残りの入力に結合する。コンパレータ
３２５のＢ＜Ａ出力はＡＮＤゲート３００の残りの入力
に結合する。
【００４４】ＬＲＵカウンタブロック９０は次のような
動作を行なう。カウンタブロック９０内で使用している
ＬＲＵ機構は１６個のキャッシュタグ・エントリ／線の
それぞれに付随する４ビットＬＲＵカウンタ３２０より
なる。つまりこの特定の実施例において、カウンタ３２
０はそれぞれ０、１、２、．．．１５の１６個の計数値
を取り得る。線ｘでキャッシュヒツトが発生する場合、
線ｘのカウンタが消去されｘのそれまでの計数値より低
い計数値を有する線のカウンタ全てがＬＯＡＤパルスの
発生時に１づつ増分される。キャッシュミスが発生する
と、計数値１１１１（または１０進値で１５）を有する
カウンタに対応するタグレジスタおよびキャッシュ線が
消去されて新しいタグ／データに使用され、それ以外の
全てのカウンタが１づつ増分される。カウンタ３２０は
オーバーフローしないが、００００から１１１１へ増加
する値に全て初期化されることになる。
【００４５】ＩＩ．プリフェッチ・キャッシュの動作の
概略
【００４６】コンピュータ・システム１０の主メモリ・
プリフェッチ・キャッシュ機構の動作の全般的な概略を
ここで示す。主メモリ・プリフェッチ・キャッシュ５５
は内部キャッシュ２０および／または外部キャッシュ２
５などのプロセッサ・キャッシュをすでに有している処
理ユニット１５を補助するものと見なすことが出来る。
【００４７】この時点で、コンピュータ・システム１０
の動作を起動時または初期化時から考えるのが有用であ
る。システムを起動すると、外部キャッシュ２５および
／または内部キャッシュ２０の内容は全て無効となる。
これらは基本的に内容を有していないためである。プリ
フェッチ・キャッシュ５５の内容も同じ理由から同様に
無効である。これらのキャッシュそれぞれがそれに付随
して無効なビットを有しているので、それぞれのキャッ
シュの特定の番地が有効な命令を含むかまたは含まない
かを決定することが出来る。本明細書において、術語
「行」は命令を含み、それが実行コードまたはデータど
ちらであってもよい。行にはたとえば８または１６バイ
トブロックなどの情報部ロックが含まれる。このような
行が主メモリ内に連続するアドレスの順番で連続的に格
納される。
【００４８】マイクロプロセッサ１５が現在行（実行コ
ードまたはデータいずれかであるような第１の命令）を
アクセスしようとすると、全キャッシュの内容が無効で
あることが解り、そのため主メモリ６０（ＤＲＡＭ）へ
の直接アクセスを行なう。メモリ制御装置５０は主メモ
リ６０内の現在行の位置を指定して現在行を出力レジス
タ２３５へ送り、ここから処理のためにマイクロプロセ
ッサ１５へ後で転送する。現在行は内部キャッシュ２０
と外部キャッシュ２５の一方または両方に保存され、現
在行＋１が現在の命令以降で主メモリ６０内で次に連続
する命令アドレスに保存されている命令であると決定さ
れる。より特定すれば、現在行をプロセッサへ転送する
のと同時に、システムのオーバーヘッドを起こさないよ
うに、現在行＋１がアクセスされてプリフェッチメモリ
内に保存される。
【００４９】マイクロプロセッサはこれが実行中の特定
のプログラムにおける次の行（次の命令）へ進み、新し
い行が新しく現在行となる。マイクロプロセッサ１５は
新しい現在行の要求をメモリ制御装置５０に送出し、こ
の要求は新しい現在行のアドレスから構成されている。
メモリ制御装置５０は主メモリ・サイクル（ＤＲＡＭサ
イクル）を開始し、同時に要求された新しい現在行がプ
リフェッチ・キャッシュメモリ５５内に保存されている
かを検索する。新しい現在行がプリフェッチメモリ５５
内に保存されていれば、キャッシュヒットとなるのでこ
れがアクセスされ、処理のためにマイクロプロセッサへ
送出され、主メモリ・サイクル（ＤＲＡＭサイクル）が
変更されて新しい現在行＋１を取り込む。いったん取り
込めれば、新しい現在行＋１がプリフェッチ・キャッシ
ュ５５内に保存される。この方法で、プリフェッチ・キ
ャッシュ５５内で使用するプリフェッチ機構はなんらの
余分なシステムバスサイクルのオーバーヘッドをもたら
すことなくメモリ制御装置５０への行要求より１段階先
行し続けられる。現実には、キャッシュヒツトが発生し
た場合、新しい現在行がプリフェッチ・キャッシュ５５
から取り出され、後でマイクロプロセッサ１５へ転送す
るために出力レジスタ２３５に一時的に保存される。現
在行＋１が主メモリから取り出されてくると、現在行が
入っていたプリフェッチ・キャッシュ内の同じ番地にこ
れが保存される。このため、少ないキャッシュレジスタ
の組で複数の処理スレッドに追従することが可能であ
る。
【００５０】メモリ制御装置５０に対するマイクロプロ
セッサの行要求が現在実行しているプログラム内の分岐
命令の結果の場合、プリフェッチ・キャッシュメモリ５
５内の参照に失敗しキャッシュミスが発生する。キャッ
シュミスの場合、主メモリ・サイクル（ＤＲＡＭサイク
ル）は変更されずに継続する。言い換えれば、メモリ要
求から得られるメモリ・サイクル内のアドレス検索は変
更を受けず、メモリ・サイクルが進行することになる。
主メモリ６０内で要求されたアドレスにある命令（実行
コードおよびデータ）を取得して、後でマイクロプロセ
ッサへ転送するため出力レジスタ２３５内に保存する。
ＤＲＡＭのページモード・アクセスが継続し新しい現在
行の後の次の行を取り出す（すなわち、新しい現在行＋
１）。新しい現在行＋１がプリフェッチ・キャッシュ５
５内に保存され、プリフェッチ・キャッシュ５５はマイ
クロプロセッサ１５が同じ順序の命令経路に沿って命令
の実行を継続する場合に備える。主メモリ６０からのこ
のフェッチはページモード・アクセス速度で行なわれ、
通常の主メモリアクセスより高速である。
【００５１】上述したキャッシュミスの事例は要求され
たアドレスに対応する新しい現在行がプリフェッチ・キ
ャッシュ５５内に保存されていると発見できたキャッシ
ュヒツトの場合の事例と対照的である。キャッシュヒツ
トの場合、主メモリ・サイクル内で主メモリから検索す
るアドレスは新しい現在行のアドレスから新しい現在行
＋１のアドレスに変更されたことを想起されたい。主メ
モリから取り出した新しい現在行＋１はプリフェッチ・
キャッシュ内に保存されていることが解った新しい現在
行を上書きするために使用される。
【００５２】ＩＩＩ．最低使用頻度（ＬＲＵ）行選択動
作の概略
【００５３】ＬＲＵカウンタ、エンコーダ９５、マルチ
プレクサ１００の目的は最低使用頻度だったプリフェッ
チ・キャッシュメモリ内の特定の行を選択することであ
る。より特定すれば、キャッシュミスの状態において、
キャッシュが満杯になったときにこの最低使用頻度の行
が主メモリからの新しいデータで置換される。
【００５４】この時点で図２でエンコーダ９５の出力に
図示してあるＲＥＧ ＰＯＩＮＴＥＲ信号を考えること
が有益である。図２を図３との関連で考えると、ＲＥＧ
ＰＯＩＮＴＥＲ信号の目的はプリフェッチデータキャ
ッシュレジスタ１９８のどれからデータ取得を試みるか
選択することである。図２において、ＲＥＧ ＰＯＩＮ
ＴＥＲ信号はマルチプレクサ１００にもフィードバック
して、マルチプレクサ１００に供給される１６個のＣＮ
Ｔｘ計数値のどれをＨＩＴ ＣＯＵＮＴとしてＬＲＵカ
ウンタにフィードバックするかを選択することにも注意
されたい。
【００５５】プリフェッチメモリ５５内の１６個のプリ
フェッチ・キャッシュレジスタ２００〜２１５内に保存
された１６行のそれぞれに対してそれぞれのＬＲＵカウ
ンタ３２０が用意してある。ＬＲＵカウンタブロック９
０内のそれぞれのＬＲＵカウンタ３２０は計数値ＣＮＴ
ｘを保持している。ＣＮＴｘはキャッシュ５５内の対応
する行がどの程度の頻度でアクセスまたは使用されたか
を表わし、ｘはプリフェッチ・キャッシュメモリ内の１
６個のカウンタまたは対応する行のどれが参照されたか
により０から１５までの数が入る。キャッシュヒツトの
状態においては特定のＬＲＵカウンタ３２０が計数０を
含むので、プリフェッチメモリ・レジスタブロック１９
８内の対応するレジスタはデータ行をこれに書き込んだ
ばかりである。この動作によりＬＲＵカウンタ３２０内
の計数値を０にリセットすることとなり、対応するプリ
フェッチデータレジスタが最も最近使用されたことを表
わす。次のメモリ・サイクル内で、その特定のレジスタ
内の同一行または同一番地からのデータが必要でなけれ
ば、対応するＬＲＵカウンタが値０から値１に増分され
る。残りの１５個のＬＲＵカウンタの選択されたカウン
タも後述するように１だけ増分される。特定のＬＲＵカ
ウンタの計数値ＣＮＴｘが１５に達すると、そのＬＲＵ
カウンタに対応するプリフェッチメモリの番地にあるデ
ータは、キャッシュミスが発生した場合に置換するため
に選択される。
【００５６】図２に戻ると、それぞれのアドレスタグレ
ジスタ／コンパレータ・ブロック８５がプリフェッチ・
キャッシュデータレジスタ２００〜２１５それぞれにつ
いて用意してある。つまり、タグレジスタ回路８５
（０）はキャッシュレジスタ２００のために用意してあ
り、タグレジスタ回路８５（１）はキャッシュレジスタ
２０１のために用意してあり、タグレジスタ８５（１
５）はキャッシュレジスタ２１５のために用意してあ
る。マイクロプロセッサが特定の主メモリ位置にアクセ
スを試みると、メモリ制御回路はプリフェッチ・キャッ
シュを第１に検索してここに保存してある行に要求され
た命令が含まれるかを調べる。ブロック８５はプリフェ
ッチ・キャッシュ５５内でキャッシュヒツトが発生した
かを検証する。より特定すれば、ブロック８５はプリフ
ェッチ・キャッシュ５５の１６個のプリフェッチ・キャ
ッシュレジスタ２００〜２１５のどれかが要求された行
を含むかを検索し、そのアドレスを１６個のブロック８
５の１６個のＡＤＤＲ入力のそれぞれに供給する（図４
参照）。これはブロック８５内部の１６このタグレジス
タに保存されたアドレスと要求された行のアドレスとを
照合することで実現する。適合が見つかると、キャッシ
ュヒツトが発生したことになる。ブロック８５はＡＤＤ
Ｒ＋１行がプリフェッチ・キャッシュメモリ内にすでに
保存されているかを決定するための検査も行なう。プリ
フェッチ・キャッシュ内の２つの異なる番地に同一行が
保存されていないことを確認するために以上のことを実
行する。
【００５７】マイクロプロセッサ１５の要求した現在行
と１６個のタグレジスタ回路８５（０）〜８５（１５）
の間で適合が発生した場合、このキャッシュヒツト条件
下においてそのタグアドレスに対応するブロック８５の
特定のＨＩＴ出力が真になる（図２参照）。
【００５８】例示のために、以下の議論では、要求行が
３番目のタグレジスタ回路８５（３）のタグアドレスと
適合するようなキャッシュヒツトが発生したと仮定す
る。つまり、アドレスタグレジスタ／コンパレータ８５
のＨＩＴ3 出力が真である。この場合、ＨＩＴ出力ＨＩ
Ｔ0 、ＨＩＴ1 、ＨＩＴ2 、およびＨＩＴ4 〜ＨＩＴ15
は全て偽である。ＬＲＵカウンタ回路９０（３）のＬＲ
Ｕカウンタ３２０がＣＮＴ3 計数値として８を有すると
任意に仮定しておく。ＣＮＴ計数値は特定のタグアドレ
スとその行が他のタグアドレスおよび行に対してどの程
度新しいまたは古いかを表わすことを想起されたい。Ｃ
ＮＴ値０は最も新しいまたは最高使用頻度の行を表わ
し、ＣＮＴ値１５は最も古いまたは最低使用頻度の行を
表わす。
【００５９】ＨＩＴ3 の真の値を図５のＬＲＵカウンタ
に見られるようにＯＲゲート３１５へ供給すると、その
出力にこの例ではＲＥＧ3 となるＲＥＧｘが現れる。こ
の場合ＲＥＧ3 は真であるがＲＥＧ3 以外の全てのＲＥ
Ｇｘは偽である。ＲＥＧ3値はエンコーダ９５（図２参
照）に供給して、これの４ビットＲＥＧ ＰＯＩＮＴＥ
Ｒ出力に値３を供給し、プリフェッチ・キャッシュ１９
８のプリフェッチ・キャッシュレジスタ２０３（図３参
照）に保存された行を選択することが出来る（ＲＥＧ
ＰＯＩＮＴＥＲ値３と選択するプリフェッチデータレジ
スタ番号２０３の数値的対応に注意する。ＲＥＧ ＰＯ
ＩＮＴＥＲ値４はプリフェッチレジスタ２０４の内容を
選択するために用い、以下同様である）。
【００６０】もう一度図２を参照すると、ＲＥＧ ＰＯ
ＩＮＴＥＲ値３はマルチプレクサ１００にも供給されて
ＬＲＵカウンタ回路９０（３）の特定の計数値ＣＮＴ3
（すなわちｘ＝３としたＣＮＴｘ）がＨＩＴ ＣＯＵＮ
ＴとしてＬＲＵカウンタ９０に返される。つまり、この
特定の例において、ＣＮＴ3は値８を有するものと仮定
し、ＨＩＴ ＣＯＵＮＴ値８がＬＲＵカウンタ９０に返
される。１６個のそれぞれのＬＲＵカウンタはそれぞれ
の対応するタグアドレスレジスタとプリフェッチ・キャ
ッシュデータレジスタと関連する。ＬＲＵカウンタ回路
９０内のＣＮＴ値はプリフェッチ・キャッシュデータレ
ジスタ内の対応するデータ行の使用頻度に従って変化す
る（増分または消去される）。
【００６１】キャッシュヒツトが発生すれば、ヒツトの
発生したデータ行に対応するＬＲＵカウンタ９０（ｘ）
が０に再設定され、このデータ行が最後に使用されたこ
とを表わす。またこのようなキャッシュヒツトが発生し
た場合、マイクロプロセッサの要求した現在行が適当な
プリフェッチ・キャッシュデータレジスタ２００から出
力レジスタまたはバッファ２３５へ転送され、続けてマ
イクロプロセッサへ転送される。現在行は主メモリから
の次の行で上書きし、プリフェッチ・キャッシュ内容を
追跡する目的で、上書きした行に対応するタグレジスタ
８５（ｘ）を次の行の新しいアドレス情報で更新する。
【００６２】ＬＲＵカウンタ回路９０の動作について図
５のＬＲＵカウンタ回路９０（０）を参照して詳細に説
明する。コンピュータ・システム１０の初期化時には、
０から１５までの異なる独自のＣＮＴｘ値がカウンタ回
路９０（０）、９０（１）、．．．、９０（１５）のそ
れぞれのＬＲＵカウンタ内に保存される。説明のため、
ＬＲＵカウンタ９０（３）がＬＲＵカウンタ回路９０
（０）と同一である場合を考えてみる。すでに述べたよ
うに、ＬＲＵカウンタ回路９０（３）はキャッシュヒツ
トが発生したプリフェッチ・キャッシュレジスタ２０３
に対応するＬＲＵカウンタである。例示の目的で、カウ
ンタ９０（３）のＣＮＴ3値が８だと仮定しておく。つ
まりＣＮＴ3の値８がコンパレータ３２５のＢ入力に供
給される。ＨＩＴ ＣＯＵＮＴ値８も、この場合、コン
パレータ３２５のＡ入力に供給される。
【００６３】コンパレータ３２５は比較試験を行ない現
在の例ではＡ＝Ｂであると解り、これによりコンパレー
タ３２５のＡ＝Ｂ出力が真になる。Ａ＝Ｂであるから、
ヒツトが発生したと解る。つまりＡＮＤゲート３１０が
阻止されＡＮＤゲート３１０の出力には偽が現れる。コ
ンパレータ３２５のＢ＜Ａ出力も偽となる。この状態に
おいて、ＬＯＡＤパルスがＡＮＤゲート３００のＬＯＡ
Ｄ入力に現れた場合レジスタ３２０が増分されないこと
になる。
【００６４】プリフェッチ・キャッシュに主メモリ６０
からのデータを読み込んでいる間、ＬＯＡＤパルスが発
行される。ＬＯＡＤパルスが発行されると、ＬＲＵカウ
ンタ３２０に保存してある値がこれから説明するような
方法で変化する。現在の例において、ＬＯＡＤパルスを
発行した場合、ＡＮＤゲート３００で阻止されＡＮＤゲ
ート３００の出力は偽である。しかしこのような条件下
ではＬＯＡＤパルスが低値となってＮＡＮＤゲートを通
過し、ＬＲＵカウンタ３２０を消去または計数値０にリ
セットすることになる。つまり、カウンタ回路９０
（３）のＬＲＵカウンタ３２０のＣＮＴ3 計数値は値が
８から０に変化する。これはキャッシュヒツトが発生し
対応するプリフェッチ・キャッシュデータレジスタ２０
３の内容が「最高使用頻度」または最新のものであるこ
とを表わす。
【００６５】以降の説明から理解されるように、残りの
カウンタ回路９０（０）、９０（１）、および９０
（４）から９０（１５）のうちの選択した回路のＬＲＵ
カウンタ３２０の内容が１だけ増分されそれぞれの内容
の使用頻度が値１だけ低くなったことを反映する。説明
のために、プリフェッチデータレジスタ２０３（カウン
タ回路９０（３）に対応する）でキャッシュヒツトが発
生した例で、残りのカウンタ回路９０（０）のＬＲＵカ
ウンタ３２０を考えてみる。プリフェッチデータレジス
タ２０３でキャッシュヒツトが発生しレジスタ２００
（カウンタ回路９０（０）に対応する）ではないので、
ＨＩＴ（０）は偽であるがＨＩＴ ＣＯＵＮＴがまだ８
である。この例で説明するために任意の値を選択したと
すると、カウンタ回路９０（０）内のＬＲＵカウンタ３
２０に保存してある計数値ＣＮＴ0 が５だと仮定する。
【００６６】ＨＩＴ ＣＯＵＮＴが８なので、コンパレ
ータ３２５でＡは８となる。またＣＮＴ0 がこの例では
５なので、コンパレタ３２５でＢは５となる。よってコ
ンパレータのＢ＜Ａ出力が真となり、ＬＯＡＤパルスが
発行されると、ＡＮＤゲート３００の出力が真となり、
カウンタ回路９０（０）のカウンタ３２０を１だけ増分
させる。そのためカウンタ９０（０）に保存してあるＣ
ＮＴ0 計数値は値が５から６に変わる。さらに、８以下
の値を含むＬＲＵカウンタ全てで値が増分される。
【００６７】しかしＨＩＴ ＣＯＵＮＴまたはこの例の
場合８より大きい値を含む全てのＬＲＵカウンタは同じ
内容を保持する。たとえば、カウンタ回路９０（７）の
ＬＲＵカウンタ３２０がＣＮＴ7 値９を有する場合、コ
ンパレータ３２５ではＡ＝８、Ｂ＝９となる。コンパレ
ータ３２５ではＢ＝ＡまたはＢ＜Ａのどちらも真になら
ない。ＡＮＤゲート３１０をオンにするためのヒツトが
ないため、ＬＯＡＤパルスが発行された時点でカウンタ
９０（７）のＬＲＵカウンタ３２０の内容は消去または
０にリセットされず、それまでと同じＣＮＴ7値９で残
る。同様に、９またはそれ以上（すなわちＨＩＴ ＣＯ
ＵＮＴより大きい）ＣＮＴｘ値を含む他の全てのＬＲＵ
カウンタも同じ値を保持する。
【００６８】本発明のプリフェッチ・キャッシュ機構と
関連してＬＲＵ機構の動作を要約するにはキャッシュヒ
ツトの場合を第１に考察する。キャッシュヒットでは、
マイクロプロセッサの要求する現在行はプリフェッチ・
キャッシュ５５に含まれる。現在行が取り出されて出力
レジスタ２３５へ送出され、マイクロプロセッサへ転送
される。現在行に続く次の行が主メモリから取り出さ
れ、これを用いてプリフェッチ・キャッシュの現在行を
上書きする。さらにキャッシュヒツトが特定のプリフェ
ッチデータレジスタ２００〜２１５の行で発生した場
合、そのプリフェッチデータレジスタに対応する特定の
ＬＲＵカウンタ９０（０）〜９０（１５）が消去（０に
リセット）され、その特定のカウンタの計数値より少な
い計数値を有する残り全てのＬＲＵカウンタ９０を１つ
づつ増分する。キャッシュヒツトの場合残りのＬＲＵカ
ウンタ９０内の計数値は変化しない。
【００６９】しかしキャッシュミスが発生する場合、マ
イクロプロセッサの要求する現在行はプリフェッチ・キ
ャッシュには含まれていない。この場合、計数値が最大
計数値１１１１（１０進数で１５）に等しいＬＲＵカウ
ンタ９０に対応する特定のタグレジスタ８５と特定のプ
リフェッチ・キャッシュレジスタ２００〜２１５を選択
する。ＬＯＡＤパルスが発生すると、この特定のタグレ
ジスタとプリフェッチ・キャッシュレジスタを用いて主
メモリからそれぞれ新しいタグアドレスと新しいデータ
行（現在行）を保存し、このＬＲＵカウントを計数値１
５から０にリセットする。残りの全てのカウンタ９０は
キャッシュミスの場合１だけ増分される。
【００７０】ＩＶ．方法−−段階的な処理の流れ
【００７１】本発明の動作段階の概要を示す流れ図を図
６に示す。コンピュータ・システム１０は段階４００で
初期化され、段階４０５で命令の実行を開始し、ここで
マイクロプロセッサ１５は現在行を要求する。コンピュ
ータ・システム１０は初期化したばかりなので、内部キ
ャッシュ２０、外部キャッシュ２５、および主メモリ・
プリフェッチ・キャッシュ５５でキャッシュミスが発生
する。この状態で、メモリ制御装置５０は段階４１０と
して主メモリ・サイクルの結果主メモリ６０内から現在
行を検索する。段階４１５で現在行が主メモリ６０から
出力レジスタ２３５へ転送され、これが段階４２０でマ
イクロプロセッサ１５へ転送される。現在行がマイクロ
プロセッサ１５へ送出される段階４２０と同時に、現在
行＋１が主メモリ６０からプリフェッチされ、段階４２
５でプリフェッチ・キャッシュメモリ５５に保存され
る。
【００７２】マイクロプロセッサ１５はプログラムの実
行を継続し、段階４３０では新しい現在行を要求する。
これに応じて、メモリ制御装置５０は段階４３５で主メ
モリ・サイクルを開始して新しい現在行を取り出す。メ
モリ制御装置５０は、段階４４０で新しい現在行がプリ
フェッチ・キャッシュ５５に存在するかを調べる。この
検索は段階４３５で開始した主メモリ・サイクルの起始
時に行なわれる。
【００７３】新しい現在行がプリフェッチ・キャッシュ
５５に保存されている場合、段階４４５でキャッシュ内
の新しい現在行にアクセスし出力レジスタ２３５に格納
する。段階４５０で新しい現在行は出力レジスタ２３５
からマイクロプロセッサ１５に転送される。段階４５５
では段階４３５で開始した主メモリ・サイクルが変更さ
れ、新しい現在行の変わりに新しい現在行＋１を主メモ
リから取り出す。段階４５５における新しい現在行＋１
の取り出しは、段階４５０のマイクロプロセッサ１５へ
の新しい現在行の転送と同時に行なわれる。段階４６０
では、主メモリ６０から取り出しておいた新しい現在行
＋１で現在行を上書きすることにより、新しい現在行を
プリフェッチ・キャッシュ５５に保存する。
【００７４】段階４６１では、ヒツトが発生した特定の
プリフェッチ・キャッシュデータレジスタに対応する特
定のＬＲＵカウンタ９０（ｘ）が消去または０にリセッ
トされて、その特定のプリフェッチデータレジスタの内
容が最も使用頻度が高いデータであることを示す。この
特定のプリフェッチデータレジスタの内容が最高使用頻
度なのは新しい現在行＋１がこの番地をそれまで占有し
ていた現在行をたった今上書きしたためである。ＨＩＴ
ＣＯＵＮＴより小さい計数値を有するＬＲＵカウンタ
は段階４６２で１だけ増分される。段階４６３で、残り
のＬＲＵカウンタの計数値は変更しない。
【００７５】流れ図は段階４３０へ戻る。ここでマイク
ロプロセッサ１５がプログラム内の次の命令を実行し、
メモリ制御装置５５からの別の新しい現在行を要求す
る。
【００７６】しかし決定段階４４Ｏにおいて、新しい現
在行がプリフェッチ・キャッシュ５５内に保存されてい
ないと解った場合（すなわちキャッシュミスの場合）、
段階４３５で開始した主メモリ・サイクルを段階４６５
で継続して、主メモリ６０からその新しい現在行を取り
出す。取り出した後、段階４７０で新しい現在行は出力
レジスタ２３５に格納され、その後段階４７５でマイク
ロプロセッサ１５に転送する。段階４７５で新しい現在
行がマイクロプロセッサ１５に転送されるのと同時に、
段階４８０では、新しい現在行＋１を取り出せるように
主メモリのページモード・アクセスを継続する。段階４
８５で、新しい現在行＋１は、最大計数値を示す特定の
ＬＲＵカウンタ回路９０（ｘ）に対応するレジスタ番地
でプリフェッチ・キャッシュ５５に保存される。このレ
ジスタ番地には最低使用頻度の行が保存してあったが、
この動作でパージされる。段階４９０では残りのＬＲＵ
カウンタ回路９０が１だけ増分される。
【００７７】流れ図は段階４３０へ戻って、ここでマイ
クロプロセッサ１５がプログラム内の次の命令を実行
し、メモリ制御装置５５からさらに別の新しい現在行を
要求する。
【００７８】上述の説明ではコンピュータ・システムを
説明しているが、コンピュータ・システムを作動させる
方法を開示したことは明らかである。より特定すれば、
メモリ制御装置内に組み込んであり主メモリと結合して
いる主メモリ・プリフェッチ・キャッシュを提供する段
階を含むコンピュータの主メモリをアクセスする方法を
開示している。本法は、主メモリ・サイクルを開始させ
て主メモリから現在行を取り出す段階を含む。本法はさ
らに、メモリ制御装置により現在行がプリフェッチ・キ
ャッシュ内に保存してあるかを調べる段階を含む。現在
行がプリフェッチ・キャッシュ内に保存してあると判断
した場合、本法はプリフェッチ・キャッシュから現在行
を取り出すことと、現在行をプロセッサに提供すること
と、主メモリから次の行を取り出してプリフェッチ・キ
ャッシュ内の現在行を次の行で上書きすることを含む。
しかし現在行がプリフェッチ・キャッシュ内に保存して
いないと判断した場合、本法は主メモリから現在行を取
り出して現在行をプロセッサに提供することと、主メモ
リから次の行を取り出してプリフェッチ・キャッシュ内
の次の行に保存することを含む。
【００７９】プリフェッチ・キャッシュがＸ個（Ｘは任
意の数）のキャッシュを含むような本法の実施におい
て、本法はさらにプリフェッチ・キャッシュ内のそれぞ
れのレジスタに対応するそれぞれの最低使用頻度（ＬＲ
Ｕ）カウンタを提供することとＬＲＵカウンタのそれぞ
れを０からＸ迄の独自の所定の計数値で初期化すること
を含む。検索の段階で、キャッシュヒットにより、現在
行がプリフェッチ・キャッシュ内に保存されていると解
った場合、本法はキャッシュヒツトが発生したプリフェ
ッチ・キャッシュ内のレジスタに対応する特定のＬＲＵ
カウンタに保存してある計数値を消去することを含み、
さらに消去段階の前に特定のＬＲＵカウンタの計数値よ
り小さい計数値のＬＲＵカウンタを増分することも含
む。検索の段階で、キャッシュミスにより、現在行がプ
リフェッチ・キャッシュ内に保存されていないことが解
った場合、本法は最大計数値Ｘを有するＬＲＵカウンタ
に対応するプリフェッチ・キャッシュ内のレジスタに次
の行を保存することを含み、さらに残りのカウンタを増
分することも含む。
【００８０】前述の説明は分岐およびコード復帰命令に
対してマイクロプロセッサの実効的実行速度を向上させ
るキャッシュメモリを含むコンピュータ・システムを説
明した。開示したコンピュータ・システムは主メモリ内
のメモリ制御装置に組み込んであるプリフェッチ・キャ
ッシュメモリを使用して性能を大幅に向上させている。
本発明のコンピュータ・システムは余分なシステムのオ
ーバーヘッドを引き起こすことなくプリフェッチを実現
するような主メモリ・プリフェッチ・キャッシュを含
む。さらに、開示の主メモリ・プリフェッチ・キャッシ
ュはマルチプロセッサ方式コンピュータ・システムの性
能も向上させることが出来る。
【００８１】図示のために本発明の幾つかの好適な特徴
だけを図示したが、多くの変更および変化が当業者には
可能であろう。よって本発明の請求の範囲は本発明の主
旨に含まれる全てのこのような変更および変化を包括す
ることを意図したものであることを理解すべきである。
【００８２】
【発明の効果】本発明は分岐およびコード復帰命令に対
してマイクロプロセッサの実効的実行速度を拡大するよ
うなキャッシュメモリを備えたコンピュータ・システム
を提供する。
【図面の簡単な説明】
【図１】本発明による主メモリプリフェッチを使用する
コンピュータ・システムのブロック図である。
【図２】図１のコンピュータ・システム内のメモリ制御
装置のメモリアドレス制御回路部分のブロック図であ
る。
【図３】図１のコンピュータ・システムのプリフェッチ
・キャッシュメモリ回路部分のブロック図である。
【図４】図２のメモリアドレス制御回路内で使用する１
６タグレジスタの１つの詳細な模式図である。
【図５】図２のメモリアドレス制御回路部分で使用する
１６個の最低使用頻度（ＬＲＵ）カウンタの１つの詳細
な模式図である。
【図６】本発明の動作段階の概略を示す流れ図である。
【符号の説明】
１０ コンピュータ・システム １５ マイクロプロセッサ ２０ 内部キャッシュ ２５ 外部キャッシュ ３０ システムバス ３５ ディスク制御装置 ４０ ハードディスク装置 ４５ 通信制御カード ５０ メモリ制御装置 ５５ プリフェッチ・キャッシュメモリ回路 ６０ 主メモリ ６５ データ線 ７０ メモリ素子 ７５ メモリアドレス制御回路 ８５ レジスタ／コンパレータ・ブロック ９０ ＬＲＵカウンタブロック ９５ エンコーダ １００ マルチプレクサ １９８ プリフェッチ・キャッシュメモリ ２２０ １６対１マルチプレクサ ２２５ 入力レジスタ ２３０ ２対１マルチプレクサ ２４５ Ｄ型フリップフロップ ３２０ ＬＲＵカウンタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサと、 前記プロセッサに結合したプロセッサ・キャッシュと、 前記プロセッサに結合したメモリ制御装置とを含み、 前記メモリ制御装置は、 主メモリ・プリフェッチ・キャッシュと、 前記プリフェッチ・キャッシュに結合してあり、前記マ
    イクロプロセッサから要求された時にキャッシュの適合
    が起こった場合は前記プリフェッチ・キャッシュから現
    在行を取り出すためであって、この場合には主メモリ内
    の前記現在行の後の次の行で前記プリフェッチ・キャッ
    シュ内の現在行を上書きするための制御手段を含むこと
    を特徴とするコンピュータ・システム。
  2. 【請求項２】 プロセッサ・キャッシュを使用するプロ
    セッサを含むコンピュータ・システムにおいて主メモリ
    をアクセスするための方法であって、 主メモリからの複数行を保存するための複数のプリフェ
    ッチ・キャッシュを含む主メモリ・プリフェッチ・キャ
    ッシュを前記主メモリに提供することと、 前記主メモリに対してメモリ・サイクルを起動して現在
    行を取り出すことと、 前記メモリ・サイクルの間に前記現在行についてキャッ
    シュ適合が前記プリフェッチ・キャッシュ内で発生する
    かを調べることと、 キャッシュ適合が発生する場合前記プリフェッチ・キャ
    ッシュからの前記現在行を先読みして前記主メモリから
    の次の行で前記プリフェッチ・キャッシュ内の前記現在
    行を上書きすることと、 前記プリフェッチ・キャッシュ内の最低使用頻度行を調
    べることと、 キャッシュ不適合が発生した場合、前記主メモリから前
    記現在行を取り出すことと、 キャッシュ不適合が発生した場合、前記現在行に継起す
    る主メモリからの次の行を前記最低使用頻度行の占有し
    ていたプリフェッチレジスタに格納することを含むこと
    を特徴とする方法。
  3. 【請求項３】 プロセッサ・キャッシュを使用するプロ
    セッサを含むコンピュータ・システムにおいて主メモリ
    をアクセスするための方法であって、 メモリ制御装置内に配置してあり前記主メモリと結合し
    た主メモリ・プリフェッチ・キャッシュを提供すること
    と、 主メモリ・サイクルを起動して前記主メモリから現在行
    を取り出すことと、 前記メモリ制御装置により前記現在行が前記プリフェッ
    チ・キャッシュ内に保存してあるかを調べることと、 前記現在行が前記プリフェッチ・キャッシュ内に保存し
    てあることが解った場合には前記プリフェッチ・キャッ
    シュから前記現在行を取り出して前記現在行を前記プロ
    セッサに提供し、さらに前記主メモリから次の行を取り
    出して前記次の行で前記プリフェッチ・キャッシュ内の
    前記現在行を上書きすることと、 前記現在行が前記プリフェッチ・キャッシュ内に保存し
    ていないことが解った場合には前記主メモリから前記現
    在行を取り出して前記現在行を前記プロセッサに提供
    し、さらに前記主メモリから前記次の行を取り出して前
    記プリフェッチ・キャッシュ内に前記次の行を保存する
    ことを含むことを特徴とする方法。
JP5339887A 1992-12-24 1993-12-07 主メモリ・プリフェッチ・キャッシュを含むコンピュータ装置とその作動方法 Pending JPH07129471A (ja)

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