JPH07129782A - ラインパターン描画方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、機種の異なるホストコンピュータ
からの入力される、形式の異なる信号に対応して印字動
作が行なえるような汎用的プリンタ装置において適用さ
れる、ラインパターンの描画方式に関し、予め保有する
ビットパターンを最小限に抑えるとともに、任意の周期
を持つラインパターンの描画を可能とすることを目的と
する。 【構成】 ラインパターンの実線部については、実線ビ
ットパターンをそのままビットマップメモリ９に論理描
画して、カウント手段８を所定ビット数だけカウントア
ップする一方、ラインパターンの空白部を含む部分につ
いては、カウント手段８によるカウント値に応じて空白
部ビットパターンの空白部ビットをシフトしてから、シ
フト後の空白部ビットパターンと実線ビットパターンと
の排他的論理和をとったビットパターンをビットマップ
メモリ９に論理描画して、カウント手段８を所定ビット
数だけカウントアップするように構成する。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図２０〜図２４） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例 ・第１実施例の説明（図２〜図１４） ・第２実施例の説明（図２，図１５〜図１９） 発明の効果

【０００２】

【産業上の利用分野】本発明は、機種の異なるホストコ
ンピュータからの入力される、形式の異なる信号に対応
して印字動作が行なえるような汎用的プリンタ装置にお
いて適用される、ラインパターンの描画方式に関する。

【０００３】

【従来の技術】例えば、電子計算機に接続されたプリン
タ装置によって、アンダーラインやオーバーラインなど
の線を描画するため、一般的には、プリンタ装置の制御
部はビットマップフォント（文字情報）と同様に、上記
のようなライン情報を、ビットパターンとして保有して
おり、それをビットマップメモリに論理的に描画するこ
とにより、印刷が行なえるようになっている。

【０００４】即ち、図２０は一般的なラインパターン描
画方式を採用するプリンタ装置を示すブロック図である
が、この図２０に示すプリンタ装置は、内部の処理動作
を制御する主制御部（制御部）１０１と、外部とのデー
タの授受を行なうインターフェイス部１０２と、印刷デ
ータを論理的に描画するビットマップメモリ（ＢＭＭ）
１０３と、ビットマップメモリ１０３に論理的にライン
パターンを描画するラインパターン描画部１０４と、ラ
インのパターンをビット情報として格納しているビット
パターン格納部１０５と、ビットマップメモリ１０３に
描画された内容の印刷を制御する印刷制御部１０６とを
そなえている。

【０００５】ここで、ビットマップメモリ１０３に格納
されるデータにおいて、１ビット当たり１ドットの画像
データを有するものとし、実線を示すビットを「１」と
し、空白部を示すビットを「０」とする。また、ビット
パターン格納部１０５には、例えば、図２２（ａ）に示
すような３２ビットの全ビットを「１」（網かけ部分）
とする実線ビットパターンと、図２２（ｂ）に示すよう
な８ビットの実線（網かけ部分）と８ビットの空白部が
交互に配置されるような空白部ビットパターンとが、予
め格納されている。

【０００６】このような構成により、インターフェイス
１０２を介して、主制御部１０１に入力されるデータ信
号に基づいて、例えば、図２１に示すような、４０ドッ
トの実線，８ドットの空白部，８ドットの実線及び８ド
ットの空白部により１周期が構成される一点鎖線パター
ンのラインパターンを描画する場合は、ビットパターン
格納部１０５にて格納される実線ビットパターンと空白
部ビットパターンとを、ラインパターン描画部１０４に
て交互にビットマップメモリ１０３に描画する。これに
より、印刷制御部１０６においては、ビットマップメモ
リ１０３に描画された、上記の図２１に示すようなライ
ンパターンを印刷する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような方式を採用した場合においては、図２３に示すよ
うな、１周期を１２８ドットとするような、長い周期の
ラインパターンを実現する場合は、図２４（ａ）〜図２
４（ｄ）に示すような、多くのビットパターンを予め保
有していなければならず、ビットパターン格納部１０５
の容量が大きくなる、という課題がある。

【０００８】また、ラインパターン描画部１０４におい
て、ビットパターンをビットマップメモリ１０３に描画
する際は、その性質上、８ビット又はその倍数ビット単
位でデータが書かれるようになっており、図２１におけ
る１点鎖線のように、ラインパターンの１周期が８ビッ
ト又はその倍数ビット単位で構成されるものしか描画す
ることができず、任意の周期を持つラインパターンの描
画が困難である、という課題もある。

【０００９】本発明は、このような課題に鑑み創案され
たもので、予め保有するビットパターンを最小限に抑え
るとともに、任意の周期を持つラインパターンの描画を
可能とするラインパターン描画方式を提供することを目
的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図であるが、この図１において、１は所定ビット数
の全ビットを「１」とする実線ビットパターンと、一定
長さの空白部ビットを「１」とし、その他の部分を
「０」とする空白部ビットパターンとを予め格納するビ
ットパターン格納部である。

【００１１】また、２は所定ビット数を一単位とするビ
ットパターン毎に、ビットマップメモリ９に対してライ
ンパターンを論理描画するラインパターン論理描画手段
であり、８はビットマップメモリ９に論理描画したビッ
トパターンのビット数をカウントするカウント手段であ
る。また、ラインパターン論理描画手段２の判定部３に
より、カウント手段８からのカウント値に応じて、ビッ
トパターン格納部１からのビットパターンが、ラインパ
ターンの実線部であると判定された場合は、論理描画部
４において、実線ビットパターンをそのままビットマッ
プメモリ９に論理描画して、カウント手段８を所定ビッ
ト数だけカウントアップするようになっている。

【００１２】一方、ラインパターン論理描画手段２の判
定部３により、カウント手段８からのカウント値に応じ
て、ビットパターン格納部１からのビットパターンが、
ラインパターンの空白部を含む部分である場合は、シフ
ト部５において、カウント手段８によるカウント値に応
じて空白部ビットパターンの空白部ビットをシフトし、
排他的論理和演算部７において、シフト後の空白部ビッ
トパターンと実線ビットパターンとの排他的論理和をと
り、このビットパターンをビットマップメモリ９に論理
描画して、カウント手段８を所定ビット数だけカウント
アップするようになっている。

【００１３】これにより、同期的に一定長さの空白部を
有するラインパターンを、ビットマップメモリ９に論理
描画できるようになっている（請求項１）。また、カウ
ント手段８によるカウント値に応じて、シフト部５によ
り、各空白部毎に空白部ビットパターンの空白部ビット
をシフトして各空白部に対応する２以上の空白部ビット
パターンを作成し、論理和演算部６において、これらの
２以上の空白部ビットパターンの論理和をとり、排他的
論理和演算部７において、この論理和結果と実線ビット
パターンとの排他的論理和をとったビットパターンを、
論理描画部４において、ビットマップメモリ９に論理描
画して、カウント手段８を所定ビット数だけカウントア
ップすることにより、所定ビット数のビットパターン内
に２以上の空白部を含む部分についても、ビットマップ
メモリ９に論理描画できるようになっている（請求項
２）。

【００１４】さらに、上記の場合において、カウント手
段８によるカウント値が、ラインパターンの周期に対応
する周期ビット数を超えた場合、カウント手段８による
カウント値から周期ビット数を減算することができ（請
求項３）、また、補正手段１０により、ラインパターン
の任意の周期毎に、カウント手段８によるカウント値を
補正することもできる（請求項４）。

【００１５】

【作用】上述の本発明では、同期的に一定長さの空白部
を有するラインパターンを描画する際に、所定ビット数
の全ビットを「１」とする実線ビットパターンと、前記
一定長さの空白部ビットを「１」とし、その他の部分を
「０」とする空白部ビットパターンとを、ビットパター
ン格納部１に予め格納する。

【００１６】また、カウント手段８において、ビットマ
ップメモリ９に論理描画したビットパターンのビット数
をカウントする。ラインパターン論理描画手段２におい
ては、ラインパターンの実線部については、実線ビット
パターンをそのままビットマップメモリに論理描画し
て、カウント手段を所定ビット数だけカウントアップす
る一方、ラインパターンの空白部を含む部分について
は、カウント手段８によるカウント値に応じて空白部ビ
ットパターンの空白部ビットをシフトしてから、シフト
後の空白部ビットパターンと実線ビットパターンとの排
他的論理和をとったビットパターンをビットマップメモ
リ９に論理描画して、カウント手段８を所定ビット数だ
けカウントアップする。

【００１７】これにより、所定ビット数を一単位とする
ビットパターン毎にラインパターンをビットマップメモ
リ９に論理描画してから、ビットマップメモリ９に論理
描画されたラインパターンを印刷する。また、所定ビッ
ト数のビットパターン内に２以上の空白部を含む部分に
ついては、カウント手段８によるカウント値に応じて、
各空白部毎に空白部ビットパターンの空白部ビットをシ
フトして各空白部に対応する２以上の空白部ビットパタ
ーンを作成してから、これらの２以上の空白部ビットパ
ターンの論理和結果と実線ビットパターンとの排他的論
理和をとったビットパターンをビットマップメモリに論
理描画して、カウント手段８を所定ビット数だけカウン
トアップする。

【００１８】さらに、カウント手段８によるカウント値
が、ラインパターンの周期に対応する周期ビット数を超
えた場合、カウント手段８によるカウント値から周期ビ
ット数を減算することができるほか、ラインパターンの
任意の周期毎に、カウント手段８によるカウント値を補
正することもできる。

【００１９】

【実施例】（ａ）第１実施例の説明 まず、本発明の第１実施例について説明する。図２は本
発明の実施例に適用されるプリンタ装置を示すブロック
図であるが、この図２において、１１は内部の処理動作
を制御する主制御部、１２は装置の外部とのデータ授受
を行なうインターフェイス、１３は印刷データを論理的
に描画するビットマップメモリ（ＢＭＭ）である。

【００２０】また、１６はラインパターン描画部であ
り、このラインパターン描画部１６は、ビットマップメ
モリ１３に論理的にラインパターンを描画するものであ
って、例えば、３２ビット毎のビットパターンをライン
パターンとして論理描画するようになっている。１７は
ビットパターン格納部であり、このビットパターン格納
部１７は、ラインパターン描画部１６においてラインパ
ターンを論理描画するための、実線ビットパターンと空
白部ビットパターンとを格納しているものである。

【００２１】例えば、図４に示すような、６８ドットの
実線部，１３ドットの空白部，１３ドットの実線部及び
１３ドットの空白部とで１周期が構成されるラインパタ
ーンを論理描画する場合は、実線ビットパターンは、図
５（ａ）に示すような３２ビットのうちの全ビットを
「１」としたもので、空白部ビットパターンは、図５
（ｂ）に示すような３２ビットのうちで一定長さの空白
部（この場合においては１３ビット）を「１」とし、そ
れ以外を「０」としたものである。

【００２２】１８は描画カウンタであり、この描画カウ
ンタ１８は、ビットマップメモリ１３に論理描画された
ラインパターンの周期を、ビット数によりカウントする
ものであり、このカウント値情報は、ラインパターン描
画部１６に出力されるようになっている。なお、ライン
パターンは任意の位相から書き始めることができるの
で、初期値としてのカウント値は任意に設定できるよう
になっている。

【００２３】この場合においては、ラインパターンは３
２ビットのビットパターン毎にビットマップメモリ１３
に論理描画されるので、描画カウンタ１８のカウント値
も「３２」ずつカウントアップ（インクリメント）され
るようになっている。なお、１９はビットマップメモリ
１３に論理描画された内容を印刷するための制御を行な
う印刷制御部である。

【００２４】ここで、主制御部１１及びラインパターン
描画部１６の機能に着目すると、図３に示すような構成
を有している。即ち、この図３において、２１はライン
描画制御部（判定部，論理描画部，論理和演算部）であ
り、このライン描画制御部２１は、ラインパターンの論
理描画を制御するものであり、主制御部１１及びライン
パターン描画部１６としての機能を有している。

【００２５】具体的には、入力される描画カウンタ１８
からのカウント値情報に基づいて、ビットマップメモリ
１３に論理描画されたラインパターンの位相を判定し、
この判定結果に基づいて、ビットパターン格納部１７に
格納される実線ビットパターン又は空白部ビットパター
ンを用いて、ラインパターンを論理描画するようになっ
ているのである。

【００２６】なお、例えば、ライン描画制御部２１にお
いてラインパターンの論理描画を行なうに際し、図５
（ａ）に示す実線ビットパターンを用いる場合は、その
ままビットマップメモリ１３に論理描画するが、図５
（ｂ）に示す空白部ビットパターンを用いる場合は、ラ
インパターンの位相に応じて、後述するビットシフト部
２２及び排他的論理和演算部２３とライン描画制御部２
１とによる処理が施されて論理描画されるようになって
いる。

【００２７】ビットシフト部（シフト部）２２は、ライ
ン描画制御部２１からの位相判定結果としてのカウント
値情報に基づき、ビットパターン格納部１７からの空白
部ビットパターンにおける空白部ビットについてビット
シフトするものである。また、排他的論理和演算部２３
は、ビットシフト部２２においてシフトされた空白部ビ
ットパターンと実線ビットパターンとの排他的論理和を
算出し、この算出結果を、空白部を含むラインパターン
を論理描画するためのビットパターンとしてライン描画
制御部２１に出力するものである。

【００２８】例えば、上記の図４に示すラインパターン
を論理描画する場合において、書出し部分の６８ドット
の実線部分を論理描画するにあたり、描画カウンタ１８
の初期値は「０」とすると、最初の６４ビットについて
は、描画カウンタ１８が「３２」だけカウントアップさ
れ、図５（ａ）に示す実線ビットパターンが論理描画さ
れる処理が２回行なわれ、描画カウンタ１８のカウント
値は「６４」となるが、次の３２ビットを論理描画する
に際しては、描画カウンタ１８は「９６」とカウントア
ップされ、図５（ｂ）に示す空白部ビットパターンにつ
いて、ビットシフト部２２において４ビットシフトした
もの〔図６（ａ）参照〕と、３０ビットシフトしたもの
〔図６（ｂ）参照〕とを用意して、これらの論理和をラ
イン描画制御部２１において演算し〔図７参照〕、この
演算結果と実線ビットパターンとの排他的論理和を排他
的論理和演算部２３にて演算し〔図８参照〕、この算出
結果を、空白部を含むラインパターンを論理描画するた
めのビットパターンとしてライン描画制御部２１に出力
することにより、このラインパターンを論理描画するの
である。

【００２９】ところで、上記の場合、続いて、前述の図
６（ａ），（ｂ）における場合と同様に、描画カウンタ
１８は「１２８」とカウントアップされ、このカウント
値に基づいてビットシフトされ〔図９（ａ）参照〕、排
他的論理和が演算された算出結果〔図９（ｂ）参照〕
を、ビットマップメモリ１３に論理描画するようになっ
ている。

【００３０】なお、上記のカウント値が「１０７」を超
えると、ラインパターンの１周期を描画したことになる
ので、カウント値が「１２８」とカウントアップされる
と、このカウント値から１周期分の「１０７」を減算
し、「２１」とするようになっている。以下、１周期以
降の各周期においても、上述した１周期目の場合と同様
に、図１０に示すように描画カウンタ１８でカウントア
ップされると、同図に示すようなビットパターンで、ビ
ットマップメモリ１３に論理描画されるようになってい
る。

【００３１】従って、上記のライン描画制御部２１とビ
ットシフト部２２と排他的論理和演算部２３とにより、
ラインパターン論理描画手段を構成する。上述の構成に
よる、本発明の第１実施例の動作を、図１１〜図１４に
示すフローチャートを用いて以下に説明する。なお、ラ
インパターンを先頭から描画するにあたって、描画カウ
ンタ１８のカウント値を初期値としての「０」に設定し
ておく。

【００３２】まず、ライン描画制御部２１による、ビッ
トマップメモリ１３へのラインパターンの論理描画を行
なうに際して、描画カウンタ１８をカウントアップさせ
る（ステップＡ１）。この場合においては、３２ビット
毎に論理描画が行なわれるので、「３２」カウントアッ
プされ、カウント値は「３２」となる。そして、，ビッ
トパターン格納部１７及び描画カウンタ１８に格納され
るビットパターン及びカウント値情報に基づき、ライン
描画制御部２１，ビットシフト部２２及び排他的論理和
制御部２３の動作により、所望の実線ビットパターン又
は空白部ビットパターンが作成されて（ステップＡ
２）、ビットマップメモリ１３に論理描画される（ステ
ップＡ３）が、例えば、前記の図４に示すラインパター
ンの空白部を含む部分を論理描画する場合は、描画カウ
ンタ１８のカウント値に応じて、後述する図１２〜図１
４に示すような態様がある。

【００３３】次に、ライン描画制御部２１において、描
画カウンタ１８からのカウント値に基づいて、ビットマ
ップメモリ１３に１周期分の描画が行なわれたかどうか
を判断し（ステップＡ４）、１周期分が終了した場合
は、描画カウンタ１８のカウント値から、１周期分のカ
ウント値を減算する（ステップＡ５）。例えば、前述し
たように、図４に示すラインパターンを論理描画する場
合は、描画カウンタ１８のカウント値「１２８」から、
１周期分のカウント値「１０７」を減算し、カウント値
を「２１」とする。

【００３４】ステップＡ４で、ビットマップメモリ１３
に１周期分の描画が終了していない場合、又はステップ
Ａ５で、１周期分のカウント値が減算されると、ライン
描画制御部２１において、描画の行なわれた点が指定さ
れた描画終了点かどうかを判断し（ステップＡ６）、描
画終了点である場合は描画を終了させ、描画終了点でな
い場合は、処理はステップＡ１に移行し、描画が終了す
るまで論理描画が行なわれる。

【００３５】次に、図４に示すラインパターンを論理描
画する場合の空白部を含む場合に着目し、この空白部ビ
ットパターンの作成要領について、図１２〜図１４を用
いて説明するが、この図１２〜図１４における処理は、
ラインパターンの論理描画の周期にかかわらず、対応す
るようになっている。即ち、図４に示すラインパターン
において、書出しの６８ドットについては、実線ビット
パターンであるが、図１２のフローチャートにおけるス
テップＢ１０において、カウント値が「６９」〜「９
４」の範囲にあると判定された場合は、ビットシフト部
２２において、右にビットシフトされた空白部ビットパ
ターンを作成し（ステップＢ１１）、この演算結果と実
線ビットパターンとの排他的論理和を、排他的論理和演
算部２３において演算し（ステップＢ１２）、この演算
結果をラインパターンの論理描画用のものとする。その
後の処理は図１１のフローチャートにおけるステップＡ
３に移行する。

【００３６】また、カウント値が「６５」〜「９４」の
範囲にないと判定された場合は、図１２のフローチャー
トにおけるステップＢ２０において、カウント値が「９
５」〜「１００」の範囲にあると判定された場合は、ビ
ットシフト部２２において、右にビットシフトされた第
１の空白部ビットパターンを作成し（ステップＢ２
１）、さらに右にシフトされた第２の空白部ビットパタ
ーンを作成する（ステップＢ２２）。そして、ライン描
画制御部２１において、上記の第１及び第２の空白部ビ
ットパターンの論理和を演算し（ステップＢ２３）、こ
の演算結果と実線ビットパターンとの排他的論理和を、
排他的論理和演算部２３において演算し（ステップＢ２
４）、この演算結果をラインパターンの論理描画用のも
のとする。その後の処理は図１１のフローチャートにお
けるステップＡ３に移行する。

【００３７】また、カウント値が「９５」〜「１００」
の範囲にないと判定された場合は、図１３のフローチャ
ートにおけるステップＢ３０において、カウント値が
「１０１」〜「１１２」の範囲にあると判定された場合
は、ビットシフト部２２において、左にビットシフトさ
れた第１の空白部ビットパターンを作成し（ステップＢ
３１）、さらに右にシフトされた第２の空白部ビットパ
ターンを作成する（ステップＢ３２）。そして、ライン
描画制御部２１において、上記の第１及び第２の空白部
ビットパターンの論理和を演算し（ステップＢ３３）、
この演算結果と実線ビットパターンとの排他的論理和
を、排他的論理和演算部２３において演算し（ステップ
Ｂ３４）、この演算結果をラインパターンの論理描画用
のものとし、処理は図１１のフローチャートにおけるス
テップＡ３に移行する。

【００３８】また、カウント値が「１０１」〜「１１
２」の範囲にないと判定された場合は、図１３のフロー
チャートにおけるステップＢ４０において、カウント値
が「１１３」〜「１２６」の範囲にあると判定された場
合は、ビットシフト部２２において、右にビットシフト
された空白部ビットパターンを作成し（ステップＢ４
１）、この演算結果と実線ビットパターンとの排他的論
理和を、排他的論理和演算部２３において演算し（ステ
ップＢ４２）、この演算結果をラインパターンの論理描
画用のものとする。その後の処理は図１１のフローチャ
ートにおけるステップＡ３に移行する。

【００３９】また、カウント値が「１１３」〜「１２
６」の範囲にないと判定された場合は、図１４のフロー
チャートにおけるステップＢ４０において、カウント値
が「１２７」〜「１３８」の範囲にあると判定された場
合は、ビットシフト部２２において、左にビットシフト
された空白部ビットパターンを作成し（ステップＢ５
１）、この演算結果と実線ビットパターンとの排他的論
理和を、排他的論理和演算部２３において演算し（ステ
ップＢ５２）、この演算結果をラインパターンの論理描
画用のものとする。その後の処理は図１１のフローチャ
ートにおけるステップＡ３に移行する。

【００４０】上述したように、ラインパターンの空白部
を含むビットパターンが作成されることにより、ライン
パターンの論理描画動作の各周期において、図１０に示
すように描画カウンタ１８がカウントアップされると、
同図に示すようなラインパターンで、ビットマップメモ
リ１３に論理描画される。このように、本発明の第１実
施例によれば、ラインパターンの空白部を一定長とすれ
ば、予め保有するビットパターンを２種類に抑えること
ができるとともに、任意の周期を持つラインパターンの
描画を可能とする利点がある。

【００４１】なお、本実施例におけるライン描画制御部
２１は、３２ビット毎にビットマップメモリ１３にライ
ンパターンを論理描画していたが、本発明によれば、こ
れに限定されず、例えば１６ビットや８ビット毎等によ
りラインパターンを論理描画してもよい。 （ｂ）第２実施例の説明 次に、本発明の第２実施例について説明する。

【００４２】本発明の第２実施例にかかるものにおいて
は、図２に示すようなプリンタ装置に適用することがで
きるが、この図２における主制御部１１，インターフェ
イス１２，ビットマップメモリ１３，ラインパターン描
画部１６，ビットパターン格納部１７及び印刷制御部１
９は、前述の第１実施例におけるものと同様の構成を有
しているが、描画カウンタ１８にカウント値を補正する
手段として補正部２４をそなえている点が異なる。

【００４３】即ち、図１５は本発明の第２実施例を示す
図であって、第１実施例で示した図２における主制御部
１１及びラインパターン描画部１６の機能に着目した、
図３に示すものと対応するようになっている。即ち、こ
の図１５に示すように、図３にて示したものと同様の機
能を有するライン描画制御部（判定部，論理描画部，論
理和演算部）２１，ビットシフト部（シフト部）２２，
排他的論理和演算部２３，ビットマップメモリ１３，ビ
ットパターン格納部（ビットパターン格納手段）１７及
び描画カウンタ１８をそなえている。

【００４４】補正部（補正手段）２４は、ラインパター
ンの任意の周期毎に、描画カウンタ１８によるカウント
値を補正するものであり、１周期毎に行なう減算処理の
回数をカウントする減算処理回数カウンタ２４ａをそな
えており、ラインパターンの書出し時点においては、こ
のカウント値は初期値としての「０」に設定されてい
る。

【００４５】具体的には、前述の第１実施例におけるも
のと同様、図４に示すようなラインパターンを論理描画
する場合は、３周期で３２１ドットのラインパターンが
描画できるが、図１６に示すように、３２０ドットを３
周期とするラインパターンを実現する場合には、補正部
２４において３周期目の終了時点で、カウント値から１
周期分の減算値「１０７」を減算してから、１ドット分
のカウント値「１」を加算することにより、３周期目を
ドット数を「１０６」とするようになっている。

【００４６】即ち、図１７に示すように、描画カウンタ
１８のカウント値に対する描画ドットパターンは、３周
期終了時点では前述の第１実施例（図１０参照）におけ
るものに比して、１ドット分ずれでいるが、この３周期
目の終了時点において、１ドット分のカウント値「１」
加算することにより補正しているので、この４周期目の
開始時点では、１周期目と同様にラインパターンが論理
描画されるようになっている。

【００４７】従って、その後もラインパターンは、１周
期目〜３周期目と同様にして論理描画されるようになっ
ている。上述の構成による、本発明の第２実施例の動作
を、図１８，図１９に示すフローチャートを用いて以下
に説明する。この図１８において、ステップＣ１で、前
述の第１実施例において説明した、図１１のフローチャ
ートにおけるステップＡ１と同様に、描画カウンタ１８
をカウントアップさせる。

【００４８】そして、ステップＣ２，ステップＣ３にお
いて、それぞれ、第１実施例において説明した、図１１
のフローチャートにおけるステップＡ２，ステップＡ３
と同様に、ビットパターンが作成され、ラインパターン
がビットマップメモリ１３に論理描画される。ステップ
Ｃ３で、ラインパターンがビットマップメモリ１３に論
理描画されると、図１１のフローチャートにおけるステ
ップＡ４と同様に、ビットマップメモリ１３に１周期分
の描画が行なわれたかどうかを判断し（ステップＣ
４）、１周期分が終了した場合は、描画カウンタ１８の
カウント値から、１周期分のカウント値を減算し（ステ
ップＡ５）、図１９に示すような補正部２４による補正
処理が行なわれる。

【００４９】即ち、この補正部２４による補正処理にお
いては、減算処理回数カウンタ２４ａのカウント値を
「１」加算することにより、カウントアップする（ステ
ップＤ１）。そして、この減算処理回数カウンタ２４の
カウント値が「３」となった場合は、３周期の論理描画
が行なわれ、描画カウンタ１８に対しての１周期分のカ
ウント値「１０７」の減算処理が３回行なわれたとし
て、減算処理の行なわれた描画カウンタ１８のカウント
値について、「１」加算することにより補正するととも
に、減算処理カウンタ２４ａのカウント値を初期化する
（ステップＤ３）。

【００５０】ステップＤ２で、カウント値が「２」に満
たなかった場合や、ステップＤ３による描画カウンタ１
８のカウンタ値の補正が行なわれると、処理は前述のス
テップＡ６と同様のステップＣ７に移行し、ライン描画
制御部２１において、描画の行なわれた点が指定された
描画終了点かどうかを判断し（ステップＣ７）、描画終
了点である場合は描画を終了させ、描画終了点でない場
合は、処理はステップＣ１に移行し、描画が終了するま
で論理描画が行なわれる。

【００５１】このように、本発明の第２実施例によれ
ば、第１実施例にて享受される作用効果が得られる他
に、ラインパターンを描画する際のドット数に対応し
て、ラインパターンを論理描画できる。なお、本実施例
におけるライン描画制御部２１は、３２ビット毎にビッ
トマップメモリ１３にラインパターンを論理描画してい
たが、本発明によれば、これに限定されず、例えば１６
ビットや８ビット毎等によりラインパターンを論理描画
してもよい。

【００５２】なお、本実施例においては、補正部２４に
よる、描画カウンタ１８の補正値を「１」としていた
が、本発明によれば、これに限定されず、ラインパター
ンを描画する際のドット数に対応して、任意の補正値を
選択することができる。

【００５３】

【発明の効果】以上詳述したように、本発明によれば、
以下に示すような作用効果ないし利点がある。 （１）ラインパターンの空白部を一定長とすれば、予め
保有するビットパターンを２種類に抑えることができる
とともに、任意の周期を持つラインパターンの描画を可
能とする。

【００５４】（２）ラインパターンを描画する際のドッ
ト数に対応して、ラインパターンを論理描画できる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の実施例に適用されるプリンタ装置を示
すブロック図である。

【図３】本発明の第１実施例にかかる主制御部及びライ
ンパターン描画部の機能に着目したブロック図である。

【図４】本発明の第１実施例において描画するラインパ
ターンを示す図である。

【図５】（ａ），（ｂ）は、本発明の第１実施例におけ
るビットパターン格納部に格納されるビットパターンを
示す図である。

【図６】（ａ），（ｂ）は、本発明の第１実施例におけ
る空白部を含むビットパターンの作成要領を説明する図
である。

【図７】本発明の第１実施例における空白部を含むビッ
トパターンの作成要領を説明する図である。

【図８】本発明の第１実施例における空白部を含むビッ
トパターンの作成要領を説明する図である。

【図９】（ａ），（ｂ）は、本発明の第１実施例におけ
る空白部を含むビットパターンの作成要領を説明する図
である。

【図１０】本発明の第１実施例における描画カウンタの
カウント値とドットパターンとを示す図である。

【図１１】本発明の第１実施例の動作を説明するフロー
チャートである。

【図１２】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。

【図１３】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。

【図１４】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。

【図１５】本発明の第２実施例にかかる主制御部及びラ
インパターン描画部の機能に着目したブロック図であ
る。

【図１６】本発明の第２実施例において描画するライン
パターンを示す図である。

【図１７】本発明の第２実施例における描画カウンタの
カウント値とドットパターンとを示す図である。

【図１８】本発明の第２実施例の動作を説明するための
フローチャートである。

【図１９】本発明の第２実施例における補正部による補
正処理を説明するためのフローチャートである。

【図２０】一般的なラインパターン描画方式を採用する
プリンタ装置を示すブロック図である。

【図２１】ラインパターンとしての一点鎖線を示す図で
ある。

【図２２】（ａ），（ｂ）は、一般的なラインパターン
描画方式を採用するプリンタ装置におけるビットパター
ン格納部に格納されているビットパターンを示す図であ
る。

【図２３】ラインパターンとしての２点鎖線を示す図で
ある。

【図２４】（ａ）〜（ｄ）は、一般的なラインパターン
の実現方法を示す図である。

【符号の説明】

１ ビットパターン格納手段 １Ａ 実線ビットパターン １Ｂ 空白部ビットパターン ２ ラインパターン論理描画手段 ３ 判定部 ４ 論理描画部 ５ シフト部 ６ 論理和演算部 ７ 排他的論理和演算部 ８ カウント手段 ９ ビットマップメモリ １０ 補正手段 １１ 主制御部 １２ インターフェイス部 １３ ビットマップメモリ １６ ラインパターン描画部 １７ ビットパターン格納部（ビットパターン格納手
段） １８ 描画カウンタ（カウント手段） １９ 印刷制御部 ２１ ライン描画制御部 ２２ ビットシフト部 ２３ 排他的論理和演算部 ２４ 補正部 ２４ａ 減算処理回数カウンタ １０１ 主制御部 １０２ インターフェイス部 １０３ ビットマップメモリ １０４ ラインパターン描画部 １０５ ビットパターン格納部 １０６ 印刷制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定ビット数を一単位とするビットパタ
   ーン毎にラインパターンをビットマップメモリ（９）に
   論理描画してから、該ビットマップメモリ（９）に論理
   描画されたラインパターンを印刷するラインパターン描
   画方式において、 同期的に一定長さの空白部を有するラインパターンを描
   画する際に、 該所定ビット数の全ビットを「１」とする実線ビットパ
   ターンと、前記一定長さの空白部ビットを「１」とし、
   その他の部分を「０」とする空白部ビットパターンとを
   予め格納するとともに、 該ビットマップメモリ（９）に論理描画したビットパタ
   ーンのビット数をカウントするカウント手段（８）をそ
   なえ、 該ラインパターンの実線部については、該実線ビットパ
   ターンをそのまま該ビットマップメモリ（９）に論理描
   画して、該カウント手段（８）を該所定ビット数だけカ
   ウントアップする一方、 該ラインパターンの空白部を含む部分については、該カ
   ウント手段（８）によるカウント値に応じて該空白部ビ
   ットパターンの空白部ビットをシフトしてから、シフト
   後の空白部ビットパターンと該実線ビットパターンとの
   排他的論理和をとったビットパターンを該ビットマップ
   メモリ（９）に論理描画して、該カウント手段（８）を
   該所定ビット数だけカウントアップすることを特徴とす
   る、ラインパターン描画方式。
2. 【請求項２】 該所定ビット数のビットパターン内に２
   以上の空白部を含む部分については、該カウント手段
   （８）によるカウント値に応じて、各空白部毎に該空白
   部ビットパターンの空白部ビットをシフトして各空白部
   に対応する２以上の空白部ビットパターンを作成してか
   ら、これらの２以上の空白部ビットパターンの論理和結
   果と該実線ビットパターンとの排他的論理和をとったビ
   ットパターンを該ビットマップメモリ（９）に論理描画
   して、該カウント手段（８）を該所定ビット数だけカウ
   ントアップすることを特徴とする、請求項１記載のライ
   ンパターン描画方式。
3. 【請求項３】 該カウント手段（８）によるカウント値
   が、該ラインパターンの周期に対応する周期ビット数を
   超えた場合、該カウント手段（８）によるカウント値か
   ら該周期ビット数を減算することを特徴とする、請求項
   １又は２に記載のラインパターン描画方式。
4. 【請求項４】 該ラインパターンの任意の周期毎に、該
   カウント手段（８）によるカウント値を補正することを
   特徴とする、請求項１〜３のいずれかに記載のラインパ
   ターン描画方式。