JPH07130180A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07130180A JPH07130180A JP5276702A JP27670293A JPH07130180A JP H07130180 A JPH07130180 A JP H07130180A JP 5276702 A JP5276702 A JP 5276702A JP 27670293 A JP27670293 A JP 27670293A JP H07130180 A JPH07130180 A JP H07130180A
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- memory device
- signal
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Abstract
(57)【要約】
【目的】ＳＲＡＭの各々のメモリセルに対してＲＯＭデ
ータを潜在的にプログラムすることができ、また通常動
作時はＳＲＡＭとして機能し、必要な時に必要な部分だ
けのＲＯＭデータをＳＲＡＭのメモリセルに顕在化させ
て読み出すことができる半導体記憶装置の提供。 【構成】互いにクロスカップルされた一対のインバータ
と、第１の電源および該インバータ対に接続された一対
の高抵抗負荷と、ワード線の電位によって導通が制御さ
れビット線対および該インバータ対に接続された一対の
トランスミッションゲートトランジスタとを有する高抵
抗負荷型スタティックメモリセルから構成される半導体
記憶装置であって、前記一対の高抵抗負荷のいずれか一
方が他方より低い抵抗値を有することを特徴とする半導
体記憶装置により、上記目的を達成する。
ータを潜在的にプログラムすることができ、また通常動
作時はＳＲＡＭとして機能し、必要な時に必要な部分だ
けのＲＯＭデータをＳＲＡＭのメモリセルに顕在化させ
て読み出すことができる半導体記憶装置の提供。 【構成】互いにクロスカップルされた一対のインバータ
と、第１の電源および該インバータ対に接続された一対
の高抵抗負荷と、ワード線の電位によって導通が制御さ
れビット線対および該インバータ対に接続された一対の
トランスミッションゲートトランジスタとを有する高抵
抗負荷型スタティックメモリセルから構成される半導体
記憶装置であって、前記一対の高抵抗負荷のいずれか一
方が他方より低い抵抗値を有することを特徴とする半導
体記憶装置により、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、マスクＲＯＭ（リード・オンリー・メモリー）の
機能を有するスタティックＲＡＭ（ランダム・アクセス
・メモリー）等の半導体記憶装置に関する。
特に、マスクＲＯＭ（リード・オンリー・メモリー）の
機能を有するスタティックＲＡＭ（ランダム・アクセス
・メモリー）等の半導体記憶装置に関する。
【０００２】
【従来の技術】通常、電子機器のシステム基板上には各
種の半導体記憶装置が実装されている。これらの半導体
記憶装置はＲＡＭおよびＲＯＭに大別され、それぞれ別
々のパッケージに封止されてプリント基板上に実装され
ている。しかし、ＲＡＭとＲＯＭをプリント基板上に別
々に実装することは実装面積の増大を招くので問題とな
る。また、実装効率を上げるために同一チップ内にＲＡ
ＭとＲＯＭを混在したものもあるが、同一チップ内にＲ
ＡＭとＲＯＭを混在したものはチップ面積が大きくな
り、その歩留りが悪くなるという問題点がある。さら
に、ＲＡＭを初期化する必要がある場合には、その初期
化のために必要な時間が掛かり過ぎることも問題となっ
ている。
種の半導体記憶装置が実装されている。これらの半導体
記憶装置はＲＡＭおよびＲＯＭに大別され、それぞれ別
々のパッケージに封止されてプリント基板上に実装され
ている。しかし、ＲＡＭとＲＯＭをプリント基板上に別
々に実装することは実装面積の増大を招くので問題とな
る。また、実装効率を上げるために同一チップ内にＲＡ
ＭとＲＯＭを混在したものもあるが、同一チップ内にＲ
ＡＭとＲＯＭを混在したものはチップ面積が大きくな
り、その歩留りが悪くなるという問題点がある。さら
に、ＲＡＭを初期化する必要がある場合には、その初期
化のために必要な時間が掛かり過ぎることも問題となっ
ている。
【０００３】ところで、従来のスタティックＲＡＭのメ
モリセルは、ビット線対に接続された書き込み読み出し
用トランスファゲート対と、メモリセルを構成する２個
の互いにクロスカップルされたインバータを構成する２
個の高抵抗負荷および２個のトランジスタから構成され
ている。しかし、この従来のスタティックＲＡＭにおい
て電源投入直後に各メモリセルに設定される初期値は、
メモリセルを構成する２個のインバータの僅かな電気的
特性の違いによって決定されている。従って、各々のメ
モリセルがＨＩＧＨレベルあるいはＬＯＷレベルのいず
れの初期値に設定されるのかは不明であり、各々のメモ
リセルがある一定の初期値を必要とする場合には、全メ
モリセルに対して所定の初期値を書き込む作業が必要と
なるので、前述したように時間が掛かり過ぎることが問
題となっている。
モリセルは、ビット線対に接続された書き込み読み出し
用トランスファゲート対と、メモリセルを構成する２個
の互いにクロスカップルされたインバータを構成する２
個の高抵抗負荷および２個のトランジスタから構成され
ている。しかし、この従来のスタティックＲＡＭにおい
て電源投入直後に各メモリセルに設定される初期値は、
メモリセルを構成する２個のインバータの僅かな電気的
特性の違いによって決定されている。従って、各々のメ
モリセルがＨＩＧＨレベルあるいはＬＯＷレベルのいず
れの初期値に設定されるのかは不明であり、各々のメモ
リセルがある一定の初期値を必要とする場合には、全メ
モリセルに対して所定の初期値を書き込む作業が必要と
なるので、前述したように時間が掛かり過ぎることが問
題となっている。
【０００４】上記の問題点を解決するために、特開平２
−２１８０９３号公報に開示されているような方法があ
る。即ち、従来のメモリセルの２個の高抵抗負荷に接続
されている電源をそれぞれ別々の電源とし、電源投入時
にそれぞれの電源の電圧値に差をつけたり、時間差をつ
けて電源を投入することによってＲＯＭデータを顕在化
させようとするものである。しかし、特開平２−２１８
０９３号公報に開示された方法では、電源投入後に潜在
化させたＲＯＭデータが全てのメモリセルに顕在化され
るので、ＲＡＭ本来の機能としてメモリセルのデータを
書き換えた後にＲＯＭデータを再度顕在化させると、Ｒ
ＡＭデータが全て消失してしまうという欠点がある。従
って、ＲＡＭとして使用した後に再度部分的にＲＯＭデ
ータを顕在化させるということができないし、ＲＯＭの
機能を有するＲＡＭとして、ＲＯＭとＲＡＭを兼用する
ことができないので、システム基板上で実装効率を高め
ることができないという問題点がある。
−２１８０９３号公報に開示されているような方法があ
る。即ち、従来のメモリセルの２個の高抵抗負荷に接続
されている電源をそれぞれ別々の電源とし、電源投入時
にそれぞれの電源の電圧値に差をつけたり、時間差をつ
けて電源を投入することによってＲＯＭデータを顕在化
させようとするものである。しかし、特開平２−２１８
０９３号公報に開示された方法では、電源投入後に潜在
化させたＲＯＭデータが全てのメモリセルに顕在化され
るので、ＲＡＭ本来の機能としてメモリセルのデータを
書き換えた後にＲＯＭデータを再度顕在化させると、Ｒ
ＡＭデータが全て消失してしまうという欠点がある。従
って、ＲＡＭとして使用した後に再度部分的にＲＯＭデ
ータを顕在化させるということができないし、ＲＯＭの
機能を有するＲＡＭとして、ＲＯＭとＲＡＭを兼用する
ことができないので、システム基板上で実装効率を高め
ることができないという問題点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、ＳＲＡＭ
の各々のメモリセルに対してＲＯＭデータを潜在的にプ
ログラムすることにより、通常動作時はＳＲＡＭとして
機能し、必要な時に必要な部分だけのＲＯＭデータをＳ
ＲＡＭのメモリセルに顕在化させて読み出すことができ
る半導体記憶装置を提供することである。
従来技術に基づく種々の問題点をかえりみて、ＳＲＡＭ
の各々のメモリセルに対してＲＯＭデータを潜在的にプ
ログラムすることにより、通常動作時はＳＲＡＭとして
機能し、必要な時に必要な部分だけのＲＯＭデータをＳ
ＲＡＭのメモリセルに顕在化させて読み出すことができ
る半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、互いにクロスカップルされ
た一対のインバータと、第１の電源および該インバータ
対に接続された一対の高抵抗負荷と、ワード線の電位に
よって導通が制御されビット線対および該インバータ対
に接続された一対のトランスミッションゲートトランジ
スタとを有する高抵抗負荷型スタティックメモリセルか
ら構成される半導体記憶装置であって、前記一対の高抵
抗負荷のいずれか一方が他方より低い抵抗値を有するこ
とを特徴とする半導体記憶装置を提供するものである。
に、本発明の第１の態様は、互いにクロスカップルされ
た一対のインバータと、第１の電源および該インバータ
対に接続された一対の高抵抗負荷と、ワード線の電位に
よって導通が制御されビット線対および該インバータ対
に接続された一対のトランスミッションゲートトランジ
スタとを有する高抵抗負荷型スタティックメモリセルか
ら構成される半導体記憶装置であって、前記一対の高抵
抗負荷のいずれか一方が他方より低い抵抗値を有するこ
とを特徴とする半導体記憶装置を提供するものである。
【０００７】また、本発明の第２の態様は、上記第１の
態様の半導体記憶回路であって、さらに内部で生成され
るもしくは外部から入力されるセット信号に基づいて、
前記トランスミッションゲートトランジスタを非導通状
態とし、一定期間前記第１の電源の電位を第２の電源の
電位とする電源制御手段を有することを特徴とする半導
体記憶装置を提供するものである。
態様の半導体記憶回路であって、さらに内部で生成され
るもしくは外部から入力されるセット信号に基づいて、
前記トランスミッションゲートトランジスタを非導通状
態とし、一定期間前記第１の電源の電位を第２の電源の
電位とする電源制御手段を有することを特徴とする半導
体記憶装置を提供するものである。
【０００８】また、本発明の第３の態様は、上記第２の
態様の半導体記憶装置であって、前記高抵抗負荷型スタ
ティックメモリセルをマトリックス状に配置して構成さ
れた複数のメモリセルブロックと、ブロック選択信号に
基づいて前記複数のメモリセルブロックの少なくとも１
つの第１の電源を選択的に制御する手段とを有すること
を特徴とする半導体記憶装置を提供するものである。
態様の半導体記憶装置であって、前記高抵抗負荷型スタ
ティックメモリセルをマトリックス状に配置して構成さ
れた複数のメモリセルブロックと、ブロック選択信号に
基づいて前記複数のメモリセルブロックの少なくとも１
つの第１の電源を選択的に制御する手段とを有すること
を特徴とする半導体記憶装置を提供するものである。
【０００９】また、本発明の第４の態様は、上記第２ま
たは３の態様の半導体記憶装置であって、前記高抵抗負
荷型スタティックメモリセルをマトリックス状に配置し
て構成されたメモリアレーと、行選択信号に基づいて１
または２以上の行の前記第１の電源を選択的に制御する
手段を有することを特徴とする半導体記憶装置を提供す
るものである。
たは３の態様の半導体記憶装置であって、前記高抵抗負
荷型スタティックメモリセルをマトリックス状に配置し
て構成されたメモリアレーと、行選択信号に基づいて１
または２以上の行の前記第１の電源を選択的に制御する
手段を有することを特徴とする半導体記憶装置を提供す
るものである。
【００１０】また、本発明の第５の態様は、上記第１ま
たは２の態様の半導体記憶装置であって、さらに前記ビ
ット線対と第２の電源との間に接続されたビット線初期
化トランジスタ対と、内部で生成されるもしくは外部か
ら入力されるセット信号に基づいて前記トランスミッシ
ョンゲートトランジスタを導通状態とし一定期間前記ビ
ット線初期化トランジスタ対を導通させる制御手段とを
有することを特徴とする半導体記憶装置を提供するもの
である。
たは２の態様の半導体記憶装置であって、さらに前記ビ
ット線対と第２の電源との間に接続されたビット線初期
化トランジスタ対と、内部で生成されるもしくは外部か
ら入力されるセット信号に基づいて前記トランスミッシ
ョンゲートトランジスタを導通状態とし一定期間前記ビ
ット線初期化トランジスタ対を導通させる制御手段とを
有することを特徴とする半導体記憶装置を提供するもの
である。
【００１１】また、本発明の第６の態様は、上記第５の
態様の半導体記憶回路であって、前記高抵抗負荷型スタ
ティックメモリセルをマトリックス状に配置して構成さ
れた複数のメモリセルブロックと、ブロック選択信号お
よび前記セット信号に基づいて前記複数のメモリセルブ
ロックの少なくとも１つの前記トランスミッションゲー
トトランジスタを導通状態とし、一定期間前記少なくと
も１つのメモリセルブロックの前記ビット線初期化トラ
ンジスタ対を導通させる制御手段とを有することを特徴
とする半導体記憶装置を提供するものである。
態様の半導体記憶回路であって、前記高抵抗負荷型スタ
ティックメモリセルをマトリックス状に配置して構成さ
れた複数のメモリセルブロックと、ブロック選択信号お
よび前記セット信号に基づいて前記複数のメモリセルブ
ロックの少なくとも１つの前記トランスミッションゲー
トトランジスタを導通状態とし、一定期間前記少なくと
も１つのメモリセルブロックの前記ビット線初期化トラ
ンジスタ対を導通させる制御手段とを有することを特徴
とする半導体記憶装置を提供するものである。
【００１２】また、本発明の第７の態様は、上記第５ま
たは６の態様の半導体記憶装置であって、前記高抵抗負
荷型スタティックメモリセルをマトリックス状に配置し
て構成されたメモリアレーと、行選択信号に基づいて１
または２以上の行の前記前記トランスミッションゲート
トランジスタを選択的に制御する手段とを有することを
特徴とする半導体記憶装置を提供するものである。
たは６の態様の半導体記憶装置であって、前記高抵抗負
荷型スタティックメモリセルをマトリックス状に配置し
て構成されたメモリアレーと、行選択信号に基づいて１
または２以上の行の前記前記トランスミッションゲート
トランジスタを選択的に制御する手段とを有することを
特徴とする半導体記憶装置を提供するものである。
【００１３】さらに、本発明の第８の態様は、上記第５
〜７のいずれかの態様の半導体記憶装置であって、前記
高抵抗負荷型スタティックメモリセルをマトリックス状
に配置して構成されたメモリアレーと、このメモリアレ
ーの列に列選択信号に基づいて選択的に前記第２の電源
の電位を供給する手段とを有することを特徴とする半導
体記憶装置を提供するものである。
〜７のいずれかの態様の半導体記憶装置であって、前記
高抵抗負荷型スタティックメモリセルをマトリックス状
に配置して構成されたメモリアレーと、このメモリアレ
ーの列に列選択信号に基づいて選択的に前記第２の電源
の電位を供給する手段とを有することを特徴とする半導
体記憶装置を提供するものである。
【００１４】
【発明の作用】本発明の第１の態様の半導体記憶装置
は、ＳＲＡＭのメモリセルを構成する一対のインバータ
のそれぞれの高抵抗負荷の抵抗値に差を設けることによ
って、所望のＲＯＭデータを各メモリセルに対して潜在
化させるものである。また、本発明の第２〜８の各態様
の半導体記憶装置は、電源投入時には電源の立ち上がり
を検出して自動的にセット信号を生成することによりＲ
ＯＭデータが顕在化されることは勿論、外部からセット
信号を入力することによって、ブロック単位、行単位お
よびビット単位で、必要な時に、必要な部分だけのＲＯ
Ｍデータを顕在化させることができる。さらに、本発明
の第５〜８の各態様の半導体記憶装置は、強制的にメモ
リセルの記憶情報を初期化することによって、高速にＲ
ＯＭデータを顕在化させることができる。
は、ＳＲＡＭのメモリセルを構成する一対のインバータ
のそれぞれの高抵抗負荷の抵抗値に差を設けることによ
って、所望のＲＯＭデータを各メモリセルに対して潜在
化させるものである。また、本発明の第２〜８の各態様
の半導体記憶装置は、電源投入時には電源の立ち上がり
を検出して自動的にセット信号を生成することによりＲ
ＯＭデータが顕在化されることは勿論、外部からセット
信号を入力することによって、ブロック単位、行単位お
よびビット単位で、必要な時に、必要な部分だけのＲＯ
Ｍデータを顕在化させることができる。さらに、本発明
の第５〜８の各態様の半導体記憶装置は、強制的にメモ
リセルの記憶情報を初期化することによって、高速にＲ
ＯＭデータを顕在化させることができる。
【００１５】従って、本発明によれば、ＲＯＭデータを
顕在化させる為に要する手間を省くことができるし、ま
た、ＲＯＭデータを顕在化させる為に要する時間も大幅
に短縮することができる。さらに、システムのセルフテ
ストプログラムやブートアッププログラム等の様にアク
セス頻度の少ないプログラムデータを本発明の半導体記
憶装置に格納すれば、システム基板上に実装する部品点
数を削減することができる。また、本発明によれば、ブ
ロック単位、行単位およびビット単位でＲＯＭデータを
顕在化させることができるので、必要な部分のＳＲＡＭ
データを保持しながら部分的にＲＯＭデータを読み出す
ことができる。
顕在化させる為に要する手間を省くことができるし、ま
た、ＲＯＭデータを顕在化させる為に要する時間も大幅
に短縮することができる。さらに、システムのセルフテ
ストプログラムやブートアッププログラム等の様にアク
セス頻度の少ないプログラムデータを本発明の半導体記
憶装置に格納すれば、システム基板上に実装する部品点
数を削減することができる。また、本発明によれば、ブ
ロック単位、行単位およびビット単位でＲＯＭデータを
顕在化させることができるので、必要な部分のＳＲＡＭ
データを保持しながら部分的にＲＯＭデータを読み出す
ことができる。
【００１６】
【実施例】本発明に係わる半導体記憶装置を、添付の図
面に示す好適実施例に基づいて詳細に説明する。
面に示す好適実施例に基づいて詳細に説明する。
【００１７】図１は、本発明の第１の態様の半導体記憶
装置を構成する高抵抗負荷型スタティックメモリセルの
一実施例の構成回路図である。トランジスタ１および２
はビット線プルアップ用負荷トランジスタである。メモ
リセルは書き込み読み出し用トランスファゲート３およ
び４と、高抵抗負荷５、６およびトランジスタ７、８か
ら構成されている。同図において、トランジスタ１およ
び２のソース端子およびゲート端子は共に電源に接続さ
れ、同様にドレイン端子はそれぞれビット線Ｂおよび反
転ビット線Ｂｂに接続されている。また、トランスファ
ゲート３の一方の端子はビット線Ｂに接続されており、
他方の端子は記憶ノードｍ１を介して、高抵抗負荷５の
一方の端子とトランジスタ７のドレイン端子とトランジ
スタ８のゲート端子に接続されている。同様に、トラン
スファゲート４の一方の端子は反転ビット線Ｂｂに接続
されており、他方の端子は記憶ノードｍ２を介して、高
抵抗負荷６の一方の端子とトランジスタ８のドレイン端
子とトランジスタ７のゲート端子に接続されている。な
お、記憶ノードｍ１およびｍ２の配線容量やトランジス
タ７および８のゲート容量等を、それぞれ寄生容量９お
よび１０として点線で図示している。また、トランスフ
ァゲート３および４のゲート端子には共にワード線ＷＬ
が入力されおり、高抵抗負荷５および６の他方の端子は
短絡されて電源Ｖｃｃに接続されている。なお、電源Ｖ
ｃｃは他回路と独立した電源であるのが好ましい。
装置を構成する高抵抗負荷型スタティックメモリセルの
一実施例の構成回路図である。トランジスタ１および２
はビット線プルアップ用負荷トランジスタである。メモ
リセルは書き込み読み出し用トランスファゲート３およ
び４と、高抵抗負荷５、６およびトランジスタ７、８か
ら構成されている。同図において、トランジスタ１およ
び２のソース端子およびゲート端子は共に電源に接続さ
れ、同様にドレイン端子はそれぞれビット線Ｂおよび反
転ビット線Ｂｂに接続されている。また、トランスファ
ゲート３の一方の端子はビット線Ｂに接続されており、
他方の端子は記憶ノードｍ１を介して、高抵抗負荷５の
一方の端子とトランジスタ７のドレイン端子とトランジ
スタ８のゲート端子に接続されている。同様に、トラン
スファゲート４の一方の端子は反転ビット線Ｂｂに接続
されており、他方の端子は記憶ノードｍ２を介して、高
抵抗負荷６の一方の端子とトランジスタ８のドレイン端
子とトランジスタ７のゲート端子に接続されている。な
お、記憶ノードｍ１およびｍ２の配線容量やトランジス
タ７および８のゲート容量等を、それぞれ寄生容量９お
よび１０として点線で図示している。また、トランスフ
ァゲート３および４のゲート端子には共にワード線ＷＬ
が入力されおり、高抵抗負荷５および６の他方の端子は
短絡されて電源Ｖｃｃに接続されている。なお、電源Ｖ
ｃｃは他回路と独立した電源であるのが好ましい。
【００１８】ここで、高抵抗負荷５およびトランジスタ
７、そして高抵抗負荷６およびトランジスタ８は共にイ
ンバータを構成しており、それぞれの出力端子、即ち、
記憶ノードｍ１およびｍ２を互いに他方の入力端子、即
ち、トランジスタ８および７のゲート端子に入力し、一
対のインバータを互いにクロスカップルしてフリップフ
ロップとすることによってメモリセルを構成している。
ここで、本発明のメモリセルは従来例のメモリセルに対
してＳＲＡＭとして正常に動作させることができる範囲
で、潜在化させたいＲＯＭデータの内容に基づいていず
れか一方の高抵抗負荷５または６の抵抗値を通常の値よ
り大きく、または小さくしてある。なお、高抵抗負荷５
または６の抵抗値を調整する手段としては、高抵抗負荷
領域に選択的に不純物を注入する方法、あるいはレイア
ウトパターン上で抵抗素子の長さや幅を変更する方法等
がある。
７、そして高抵抗負荷６およびトランジスタ８は共にイ
ンバータを構成しており、それぞれの出力端子、即ち、
記憶ノードｍ１およびｍ２を互いに他方の入力端子、即
ち、トランジスタ８および７のゲート端子に入力し、一
対のインバータを互いにクロスカップルしてフリップフ
ロップとすることによってメモリセルを構成している。
ここで、本発明のメモリセルは従来例のメモリセルに対
してＳＲＡＭとして正常に動作させることができる範囲
で、潜在化させたいＲＯＭデータの内容に基づいていず
れか一方の高抵抗負荷５または６の抵抗値を通常の値よ
り大きく、または小さくしてある。なお、高抵抗負荷５
または６の抵抗値を調整する手段としては、高抵抗負荷
領域に選択的に不純物を注入する方法、あるいはレイア
ウトパターン上で抵抗素子の長さや幅を変更する方法等
がある。
【００１９】ここで、図示例のメモリセルにおいて、高
抵抗負荷５または６の抵抗値の一方を大きく、または小
さくした場合にもＳＲＡＭとして正常に動作させるため
には、メモリセルを構成するフリップフロップが２つの
安定点を有すれば良い。即ち、ＳＲＡＭのメモリセルは
１ビットのデータとしてＨＩＧＨレベルまたはＬＯＷレ
ベルのいずれのデータをも保持することができれば良
い。例えば、ＲＯＭデータに基づいて高抵抗負荷５の抵
抗値を下げていくと、メモリセルは１つの安定点しか有
さない限界点に到達する。即ち、メモリセルはその記憶
ノードｍ１にＨＩＧＨレベルを保持し、ＬＯＷレベルに
書き換えることができない状態となる。これは、高抵抗
負荷５の抵抗値を下げすぎたために、トランジスタ７が
電源Ｖｃｃから高抵抗負荷５を介して流れる電流を引き
抜くことができず、記憶ノードｍ１の電位をＬＯＷレベ
ルにすることができなくなるからである。従って、高抵
抗負荷５が１つの安定点しか有さない限界点よりも大き
な抵抗値を有していれば、メモリセルは２つの安定点を
有することになり、ＳＲＡＭとしてＨＩＧＨレベルまた
はＬＯＷレベルの１ビットのデータを保持することがで
きる。実際にはデータ干渉、データリテンション特性に
対するマージンを必要とすることから、単に安定点が２
つあるということだけでなく、ある程度の安定度を有す
るように最適設計されているのが好ましい。
抵抗負荷５または６の抵抗値の一方を大きく、または小
さくした場合にもＳＲＡＭとして正常に動作させるため
には、メモリセルを構成するフリップフロップが２つの
安定点を有すれば良い。即ち、ＳＲＡＭのメモリセルは
１ビットのデータとしてＨＩＧＨレベルまたはＬＯＷレ
ベルのいずれのデータをも保持することができれば良
い。例えば、ＲＯＭデータに基づいて高抵抗負荷５の抵
抗値を下げていくと、メモリセルは１つの安定点しか有
さない限界点に到達する。即ち、メモリセルはその記憶
ノードｍ１にＨＩＧＨレベルを保持し、ＬＯＷレベルに
書き換えることができない状態となる。これは、高抵抗
負荷５の抵抗値を下げすぎたために、トランジスタ７が
電源Ｖｃｃから高抵抗負荷５を介して流れる電流を引き
抜くことができず、記憶ノードｍ１の電位をＬＯＷレベ
ルにすることができなくなるからである。従って、高抵
抗負荷５が１つの安定点しか有さない限界点よりも大き
な抵抗値を有していれば、メモリセルは２つの安定点を
有することになり、ＳＲＡＭとしてＨＩＧＨレベルまた
はＬＯＷレベルの１ビットのデータを保持することがで
きる。実際にはデータ干渉、データリテンション特性に
対するマージンを必要とすることから、単に安定点が２
つあるということだけでなく、ある程度の安定度を有す
るように最適設計されているのが好ましい。
【００２０】図１に示した本発明の第１の態様の半導体
記憶装置を構成するスタティックＲＡＭのメモリセルの
動作を詳しく説明する。従来のメモリセルの高抵抗負荷
５および６は、ほぼ同等の抵抗値となるように設計され
ており、その抵抗値は数１００Ｇ（１Ｇ＝１０9 ）Ω〜
数１００Ｔ（１Ｔ＝１０12）Ωに設定されているが、同
図に示したメモリセルにおいては、ＳＲＡＭとして正常
に動作させることができる範囲で、高抵抗負荷５の抵抗
値は高抵抗負荷６の抵抗値よりも小さくしてあるものと
する。
記憶装置を構成するスタティックＲＡＭのメモリセルの
動作を詳しく説明する。従来のメモリセルの高抵抗負荷
５および６は、ほぼ同等の抵抗値となるように設計され
ており、その抵抗値は数１００Ｇ（１Ｇ＝１０9 ）Ω〜
数１００Ｔ（１Ｔ＝１０12）Ωに設定されているが、同
図に示したメモリセルにおいては、ＳＲＡＭとして正常
に動作させることができる範囲で、高抵抗負荷５の抵抗
値は高抵抗負荷６の抵抗値よりも小さくしてあるものと
する。
【００２１】まず、図１に示すメモリセルに電源が投入
された直後の動作について説明する。電源が投入される
と、トランジスタ１および２によって、それぞれビット
線Ｂおよび反転ビット線ＢｂがＨＩＧＨレベルにプルア
ップされるが、図示していないロウデコーダから入力さ
れるワード線ＷＬがＬＯＷレベルであると考えれば、記
憶ノードｍ１およびｍ２はビット線Ｂおよび反転ビット
線Ｂｂから電気的に切り離された状態となる。この状態
において記憶ノードｍ１およびｍ２には、電源Ｖｃｃか
ら高抵抗負荷５および６を介して流れる電流が寄生容量
９および１０に充電される。この時、上述のように高抵
抗負荷５の抵抗値は高抵抗負荷６の抵抗値よりも小さい
ので、記憶ノードｍ１の電位は記憶ノードｍ２の電位よ
りも早く高い電位となる。ここで、記憶ノードｍ１およ
びｍ２は、それぞれトランジスタ８および７のゲート端
子に入力されているので、電位が早く高くなる方の記憶
ノードｍ１がゲート端子に入力されているトランジスタ
８がトランジスタ７よりも先にオン（ＯＮ）となる。従
って、オン（ＯＮ）となったトランジスタ８のドレイン
端子に接続されている記憶ノードｍ２はその寄生容量１
０に充電された電荷が放電されるのでＬＯＷレベルとな
る。一方、記憶ノードｍ２はトランジスタ７のゲート端
子に入力されているので、トランジスタ７はオフ（ＯＦ
Ｆ）となる。従って、オフ（ＯＦＦ）となったトランジ
スタ７のドレイン端子に接続されている記憶ノードｍ１
はその寄生容量９に充電された電荷によってＨＩＧＨレ
ベルが確定する。
された直後の動作について説明する。電源が投入される
と、トランジスタ１および２によって、それぞれビット
線Ｂおよび反転ビット線ＢｂがＨＩＧＨレベルにプルア
ップされるが、図示していないロウデコーダから入力さ
れるワード線ＷＬがＬＯＷレベルであると考えれば、記
憶ノードｍ１およびｍ２はビット線Ｂおよび反転ビット
線Ｂｂから電気的に切り離された状態となる。この状態
において記憶ノードｍ１およびｍ２には、電源Ｖｃｃか
ら高抵抗負荷５および６を介して流れる電流が寄生容量
９および１０に充電される。この時、上述のように高抵
抗負荷５の抵抗値は高抵抗負荷６の抵抗値よりも小さい
ので、記憶ノードｍ１の電位は記憶ノードｍ２の電位よ
りも早く高い電位となる。ここで、記憶ノードｍ１およ
びｍ２は、それぞれトランジスタ８および７のゲート端
子に入力されているので、電位が早く高くなる方の記憶
ノードｍ１がゲート端子に入力されているトランジスタ
８がトランジスタ７よりも先にオン（ＯＮ）となる。従
って、オン（ＯＮ）となったトランジスタ８のドレイン
端子に接続されている記憶ノードｍ２はその寄生容量１
０に充電された電荷が放電されるのでＬＯＷレベルとな
る。一方、記憶ノードｍ２はトランジスタ７のゲート端
子に入力されているので、トランジスタ７はオフ（ＯＦ
Ｆ）となる。従って、オフ（ＯＦＦ）となったトランジ
スタ７のドレイン端子に接続されている記憶ノードｍ１
はその寄生容量９に充電された電荷によってＨＩＧＨレ
ベルが確定する。
【００２２】次に、このＳＲＡＭメモリセルにＳＲＡＭ
としてのデータを書き込む場合の動作について説明す
る。前述のように記憶ノードｍ１およびｍ２に、それぞ
れＨＩＧＨレベルおよびＬＯＷレベルが保持されている
状態から、記憶ノードｍ１およびｍ２に、それぞれＬＯ
ＷレベルおよびＨＩＧＨレベルを書き込む場合について
説明する。トランジスタ１および２によって、それぞれ
ビット線Ｂおよび反転ビット線ＢｂがＨＩＧＨレベルに
プルアップされており、図示していないロウデコーダか
ら入力されるワード線ＷＬもＬＯＷレベルである。この
状態において、ビット線Ｂおよび反転ビット線Ｂｂは図
示していないドライバによってそれぞれＬＯＷレベルお
よびＨＩＧＨレベルにされる。その後、図示していない
ロウデコーダから入力されるワード線ＷＬがＨＩＧＨレ
ベルになると、記憶ノードｍ１およびｍ２は、それぞれ
トランスファゲート３および４を介してビット線Ｂおよ
び反転ビット線Ｂｂに接続される。従って、寄生容量９
に充電された電荷は図示していないドライバを介して放
電され、記憶ノードｍ１はＬＯＷレベルとなり、記憶ノ
ードｍ１がゲート端子に入力されているトランジスタ８
はオフ（ＯＦＦ）となる。一方、反転ビット線Ｂｂはト
ランジスタ２及び図示していないドライバによってＨＩ
ＧＨレベルにされており、また上述のようにトランジス
タ８はオフ（ＯＦＦ）となっているので、寄生容量１０
には電荷が充電されて記憶ノードｍ２はＨＩＧＨレベル
となる。従って、記憶ノードｍ２がゲート端子に入力さ
れているトランジスタ７はオン（ＯＮ）となり、記憶ノ
ードｍ１のＬＯＷレベルが確定する。最後に、ワード線
ＷＬをＬＯＷレベルに戻し、ビット線Ｂ及び反転ビット
線Ｂｂから記憶ノードｍ１およびｍ２を切り離すことに
よってＳＲＡＭとしてのデータの書き込み動作が完了す
る。
としてのデータを書き込む場合の動作について説明す
る。前述のように記憶ノードｍ１およびｍ２に、それぞ
れＨＩＧＨレベルおよびＬＯＷレベルが保持されている
状態から、記憶ノードｍ１およびｍ２に、それぞれＬＯ
ＷレベルおよびＨＩＧＨレベルを書き込む場合について
説明する。トランジスタ１および２によって、それぞれ
ビット線Ｂおよび反転ビット線ＢｂがＨＩＧＨレベルに
プルアップされており、図示していないロウデコーダか
ら入力されるワード線ＷＬもＬＯＷレベルである。この
状態において、ビット線Ｂおよび反転ビット線Ｂｂは図
示していないドライバによってそれぞれＬＯＷレベルお
よびＨＩＧＨレベルにされる。その後、図示していない
ロウデコーダから入力されるワード線ＷＬがＨＩＧＨレ
ベルになると、記憶ノードｍ１およびｍ２は、それぞれ
トランスファゲート３および４を介してビット線Ｂおよ
び反転ビット線Ｂｂに接続される。従って、寄生容量９
に充電された電荷は図示していないドライバを介して放
電され、記憶ノードｍ１はＬＯＷレベルとなり、記憶ノ
ードｍ１がゲート端子に入力されているトランジスタ８
はオフ（ＯＦＦ）となる。一方、反転ビット線Ｂｂはト
ランジスタ２及び図示していないドライバによってＨＩ
ＧＨレベルにされており、また上述のようにトランジス
タ８はオフ（ＯＦＦ）となっているので、寄生容量１０
には電荷が充電されて記憶ノードｍ２はＨＩＧＨレベル
となる。従って、記憶ノードｍ２がゲート端子に入力さ
れているトランジスタ７はオン（ＯＮ）となり、記憶ノ
ードｍ１のＬＯＷレベルが確定する。最後に、ワード線
ＷＬをＬＯＷレベルに戻し、ビット線Ｂ及び反転ビット
線Ｂｂから記憶ノードｍ１およびｍ２を切り離すことに
よってＳＲＡＭとしてのデータの書き込み動作が完了す
る。
【００２３】次に、メモリセルに保持されているＳＲＡ
Ｍとしてのデータを読み出す場合の動作について説明す
る。前述のように記憶ノードｍ１およびｍ２に、それぞ
れＬＯＷレベルおよびＨＩＧＨレベルが保持されている
状態から、ビット線Ｂおよび反転ビット線Ｂｂにそのデ
ータを読み出す場合について説明する。トランジスタ１
および２によって、それぞれビット線Ｂおよび反転ビッ
ト線ＢｂがＨＩＧＨレベルにプルアップされており、図
示していないロウデコーダから入力されるワード線ＷＬ
もＬＯＷレベルである。この状態において、図示してい
ないロウデコーダから入力されるワード線ＷＬがＨＩＧ
Ｈレベルになると、記憶ノードｍ１およびｍ２は、それ
ぞれトランスファゲート３および４を介してビット線Ｂ
および反転ビット線Ｂｂに接続される。従って、オン
（ＯＮ）となっているトランジスタ７を介してビット線
Ｂの電荷が引き抜かれるので、ビット線ＢはＬＯＷレベ
ルとなる。一方、トランジスタ８はオフ（ＯＦＦ）とな
っているので、反転ビット線ＢｂはＨＩＧＨレベルを保
持する。このビット線の電位を図示しないセンスアンプ
で増幅し、さらにバッファ回路を経て、データを出力し
て読み出し動作が完了する。
Ｍとしてのデータを読み出す場合の動作について説明す
る。前述のように記憶ノードｍ１およびｍ２に、それぞ
れＬＯＷレベルおよびＨＩＧＨレベルが保持されている
状態から、ビット線Ｂおよび反転ビット線Ｂｂにそのデ
ータを読み出す場合について説明する。トランジスタ１
および２によって、それぞれビット線Ｂおよび反転ビッ
ト線ＢｂがＨＩＧＨレベルにプルアップされており、図
示していないロウデコーダから入力されるワード線ＷＬ
もＬＯＷレベルである。この状態において、図示してい
ないロウデコーダから入力されるワード線ＷＬがＨＩＧ
Ｈレベルになると、記憶ノードｍ１およびｍ２は、それ
ぞれトランスファゲート３および４を介してビット線Ｂ
および反転ビット線Ｂｂに接続される。従って、オン
（ＯＮ）となっているトランジスタ７を介してビット線
Ｂの電荷が引き抜かれるので、ビット線ＢはＬＯＷレベ
ルとなる。一方、トランジスタ８はオフ（ＯＦＦ）とな
っているので、反転ビット線ＢｂはＨＩＧＨレベルを保
持する。このビット線の電位を図示しないセンスアンプ
で増幅し、さらにバッファ回路を経て、データを出力し
て読み出し動作が完了する。
【００２４】なお、前述のように記憶ノードｍ１および
ｍ２に、それぞれＬＯＷレベルおよびＨＩＧＨレベルが
保持されている状態において、記憶ノードｍ１およびｍ
２に、それぞれＨＩＧＨレベルおよびＬＯＷレベルを書
き込み、再度読み出す場合の動作についても全く同様に
動作するので、その説明は省略する。
ｍ２に、それぞれＬＯＷレベルおよびＨＩＧＨレベルが
保持されている状態において、記憶ノードｍ１およびｍ
２に、それぞれＨＩＧＨレベルおよびＬＯＷレベルを書
き込み、再度読み出す場合の動作についても全く同様に
動作するので、その説明は省略する。
【００２５】次に、図１に示したメモリセルにおいて、
一旦、ＳＲＡＭとしてデータを書き込み読み出した後
に、外部から入力されるセット信号ＳＥＴによってＲＯ
Ｍデータを顕在化させる場合の動作について、図２に示
す本発明の第２の態様の半導体記憶装置の一実施例の構
成回路図を用いて説明する。図２に示した半導体記憶装
置はロウデコーダ１３と、本発明の第１の態様の半導体
記憶装置を構成するメモリセルからなるメモリアレイ１
４と、内部アドレス発生回路１５と、図示しないメモリ
セル電源電圧制御回路とから構成されている。ここで、
ロウデコーダ１３および内部アドレス発生回路１５はワ
ード線選択回路を構成し、このワード線選択回路とメモ
リセル電源電圧制御回路（図示せず）とは、本発明の電
源制御手段を構成する。
一旦、ＳＲＡＭとしてデータを書き込み読み出した後
に、外部から入力されるセット信号ＳＥＴによってＲＯ
Ｍデータを顕在化させる場合の動作について、図２に示
す本発明の第２の態様の半導体記憶装置の一実施例の構
成回路図を用いて説明する。図２に示した半導体記憶装
置はロウデコーダ１３と、本発明の第１の態様の半導体
記憶装置を構成するメモリセルからなるメモリアレイ１
４と、内部アドレス発生回路１５と、図示しないメモリ
セル電源電圧制御回路とから構成されている。ここで、
ロウデコーダ１３および内部アドレス発生回路１５はワ
ード線選択回路を構成し、このワード線選択回路とメモ
リセル電源電圧制御回路（図示せず）とは、本発明の電
源制御手段を構成する。
【００２６】内部アドレス発生回路１５はアドレスバッ
ファ１５ａ、１５ｂとプリデコーダ１５ｃから構成され
ており、メモリアレイ１４は６４ワードのメモリセルか
ら構成されている。同図において、外部アドレス信号Ｘ
０〜Ｘ５は内部アドレス発生回路１５に入力されてい
る。ここで、外部アドレス信号Ｘ０〜Ｘ３はアドレスバ
ッファ１５ａに入力されて、アドレスバッファ１５ａか
らは外部アドレス信号Ｘ０〜Ｘ３のバッファ信号ＡＸ０
〜ＡＸ３および反転信号ＡＸ０ｂ〜ＡＸ３ｂがロウデコ
ーダ１３に対して入力されている。同様に、外部アドレ
ス信号Ｘ４とＸ５はアドレスバッファ１５ｂに入力され
て、アドレスバッファ１５ｂからは外部アドレス信号Ｘ
４とＸ５のバッファ信号ＡＸ４、ＡＸ５および反転信号
ＡＸ４ｂ、ＡＸ５ｂがプリデコーダ１５ｃに対して入力
され、プリデコーダ１５ｃからは外部アドレス信号Ｘ４
とＸ５のデコード信号ＡＰ１〜ＡＰ４がロウデコーダ１
３に対して入力されている。
ファ１５ａ、１５ｂとプリデコーダ１５ｃから構成され
ており、メモリアレイ１４は６４ワードのメモリセルか
ら構成されている。同図において、外部アドレス信号Ｘ
０〜Ｘ５は内部アドレス発生回路１５に入力されてい
る。ここで、外部アドレス信号Ｘ０〜Ｘ３はアドレスバ
ッファ１５ａに入力されて、アドレスバッファ１５ａか
らは外部アドレス信号Ｘ０〜Ｘ３のバッファ信号ＡＸ０
〜ＡＸ３および反転信号ＡＸ０ｂ〜ＡＸ３ｂがロウデコ
ーダ１３に対して入力されている。同様に、外部アドレ
ス信号Ｘ４とＸ５はアドレスバッファ１５ｂに入力され
て、アドレスバッファ１５ｂからは外部アドレス信号Ｘ
４とＸ５のバッファ信号ＡＸ４、ＡＸ５および反転信号
ＡＸ４ｂ、ＡＸ５ｂがプリデコーダ１５ｃに対して入力
され、プリデコーダ１５ｃからは外部アドレス信号Ｘ４
とＸ５のデコード信号ＡＰ１〜ＡＰ４がロウデコーダ１
３に対して入力されている。
【００２７】ロウデコーダ１３は内部アドレス発生回路
からの入力信号を受けて、外部アドレス信号Ｘ０〜Ｘ５
に対応するワード線ＷＬ０〜ＷＬ６３の選択信号を発生
し、メモリアレイ１４に対して出力する。なお、ロウデ
コーダ１３は、全ては図示されていないが、外部アドレ
ス信号Ｘ０〜Ｘ３をデコードする１６個のＮＡＮＤゲー
ト１３ｂと、同様に外部アドレス信号Ｘ４とＸ５のデコ
ード信号ＡＰ１〜ＡＰ４および１６個のＮＡＮＤゲート
１３ｂの出力信号からワード線ＷＬ０〜ＷＬ６３の選択
信号を発生する６４個のＮＯＲゲート１３ｃとから構成
されている。
からの入力信号を受けて、外部アドレス信号Ｘ０〜Ｘ５
に対応するワード線ＷＬ０〜ＷＬ６３の選択信号を発生
し、メモリアレイ１４に対して出力する。なお、ロウデ
コーダ１３は、全ては図示されていないが、外部アドレ
ス信号Ｘ０〜Ｘ３をデコードする１６個のＮＡＮＤゲー
ト１３ｂと、同様に外部アドレス信号Ｘ４とＸ５のデコ
ード信号ＡＰ１〜ＡＰ４および１６個のＮＡＮＤゲート
１３ｂの出力信号からワード線ＷＬ０〜ＷＬ６３の選択
信号を発生する６４個のＮＯＲゲート１３ｃとから構成
されている。
【００２８】次に図３に、図２に示した本発明の第２の
態様の半導体記憶回路を構成するプリデコーダ１５ｃの
一実施例の構成回路図を示す。図３に示したプリデコー
ダ１５ｃはＰチャネルトランジスタ１６ａ、１６ｂ、１
６ｃ、１６ｄおよびＮチャネルトランジスタ１７ａ、１
７ｂ、１７ｃ、１７ｄから構成されている。トランジス
タ１６ａ、１６ｂ、１６ｃは直列に接続されており、そ
のソース端子はそれぞれ電源、トランジスタ１６ａおよ
び１６ｂのドレイン端子に接続されている。また、トラ
ンジスタ１７ａ、１７ｂ、１７ｃは並列に接続されてお
り、そのソース端子は全て接地され、そのドレイン端子
は短絡されてアドレスバッファ１５ｂの出力信号ＡＸ４
またはＡＸ４ｂが入力される信号線ｎ５３を介してトラ
ンジスタ１６ｃのドレイン端子に接続されている。ここ
で、トランジスタ１６ａ、１７ａのゲート端子にはセッ
ト信号ＳＥＴが外部から入力され（もしくは、システム
電源投入時に内部で生成され）、同様に、トランジスタ
１６ｂ、１７ｂにはアドレスバッファ１５ｂの出力信号
ＡＸ５またはＡＸ５ｂが入力される信号線ｎ５２が、ト
ランジスタ１６ｃ、１７ｃには信号線ｎ５１がそれぞれ
入力されている。従って、Ｎチャネルトランジスタ１６
ａ、１６ｂ、１６ｃおよびＰチャネルトランジスタ１７
ａ、１７ｂ、１７ｃは３入力のＮＯＲゲートを構成し、
その入力はセット信号ＳＥＴ入力、信号線ｎ５１および
ｎ５２であり、その出力は信号線ｎ５３となっている。
そして、信号線ｎ５３はインバータを構成するＰチャネ
ルトランジスタ１６ｄおよびＮチャネルトランジスタ１
７ｄの両ゲート端子に入力され、トランジスタ１６ｄお
よび１７ｄのソース端子はそれぞれ電源および接地に接
続され、そのドレイン端子は短絡されてプリデコード信
号ＡＰ１〜ＡＰ４が出力される信号線ｎ５４となってい
る。信号線ｎ５４はロウデコーダ１３のＮＯＲゲート１
３ｃの入力端子に入力される。
態様の半導体記憶回路を構成するプリデコーダ１５ｃの
一実施例の構成回路図を示す。図３に示したプリデコー
ダ１５ｃはＰチャネルトランジスタ１６ａ、１６ｂ、１
６ｃ、１６ｄおよびＮチャネルトランジスタ１７ａ、１
７ｂ、１７ｃ、１７ｄから構成されている。トランジス
タ１６ａ、１６ｂ、１６ｃは直列に接続されており、そ
のソース端子はそれぞれ電源、トランジスタ１６ａおよ
び１６ｂのドレイン端子に接続されている。また、トラ
ンジスタ１７ａ、１７ｂ、１７ｃは並列に接続されてお
り、そのソース端子は全て接地され、そのドレイン端子
は短絡されてアドレスバッファ１５ｂの出力信号ＡＸ４
またはＡＸ４ｂが入力される信号線ｎ５３を介してトラ
ンジスタ１６ｃのドレイン端子に接続されている。ここ
で、トランジスタ１６ａ、１７ａのゲート端子にはセッ
ト信号ＳＥＴが外部から入力され（もしくは、システム
電源投入時に内部で生成され）、同様に、トランジスタ
１６ｂ、１７ｂにはアドレスバッファ１５ｂの出力信号
ＡＸ５またはＡＸ５ｂが入力される信号線ｎ５２が、ト
ランジスタ１６ｃ、１７ｃには信号線ｎ５１がそれぞれ
入力されている。従って、Ｎチャネルトランジスタ１６
ａ、１６ｂ、１６ｃおよびＰチャネルトランジスタ１７
ａ、１７ｂ、１７ｃは３入力のＮＯＲゲートを構成し、
その入力はセット信号ＳＥＴ入力、信号線ｎ５１および
ｎ５２であり、その出力は信号線ｎ５３となっている。
そして、信号線ｎ５３はインバータを構成するＰチャネ
ルトランジスタ１６ｄおよびＮチャネルトランジスタ１
７ｄの両ゲート端子に入力され、トランジスタ１６ｄお
よび１７ｄのソース端子はそれぞれ電源および接地に接
続され、そのドレイン端子は短絡されてプリデコード信
号ＡＰ１〜ＡＰ４が出力される信号線ｎ５４となってい
る。信号線ｎ５４はロウデコーダ１３のＮＯＲゲート１
３ｃの入力端子に入力される。
【００２９】上述の図１、図２および図３に示した本発
明の第２の態様の半導体記憶装置において、図２に示し
た６４ワードのメモリアレイ１４全てのメモリセルに対
してセット信号ＳＥＴに基づいてＲＯＭデータを顕在化
させるための回路動作を説明する。ここで、図１に示し
たメモリセルにおいて、記憶ノードｍ１およびｍ２の値
はそれぞれＬＯＷレベルおよびＨＩＧＨレベルを保持し
ており、また、前述のとおり高抵抗負荷５の抵抗値は高
抵抗負荷６の抵抗値よりも小さく設定されている、即
ち、ＲＯＭデータを顕在化させた場合には、記憶ノード
ｍ１およびｍ２の値がそれぞれＨＩＧＨレベルおよびＬ
ＯＷレベルになるものとして、図４に示すタイミングチ
ャートに従って本発明の半導体記憶装置の動作を説明す
る。
明の第２の態様の半導体記憶装置において、図２に示し
た６４ワードのメモリアレイ１４全てのメモリセルに対
してセット信号ＳＥＴに基づいてＲＯＭデータを顕在化
させるための回路動作を説明する。ここで、図１に示し
たメモリセルにおいて、記憶ノードｍ１およびｍ２の値
はそれぞれＬＯＷレベルおよびＨＩＧＨレベルを保持し
ており、また、前述のとおり高抵抗負荷５の抵抗値は高
抵抗負荷６の抵抗値よりも小さく設定されている、即
ち、ＲＯＭデータを顕在化させた場合には、記憶ノード
ｍ１およびｍ２の値がそれぞれＨＩＧＨレベルおよびＬ
ＯＷレベルになるものとして、図４に示すタイミングチ
ャートに従って本発明の半導体記憶装置の動作を説明す
る。
【００３０】まず、セット信号ＳＥＴがＬＯＷレベルで
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。メモリセルの電源Ｖｃｃは
ＨＩＧＨレベルであり、上述の通り、記憶ノードｍ１お
よびｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧＨレ
ベルを保持している。なお、図４のタイミングチャート
において、記憶ノードｍ１は点線で、記憶ノードｍ２は
実線で示されている。また、外部アドレス信号Ｘ０〜Ｘ
５によって指定されているワードのワード線ＷＬはＨＩ
ＧＨレベルであり、その他のワード線ＷＬはＬＯＷレベ
ルである。なお、図４のタイミングチャートにおいて、
外部アドレス信号Ｘ０〜Ｘ５によって指定されているワ
ードのワード線ＷＬは実線で、その他のワード線は点線
で示されている。
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。メモリセルの電源Ｖｃｃは
ＨＩＧＨレベルであり、上述の通り、記憶ノードｍ１お
よびｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧＨレ
ベルを保持している。なお、図４のタイミングチャート
において、記憶ノードｍ１は点線で、記憶ノードｍ２は
実線で示されている。また、外部アドレス信号Ｘ０〜Ｘ
５によって指定されているワードのワード線ＷＬはＨＩ
ＧＨレベルであり、その他のワード線ＷＬはＬＯＷレベ
ルである。なお、図４のタイミングチャートにおいて、
外部アドレス信号Ｘ０〜Ｘ５によって指定されているワ
ードのワード線ＷＬは実線で、その他のワード線は点線
で示されている。
【００３１】次に、セット信号ＳＥＴをＨＩＧＨレベル
にした場合、図３に示したプリデコーダ１５ｃにおい
て、トランジスタ１６ａおよび１７ａはそれぞれオフ
（ＯＦＦ）およびオン（ＯＮ）となるので、その他の入
力信号、即ち信号線ｎ５１およびｎ５２への入力信号
（Ｘ４、Ｘ４ｂ、Ｘ５、Ｘ５ｂ）の値にかかわらず信号
線ｎ５３はＬＯＷレベルとなり、インバータを介して信
号線ｎ５４はＨＩＧＨレベルとなる。従って、図３に示
したプリデコーダ１５ｃの全ての出力信号ＡＰ１〜ＡＰ
４はＨＩＧＨレベルとなり、ロウデコーダ１３のＮＯＲ
ゲート１３ｃの入力端子に入力されて、その出力信号で
あるワード線ＷＬ０〜ＷＬ６３は全てＬＯＷレベルに固
定される。
にした場合、図３に示したプリデコーダ１５ｃにおい
て、トランジスタ１６ａおよび１７ａはそれぞれオフ
（ＯＦＦ）およびオン（ＯＮ）となるので、その他の入
力信号、即ち信号線ｎ５１およびｎ５２への入力信号
（Ｘ４、Ｘ４ｂ、Ｘ５、Ｘ５ｂ）の値にかかわらず信号
線ｎ５３はＬＯＷレベルとなり、インバータを介して信
号線ｎ５４はＨＩＧＨレベルとなる。従って、図３に示
したプリデコーダ１５ｃの全ての出力信号ＡＰ１〜ＡＰ
４はＨＩＧＨレベルとなり、ロウデコーダ１３のＮＯＲ
ゲート１３ｃの入力端子に入力されて、その出力信号で
あるワード線ＷＬ０〜ＷＬ６３は全てＬＯＷレベルに固
定される。
【００３２】ここで、ワード線制御回路によるワード線
ＷＬの制御方法について説明する。図１に示したメモリ
セルにおいて、ワード線ＷＬがＨＩＧＨレベルの状態で
ＲＯＭデータを顕在化しようとした場合、記憶ノードｍ
１およびｍ２はそれぞれトランスファゲート３および４
を介してビット線Ｂおよび反転ビット線Ｂｂに接続さ
れ、ビット線プルアップ用トランジスタ１および２によ
って記憶ノードｍ１およびｍ２の電位が引き上げられの
で、高抵抗負荷５および６の抵抗値の違いによって決定
される僅かな時定数の違いによる電位上昇速度の差はほ
とんどなくなり、ＲＯＭデータを安定的に顕在化するこ
とができなくなる。またＲＯＭデータを顕在化させる場
合に、ビット線プルアップ用トランジスタ１および２が
オフ（ＯＦＦ）となる様に制御したとしても、ビット線
Ｂおよび反転ビット線Ｂｂに接続されることによって、
記憶ノードｍ１およびｍ２の寄生容量９および１０には
ビット線Ｂおよび反転ビット線Ｂｂの寄生容量が加えら
れるので、ビット線Ｂと反転ビット線Ｂｂの容量のアン
バランスがＲＯＭデータに基づいて決められた時定数の
関係を無に帰してしまう。記憶ノードｍ１およびｍ２の
電位上昇速度は極めて緩やかになるのでノイズ等の影響
を受けやすくなる。従って、ワード線ＷＬ０〜ＷＬ６３
を全てオフ（ＯＦＦ）にすることによって、記憶ノード
ｍ１およびｍ２をビット線Ｂおよび反転ビット線Ｂｂか
ら切り離す必要があるのである。
ＷＬの制御方法について説明する。図１に示したメモリ
セルにおいて、ワード線ＷＬがＨＩＧＨレベルの状態で
ＲＯＭデータを顕在化しようとした場合、記憶ノードｍ
１およびｍ２はそれぞれトランスファゲート３および４
を介してビット線Ｂおよび反転ビット線Ｂｂに接続さ
れ、ビット線プルアップ用トランジスタ１および２によ
って記憶ノードｍ１およびｍ２の電位が引き上げられの
で、高抵抗負荷５および６の抵抗値の違いによって決定
される僅かな時定数の違いによる電位上昇速度の差はほ
とんどなくなり、ＲＯＭデータを安定的に顕在化するこ
とができなくなる。またＲＯＭデータを顕在化させる場
合に、ビット線プルアップ用トランジスタ１および２が
オフ（ＯＦＦ）となる様に制御したとしても、ビット線
Ｂおよび反転ビット線Ｂｂに接続されることによって、
記憶ノードｍ１およびｍ２の寄生容量９および１０には
ビット線Ｂおよび反転ビット線Ｂｂの寄生容量が加えら
れるので、ビット線Ｂと反転ビット線Ｂｂの容量のアン
バランスがＲＯＭデータに基づいて決められた時定数の
関係を無に帰してしまう。記憶ノードｍ１およびｍ２の
電位上昇速度は極めて緩やかになるのでノイズ等の影響
を受けやすくなる。従って、ワード線ＷＬ０〜ＷＬ６３
を全てオフ（ＯＦＦ）にすることによって、記憶ノード
ｍ１およびｍ２をビット線Ｂおよび反転ビット線Ｂｂか
ら切り離す必要があるのである。
【００３３】上述のように全てのワード線ＷＬ０〜ＷＬ
６３がオフ（ＯＦＦ）となった後、メモリセルの電源電
圧ＶｃｃをＬＯＷレベルにする。これは例えば後述する
図１２の立ち上がり検出回路等をメモリセル電源電圧制
御回路として使用してセット信号ＳＥＴの立ち上がりを
検出することによって、同様に後述する図１３のタイミ
ングチャートに示した様に一定時間自動的にメモリセル
の電源ＶｃｃをＬＯＷレベルにすることができる。即
ち、図１２に示した立ち上がり検出回路をメモリセル電
源電圧制御回路として用いる場合には、セット信号ＳＥ
Ｔを入力すればクロックパルス信号φSETBがメモリセル
の電源電圧Ｖｃｃとして出力される。ただし本発明に用
いられるメモリセル電源電圧制御回路はこれに限定され
ることなく、図４のタイミングチャートに示した様にセ
ット信号ＳＥＴがＨＩＧＨレベルになった時点から、あ
る一定期間ＬＯＷレベルを保持できる様な回路であれば
どの様な回路でも良い。この時、ＬＯＷレベルになった
メモリセルの電源電圧Ｖｃｃによって、記憶ノードｍ２
は寄生容量９に充電された電荷が高抵抗負荷６を介して
引き抜かれ、緩やかにＬＯＷレベルとなる。従って、記
憶ノードｍ１およびｍ２は共にＬＯＷレベルに初期化さ
れる。
６３がオフ（ＯＦＦ）となった後、メモリセルの電源電
圧ＶｃｃをＬＯＷレベルにする。これは例えば後述する
図１２の立ち上がり検出回路等をメモリセル電源電圧制
御回路として使用してセット信号ＳＥＴの立ち上がりを
検出することによって、同様に後述する図１３のタイミ
ングチャートに示した様に一定時間自動的にメモリセル
の電源ＶｃｃをＬＯＷレベルにすることができる。即
ち、図１２に示した立ち上がり検出回路をメモリセル電
源電圧制御回路として用いる場合には、セット信号ＳＥ
Ｔを入力すればクロックパルス信号φSETBがメモリセル
の電源電圧Ｖｃｃとして出力される。ただし本発明に用
いられるメモリセル電源電圧制御回路はこれに限定され
ることなく、図４のタイミングチャートに示した様にセ
ット信号ＳＥＴがＨＩＧＨレベルになった時点から、あ
る一定期間ＬＯＷレベルを保持できる様な回路であれば
どの様な回路でも良い。この時、ＬＯＷレベルになった
メモリセルの電源電圧Ｖｃｃによって、記憶ノードｍ２
は寄生容量９に充電された電荷が高抵抗負荷６を介して
引き抜かれ、緩やかにＬＯＷレベルとなる。従って、記
憶ノードｍ１およびｍ２は共にＬＯＷレベルに初期化さ
れる。
【００３４】全てのメモリセルの記憶ノードｍ１および
ｍ２がＬＯＷレベルに初期化された後、メモリセルの電
源電圧ＶｃｃがＬＯＷレベルから再びＨＩＧＨレベルへ
と変化する。これは後述する図１２に示す立ち上がり検
出回路において遅延回路２１の遅延時間を調整すること
によって、全てのメモリセルの記憶ノードｍ１およびｍ
２がＬＯＷレベルに初期化された後に、メモリセルの電
源ＶｃｃがＨＩＧＨレベルに立ち上がる様にすることが
できる。メモリセルの電源ＶｃｃがＨＩＧＨレベルにな
ると、高抵抗負荷５および６を介して記憶ノードｍ１お
よびｍ２の寄生容量９および１０は共に充電されるが、
高抵抗負荷５の抵抗値が高抵抗負荷６の抵抗値よりも小
さいので、時定数の違いによって記憶ノードｍ１の電位
上昇速度は記憶ノードｍ２の電位上昇速度を上回る。従
って、記憶ノードｍ１がゲート端子に入力されているト
ランジスタ８が記憶ノードｍ２がゲート端子に入力され
ているトランジスタ７よりも先にオン（ＯＮ）となり、
瞬時に記憶ノードｍ２の寄生容量１０に充電された電荷
は放電されてメモリセルの状態が確定する。即ち、ＲＯ
Ｍデータを顕在化することができた。なお、メモリセル
の電源Ｖｃｃは全てのメモリセルに共通に接続されてい
るので全てのメモリセルに対して同時にＲＯＭデータが
顕在化されることになる。この場合、他のメモリセルで
は、ＲＯＭデータに対応して一対の高抵抗負荷の一方が
低抵抗化されているので、各メモリセル毎に独立にＲＯ
Ｍデータの顕在化が行われる。
ｍ２がＬＯＷレベルに初期化された後、メモリセルの電
源電圧ＶｃｃがＬＯＷレベルから再びＨＩＧＨレベルへ
と変化する。これは後述する図１２に示す立ち上がり検
出回路において遅延回路２１の遅延時間を調整すること
によって、全てのメモリセルの記憶ノードｍ１およびｍ
２がＬＯＷレベルに初期化された後に、メモリセルの電
源ＶｃｃがＨＩＧＨレベルに立ち上がる様にすることが
できる。メモリセルの電源ＶｃｃがＨＩＧＨレベルにな
ると、高抵抗負荷５および６を介して記憶ノードｍ１お
よびｍ２の寄生容量９および１０は共に充電されるが、
高抵抗負荷５の抵抗値が高抵抗負荷６の抵抗値よりも小
さいので、時定数の違いによって記憶ノードｍ１の電位
上昇速度は記憶ノードｍ２の電位上昇速度を上回る。従
って、記憶ノードｍ１がゲート端子に入力されているト
ランジスタ８が記憶ノードｍ２がゲート端子に入力され
ているトランジスタ７よりも先にオン（ＯＮ）となり、
瞬時に記憶ノードｍ２の寄生容量１０に充電された電荷
は放電されてメモリセルの状態が確定する。即ち、ＲＯ
Ｍデータを顕在化することができた。なお、メモリセル
の電源Ｖｃｃは全てのメモリセルに共通に接続されてい
るので全てのメモリセルに対して同時にＲＯＭデータが
顕在化されることになる。この場合、他のメモリセルで
は、ＲＯＭデータに対応して一対の高抵抗負荷の一方が
低抵抗化されているので、各メモリセル毎に独立にＲＯ
Ｍデータの顕在化が行われる。
【００３５】最後に、セット信号ＳＥＴをＨＩＧＨレベ
ルからＬＯＷレベルに戻した場合、図３に示したプリデ
コーダ１５ｃは、その入力信号、即ち信号線ｎ５１およ
びｎ５２に従った出力信号、即ち信号線ｎ５４を出力す
る。また、アドレスバッファ１５ａも外部アドレス信号
Ｘ０〜Ｘ３に従った内部アドレスを出力するので、ロウ
デコーダ１３からは外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されたワード線ＷＬのみにＨＩＧＨレベルが出力
され、その他のワード線ＷＬはＬＯＷレベルが出力され
る。従って、通常のＳＲＡＭとして動作する状態に復帰
することができるので、顕在化されたＲＯＭデータをＳ
ＲＡＭに保持されているデータとして読み出すことがで
きる。
ルからＬＯＷレベルに戻した場合、図３に示したプリデ
コーダ１５ｃは、その入力信号、即ち信号線ｎ５１およ
びｎ５２に従った出力信号、即ち信号線ｎ５４を出力す
る。また、アドレスバッファ１５ａも外部アドレス信号
Ｘ０〜Ｘ３に従った内部アドレスを出力するので、ロウ
デコーダ１３からは外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されたワード線ＷＬのみにＨＩＧＨレベルが出力
され、その他のワード線ＷＬはＬＯＷレベルが出力され
る。従って、通常のＳＲＡＭとして動作する状態に復帰
することができるので、顕在化されたＲＯＭデータをＳ
ＲＡＭに保持されているデータとして読み出すことがで
きる。
【００３６】なお、通常のＳＲＡＭとしての書き込みお
よび読み出しの動作は、既に詳細に説明したのでその説
明は省略する。また、本実施例では、メモリアレイ１４
は６４ワードのメモリセルから構成されているので、ロ
ウデコーダ１３から６４本のワード線ＷＬ０〜ＷＬ６３
が生成されているが、本発明の半導体記憶回路はこれに
限定されるものではなく、メモリアレイ１４は１２８ワ
ードでも２５６ワードでも幾らでも良いし、ロウデコー
ダ１３の回路構成はメモリアレイ１４のワード数に応じ
たワード線が発生できればどのような回路でも良い。ま
た、本実施例において説明したＲＯＭデータを顕在化さ
せる場合の動作は、システム電源投入時に、例えば後述
する図１２に示した立ち上がり検出回路を使用してシス
テム電源の立ち上がりを検出する等の方法によってセッ
ト信号ＳＥＴを内部で生成することにより自動的に行う
こともできる。さらに、システム電源投入後は、外部か
ら入力されるセット信号ＳＥＴによって任意の時に何度
でもＲＯＭデータを顕在化させることができる。
よび読み出しの動作は、既に詳細に説明したのでその説
明は省略する。また、本実施例では、メモリアレイ１４
は６４ワードのメモリセルから構成されているので、ロ
ウデコーダ１３から６４本のワード線ＷＬ０〜ＷＬ６３
が生成されているが、本発明の半導体記憶回路はこれに
限定されるものではなく、メモリアレイ１４は１２８ワ
ードでも２５６ワードでも幾らでも良いし、ロウデコー
ダ１３の回路構成はメモリアレイ１４のワード数に応じ
たワード線が発生できればどのような回路でも良い。ま
た、本実施例において説明したＲＯＭデータを顕在化さ
せる場合の動作は、システム電源投入時に、例えば後述
する図１２に示した立ち上がり検出回路を使用してシス
テム電源の立ち上がりを検出する等の方法によってセッ
ト信号ＳＥＴを内部で生成することにより自動的に行う
こともできる。さらに、システム電源投入後は、外部か
ら入力されるセット信号ＳＥＴによって任意の時に何度
でもＲＯＭデータを顕在化させることができる。
【００３７】図５に、本発明の第３の態様の半導体記憶
装置の一実施例の構成回路図を示す。図５に示す半導体
記憶装置はロウデコーダ１３ｄ、１３ｅ、１３ｆ、１３
ｇと、１６ワードのメモリアレイ１４ａ、１４ｂ、１４
ｃ、１４ｄから構成されている。同図の半導体記憶装置
は６４ワードのメモリアレイを４個の１６ワードのメモ
リアレイのブロック（メモリセルブロック）に分割し、
本発明の第２の態様の実施例において説明したＲＯＭデ
ータを顕在化させる方法を１６ワードのメモリアレイの
各ブロック毎に適用できるようにしたものである。従っ
て、各メモリアレイブロックに対する各ワード線ＷＬを
発生するロウデコーダ１３ｄ、１３ｅ、１３ｆ、１３ｇ
と、１６ワードのメモリアレイ１４ａ、１４ｂ、１４
ｃ、１４ｄは図１〜図３に示す本発明の第２の態様の実
施例において説明したような回路構成および接続を有し
ているので、詳細な図示および説明を省略する。また、
内部アドレス発生回路１５の図示および説明も省略す
る。なお、各メモリアレイ１４ａ、１４ｂ、１４ｃ、１
４ｄのメモリセルの電源にはそれぞれＶｃｃ１、Ｖｃｃ
２、Ｖｃｃ３、Ｖｃｃ４が接続されている。
装置の一実施例の構成回路図を示す。図５に示す半導体
記憶装置はロウデコーダ１３ｄ、１３ｅ、１３ｆ、１３
ｇと、１６ワードのメモリアレイ１４ａ、１４ｂ、１４
ｃ、１４ｄから構成されている。同図の半導体記憶装置
は６４ワードのメモリアレイを４個の１６ワードのメモ
リアレイのブロック（メモリセルブロック）に分割し、
本発明の第２の態様の実施例において説明したＲＯＭデ
ータを顕在化させる方法を１６ワードのメモリアレイの
各ブロック毎に適用できるようにしたものである。従っ
て、各メモリアレイブロックに対する各ワード線ＷＬを
発生するロウデコーダ１３ｄ、１３ｅ、１３ｆ、１３ｇ
と、１６ワードのメモリアレイ１４ａ、１４ｂ、１４
ｃ、１４ｄは図１〜図３に示す本発明の第２の態様の実
施例において説明したような回路構成および接続を有し
ているので、詳細な図示および説明を省略する。また、
内部アドレス発生回路１５の図示および説明も省略す
る。なお、各メモリアレイ１４ａ、１４ｂ、１４ｃ、１
４ｄのメモリセルの電源にはそれぞれＶｃｃ１、Ｖｃｃ
２、Ｖｃｃ３、Ｖｃｃ４が接続されている。
【００３８】ここで図６は、図５に示した本発明の第３
の態様の半導体記憶装置を構成する各々の１６ワードの
メモリアレイのブロックに供給するメモリセルの電源Ｖ
ｃｃ１、Ｖｃｃ２、Ｖｃｃ３、Ｖｃｃ４を発生する電源
制御回路の一実施例の構成回路図である。図６に示す電
源制御回路は４個のＮＯＲゲート２３と、４個のＮＡＮ
Ｄゲート２４と、インバータ２５とから構成されてい
る。同図において、４個のＮＯＲゲート２３の入力端子
にはブロック選択アドレス信号Ｚ０およびＺ１とその反
転信号Ｚ０ｂおよびＺ１ｂが入力されて、その４本の出
力はブロック選択アドレス信号Ｚ０およびＺ１とその反
転信号Ｚ０ｂおよびＺ１ｂのデコード信号となりそれぞ
れ４個のＮＡＮＤゲート２４の一方の入力端子に入力さ
れている。また、メモリセルの電源Ｖｃｃはインバータ
２５の入力端子に入力され、インバータ２５の出力端子
は４個のＮＡＮＤゲート２４のもう一方の入力端子に入
力され、４個のＮＡＮＤゲート２４の出力端子はそれぞ
れメモリセルの電源Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３、Ｖ
ｃｃ４に接続されている。
の態様の半導体記憶装置を構成する各々の１６ワードの
メモリアレイのブロックに供給するメモリセルの電源Ｖ
ｃｃ１、Ｖｃｃ２、Ｖｃｃ３、Ｖｃｃ４を発生する電源
制御回路の一実施例の構成回路図である。図６に示す電
源制御回路は４個のＮＯＲゲート２３と、４個のＮＡＮ
Ｄゲート２４と、インバータ２５とから構成されてい
る。同図において、４個のＮＯＲゲート２３の入力端子
にはブロック選択アドレス信号Ｚ０およびＺ１とその反
転信号Ｚ０ｂおよびＺ１ｂが入力されて、その４本の出
力はブロック選択アドレス信号Ｚ０およびＺ１とその反
転信号Ｚ０ｂおよびＺ１ｂのデコード信号となりそれぞ
れ４個のＮＡＮＤゲート２４の一方の入力端子に入力さ
れている。また、メモリセルの電源Ｖｃｃはインバータ
２５の入力端子に入力され、インバータ２５の出力端子
は４個のＮＡＮＤゲート２４のもう一方の入力端子に入
力され、４個のＮＡＮＤゲート２４の出力端子はそれぞ
れメモリセルの電源Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３、Ｖ
ｃｃ４に接続されている。
【００３９】図５および図６に示す本発明の第３の態様
の半導体記憶装置の動作を説明する。まず、ＲＯＭデー
タを顕在化させたいメモリアレイのブロックをブロック
選択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０
ｂ、Ｚ１ｂによって指定する。図６に示す電源制御回路
によって、ブロック選択アドレス信号Ｚ０およびＺ１に
よって指定したメモリアレイのブロックで使用されてい
るメモリセルの電源のみがＲＯＭデータを顕在化させる
場合にその制御を受け、その他のメモリセルの電源は常
にＨＩＧＨレベルを保持する。これ以後のＲＯＭデータ
を顕在化させる場合の動作は第２の態様の実施例におい
て説明した動作と全く同様であるから、その説明は省略
するがブロック選択アドレス信号Ｚ０およびＺ１によっ
て指定されたメモリアレイのブロックのみにＲＯＭデー
タが顕在化し、その他のメモリアレイのブロックはＳＲ
ＡＭのデータをそのまま保持することができる。
の半導体記憶装置の動作を説明する。まず、ＲＯＭデー
タを顕在化させたいメモリアレイのブロックをブロック
選択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０
ｂ、Ｚ１ｂによって指定する。図６に示す電源制御回路
によって、ブロック選択アドレス信号Ｚ０およびＺ１に
よって指定したメモリアレイのブロックで使用されてい
るメモリセルの電源のみがＲＯＭデータを顕在化させる
場合にその制御を受け、その他のメモリセルの電源は常
にＨＩＧＨレベルを保持する。これ以後のＲＯＭデータ
を顕在化させる場合の動作は第２の態様の実施例におい
て説明した動作と全く同様であるから、その説明は省略
するがブロック選択アドレス信号Ｚ０およびＺ１によっ
て指定されたメモリアレイのブロックのみにＲＯＭデー
タが顕在化し、その他のメモリアレイのブロックはＳＲ
ＡＭのデータをそのまま保持することができる。
【００４０】なお、本実施例では６４ワードのメモリア
レイを４個の１６ワードのメモリアレイのブロックに分
割し、図６に示す電源制御回路によって４個の１６ワー
ドのメモリアレイのブロックの中からブロック選択アド
レス信号Ｚ０およびＺ１によって指定されたブロックの
みに対してＲＯＭデータを顕在化させるものであるが、
本発明はこれに限定されることなく、例えばメモリアレ
イは何ワードでも良く、また何分割しても良いことは言
うまでもない。また、例えば図６に示す電源制御回路に
おいて、ＮＯＲゲート２３の入力端子にはブロック選択
アドレス信号Ｚ０およびＺ１とその反転信号Ｚ０ｂおよ
びＺ１ｂが入力され、選択されたブロックに択一的に電
源電圧Ｖｃｃが供給されているが、本発明はこれに限定
されず、任意の複数を選択できるように構成すれば、例
えばＮＯＲゲート２３に入力する代わりに４本のブロッ
ク選択アドレス信号をＮＡＮＤゲート２４に直接入力す
ることによって、任意の複数のメモリアレイのブロック
に対して同時にＲＯＭデータを顕在化させることができ
る。
レイを４個の１６ワードのメモリアレイのブロックに分
割し、図６に示す電源制御回路によって４個の１６ワー
ドのメモリアレイのブロックの中からブロック選択アド
レス信号Ｚ０およびＺ１によって指定されたブロックの
みに対してＲＯＭデータを顕在化させるものであるが、
本発明はこれに限定されることなく、例えばメモリアレ
イは何ワードでも良く、また何分割しても良いことは言
うまでもない。また、例えば図６に示す電源制御回路に
おいて、ＮＯＲゲート２３の入力端子にはブロック選択
アドレス信号Ｚ０およびＺ１とその反転信号Ｚ０ｂおよ
びＺ１ｂが入力され、選択されたブロックに択一的に電
源電圧Ｖｃｃが供給されているが、本発明はこれに限定
されず、任意の複数を選択できるように構成すれば、例
えばＮＯＲゲート２３に入力する代わりに４本のブロッ
ク選択アドレス信号をＮＡＮＤゲート２４に直接入力す
ることによって、任意の複数のメモリアレイのブロック
に対して同時にＲＯＭデータを顕在化させることができ
る。
【００４１】図７は、本発明の第４の態様の半導体記憶
装置の一実施例の構成回路図である。図７に示す本態様
の半導体記憶装置と図２に示す本発明の第２の態様の実
施例の半導体記憶装置とは、行電源デコーダ２６が追加
された点においてのみ異なる。従って、図７に示す半導
体記憶装置は、行電源デコーダ２６を付加することによ
って行単位でメモリセルの電源を制御できるようにし、
第２の態様のＲＯＭデータの顕在化の方法を行単位（ワ
ード単位）で適用できる様にしたものである。
装置の一実施例の構成回路図である。図７に示す本態様
の半導体記憶装置と図２に示す本発明の第２の態様の実
施例の半導体記憶装置とは、行電源デコーダ２６が追加
された点においてのみ異なる。従って、図７に示す半導
体記憶装置は、行電源デコーダ２６を付加することによ
って行単位でメモリセルの電源を制御できるようにし、
第２の態様のＲＯＭデータの顕在化の方法を行単位（ワ
ード単位）で適用できる様にしたものである。
【００４２】ここで図８は、図７に示す本実施例の半導
体記憶装置の電源制御手段を構成する行電源デコーダ２
６および内部アドレス発生回路１５の一実施例の構成回
路図である。図８に示す行電源デコーダ２６および内部
アドレス発生回路１５と、図２に示す第２の態様の半導
体記憶装置のワード線選択回路を構成するロウデコーダ
１３および内部アドレス発生回路１５とは、内部アドレ
ス発生回路１５を構成するプリデコーダ１５ｃに入力さ
れるセット信号ＳＥＴが反転され、即ち、プリデコーダ
１５が、セット信号ＳＥＴによるワード線選択機能に代
えてセット信号ＳＥＴがＬＯＷレベルの場合に全行の電
源が強制選択される機能を有している点と、行電源デコ
ーダ２６を構成するロウデコーダ１３の出力信号、即ち
ワード線ＷＬ０〜ＷＬ６３をＮＡＮＤゲート２６ａの一
方の入力端子に入力し、ＮＡＮＤゲート２６ａの他方の
入力端子にはメモリセルの電源Ｖｃｃの反転信号を入力
し、その出力信号が各行毎のメモリセルの電源Ｖｃｃ１
〜Ｖｃｃ６４になっている点を除いて同様であるから、
同一の構成要素には同一の符号を付し、その構成および
作用の詳細な説明は省略する。
体記憶装置の電源制御手段を構成する行電源デコーダ２
６および内部アドレス発生回路１５の一実施例の構成回
路図である。図８に示す行電源デコーダ２６および内部
アドレス発生回路１５と、図２に示す第２の態様の半導
体記憶装置のワード線選択回路を構成するロウデコーダ
１３および内部アドレス発生回路１５とは、内部アドレ
ス発生回路１５を構成するプリデコーダ１５ｃに入力さ
れるセット信号ＳＥＴが反転され、即ち、プリデコーダ
１５が、セット信号ＳＥＴによるワード線選択機能に代
えてセット信号ＳＥＴがＬＯＷレベルの場合に全行の電
源が強制選択される機能を有している点と、行電源デコ
ーダ２６を構成するロウデコーダ１３の出力信号、即ち
ワード線ＷＬ０〜ＷＬ６３をＮＡＮＤゲート２６ａの一
方の入力端子に入力し、ＮＡＮＤゲート２６ａの他方の
入力端子にはメモリセルの電源Ｖｃｃの反転信号を入力
し、その出力信号が各行毎のメモリセルの電源Ｖｃｃ１
〜Ｖｃｃ６４になっている点を除いて同様であるから、
同一の構成要素には同一の符号を付し、その構成および
作用の詳細な説明は省略する。
【００４３】図７および図８に示す本実施例の半導体記
憶装置においては、ロウデコーダ１３によって外部アド
レス信号Ｘ０〜Ｘ５の値にかかわらず、全てのワード線
は非選択状態に固定され、外部アドレス信号Ｘ０〜Ｘ５
によって指定された行に対応するメモリセルの電源のみ
に電源電圧Ｖｃｃが供給されるので、選択された任意の
１行のみにＲＯＭデータを顕在化させることができる。
この時、その他の非選択行のメモリセルの電源は常にＨ
ＩＧＨレベルを保持し、通常の電源電圧に固定され、Ｓ
ＲＡＭのデータをそのまま保持することができる。
憶装置においては、ロウデコーダ１３によって外部アド
レス信号Ｘ０〜Ｘ５の値にかかわらず、全てのワード線
は非選択状態に固定され、外部アドレス信号Ｘ０〜Ｘ５
によって指定された行に対応するメモリセルの電源のみ
に電源電圧Ｖｃｃが供給されるので、選択された任意の
１行のみにＲＯＭデータを顕在化させることができる。
この時、その他の非選択行のメモリセルの電源は常にＨ
ＩＧＨレベルを保持し、通常の電源電圧に固定され、Ｓ
ＲＡＭのデータをそのまま保持することができる。
【００４４】なお、本実施例においては１行単位でＲＯ
Ｍデータを顕在化させる場合についてのみ説明している
が、本発明はこれに限定されるものではなく行電源デコ
ーダ２６の構成によって、同時に任意の複数の行に対し
てＲＯＭデータを顕在化させることもできる。また、第
２の態様の様に、メモリアレイ１４をブロック分割し、
ユーザーの使用目的に合わせて適宜メモリアレイの一部
または複数のブロックに対して本態様の行単位によるＲ
ＯＭデータの顕在化の方法を適用すれば、もっとシステ
ムに適合した範囲以内でＲＯＭデータを顕在化すること
ができる。
Ｍデータを顕在化させる場合についてのみ説明している
が、本発明はこれに限定されるものではなく行電源デコ
ーダ２６の構成によって、同時に任意の複数の行に対し
てＲＯＭデータを顕在化させることもできる。また、第
２の態様の様に、メモリアレイ１４をブロック分割し、
ユーザーの使用目的に合わせて適宜メモリアレイの一部
または複数のブロックに対して本態様の行単位によるＲ
ＯＭデータの顕在化の方法を適用すれば、もっとシステ
ムに適合した範囲以内でＲＯＭデータを顕在化すること
ができる。
【００４５】図９は、本発明の第５の態様の半導体記憶
装置を構成するメモリセルの一実施例の構成回路図であ
る。図１に示す本発明の第１の態様の半導体記憶装置を
構成するメモリセルと図９に示す本態様のメモリセルと
の相違点は、ビット線Ｂおよび反転ビット線Ｂｂを介し
て記憶ノードｍ１およびｍ２の電位を強制的にグランド
レベルに引き抜くためのトランジスタ１１および１２を
有する点だけであるから、同一の構成要素には同一の符
号を付し、その詳細な説明は省略する。即ち、図９に示
す本態様のメモリセルの特徴は、図１に示す本発明の第
１の態様の半導体記憶装置を構成するメモリセルに対し
てトランジスタ１１および１２のドレイン端子を、それ
ぞれビット線Ｂおよび反転ビット線Ｂｂに接続し、同様
にソース端子は共に接地して、ゲート端子には共にクロ
ックパルス信号φBLを入力し、このクロックパルス信号
φBLにより接地トランジスタ１１および１２をオンさせ
てビット線Ｂおよび反転ビット線Ｂｂの両方を一時的に
グランドレベルにドライブすることによって、記憶ノー
ドｍ１およびｍ２の初期化を高速で行うことができる点
である。
装置を構成するメモリセルの一実施例の構成回路図であ
る。図１に示す本発明の第１の態様の半導体記憶装置を
構成するメモリセルと図９に示す本態様のメモリセルと
の相違点は、ビット線Ｂおよび反転ビット線Ｂｂを介し
て記憶ノードｍ１およびｍ２の電位を強制的にグランド
レベルに引き抜くためのトランジスタ１１および１２を
有する点だけであるから、同一の構成要素には同一の符
号を付し、その詳細な説明は省略する。即ち、図９に示
す本態様のメモリセルの特徴は、図１に示す本発明の第
１の態様の半導体記憶装置を構成するメモリセルに対し
てトランジスタ１１および１２のドレイン端子を、それ
ぞれビット線Ｂおよび反転ビット線Ｂｂに接続し、同様
にソース端子は共に接地して、ゲート端子には共にクロ
ックパルス信号φBLを入力し、このクロックパルス信号
φBLにより接地トランジスタ１１および１２をオンさせ
てビット線Ｂおよび反転ビット線Ｂｂの両方を一時的に
グランドレベルにドライブすることによって、記憶ノー
ドｍ１およびｍ２の初期化を高速で行うことができる点
である。
【００４６】上記の図９に示すメモリセルからなる本発
明の第５の態様の半導体記憶装置の一実施例の構成回路
図を図１０に示す。図１０に示す本態様の半導体記憶装
置は、図２に示す本発明の第２の態様の半導体記憶装置
と、内部アドレス発生回路１５を構成するアドレスバッ
ファ１５ｄおよびプリデコーダ１５ｅを除いて同一であ
るので、同一の構成要素には同一の符号を付し、その詳
細な説明は省略する。即ち、図１０に示す本態様の半導
体記憶装置は、セット信号ＳＥＴをＨＩＧＨレベルにす
ることによって、アドレスバッファ１５ｄによって強制
的にその全ての出力信号をＨＩＧＨレベルにすることが
できるプリデコーダ１５ｅをセット信号ＳＥＴよりも優
先するクロックパルス信号φSETBによる制御によって、
強制的にその出力信号を全てＬＯＷレベルにすることが
できる。なお、アドレスバッファ１５ｄの具体的な構成
回路は図示しないが、セット信号ＳＥＴをＨＩＧＨレベ
ルにすることによって、強制的にアドレスバッファ１５
ａの全ての出力信号をＨＩＧＨレベルにすることができ
ればどの様な回路でも良い。例えばアドレスバッファ１
５ｄの出力信号にＯＲゲートを追加し、その一方の端子
全てにセット信号ＳＥＴを入力することによって構成す
ることができる。
明の第５の態様の半導体記憶装置の一実施例の構成回路
図を図１０に示す。図１０に示す本態様の半導体記憶装
置は、図２に示す本発明の第２の態様の半導体記憶装置
と、内部アドレス発生回路１５を構成するアドレスバッ
ファ１５ｄおよびプリデコーダ１５ｅを除いて同一であ
るので、同一の構成要素には同一の符号を付し、その詳
細な説明は省略する。即ち、図１０に示す本態様の半導
体記憶装置は、セット信号ＳＥＴをＨＩＧＨレベルにす
ることによって、アドレスバッファ１５ｄによって強制
的にその全ての出力信号をＨＩＧＨレベルにすることが
できるプリデコーダ１５ｅをセット信号ＳＥＴよりも優
先するクロックパルス信号φSETBによる制御によって、
強制的にその出力信号を全てＬＯＷレベルにすることが
できる。なお、アドレスバッファ１５ｄの具体的な構成
回路は図示しないが、セット信号ＳＥＴをＨＩＧＨレベ
ルにすることによって、強制的にアドレスバッファ１５
ａの全ての出力信号をＨＩＧＨレベルにすることができ
ればどの様な回路でも良い。例えばアドレスバッファ１
５ｄの出力信号にＯＲゲートを追加し、その一方の端子
全てにセット信号ＳＥＴを入力することによって構成す
ることができる。
【００４７】ここで図１１は、図１０に示した本態様の
半導体記憶装置のプリデコーダ１５ｅの一実施例の構成
回路図である。図１１に示すプリデコーダ１５ｅは図３
に示す第２の態様のプリデコーダ１５ｃとＰチャネルト
ランジスタ１８およびＮチャネルトランジスタ１９が付
加されている点を除いて同一であるので、同一の構成要
素には同一の符号を付し、その説明は省略する。即ち、
図１１に示すプリデコーダ１５ｅの特徴は、図３に示す
プリデコーダ１５ｃに対して、トランジスタ１７ａ、１
７ｂ、１７ｃのソース端子を短絡してトランジスタ１９
のドレイン端子に接続し、トランジスタ１９のソース端
子は接地している点と、トランジスタ１８のドレイン端
子は信号線ｎ５３に接続してそのソース端子は電源に接
続している点、およびトランジスタ１８および１９のゲ
ート端子にはクロックパルス信号φSETBを入力している
点である。
半導体記憶装置のプリデコーダ１５ｅの一実施例の構成
回路図である。図１１に示すプリデコーダ１５ｅは図３
に示す第２の態様のプリデコーダ１５ｃとＰチャネルト
ランジスタ１８およびＮチャネルトランジスタ１９が付
加されている点を除いて同一であるので、同一の構成要
素には同一の符号を付し、その説明は省略する。即ち、
図１１に示すプリデコーダ１５ｅの特徴は、図３に示す
プリデコーダ１５ｃに対して、トランジスタ１７ａ、１
７ｂ、１７ｃのソース端子を短絡してトランジスタ１９
のドレイン端子に接続し、トランジスタ１９のソース端
子は接地している点と、トランジスタ１８のドレイン端
子は信号線ｎ５３に接続してそのソース端子は電源に接
続している点、およびトランジスタ１８および１９のゲ
ート端子にはクロックパルス信号φSETBを入力している
点である。
【００４８】次に、前述のクロックパルス信号φSETBお
よびφBLを発生する立ち上がり検出回路の一実施例の構
成回路図を図１２に示す。図１２に示した立ち上がり検
出回路はインバータ２０ａ、２０ｂ、２０ｃおよび２０
ｄと、遅延回路２１と、ＮＯＲゲート２２から構成され
ている。同図において、インバータ２０ａの入力端子に
はセット信号ＳＥＴが入力されており、その出力端子は
信号線ｎ７２を介して遅延回路２１の入力端子およびＮ
ＯＲゲート２２の一方の入力端子に入力されている。ま
た、遅延回路２１の出力端子はインバータ２０ｂの入力
端子に入力され、インバータ２０ｂの出力端子は信号線
ｎ７３を介してＮＯＲゲート２２のもう一方の入力端子
に入力されている。ＮＯＲゲートの出力端子はインバー
タ２０ｃの入力端子に入力され、インバータ２０ｃの出
力端子はクロックパルス信号φSE TBとなると同時にイン
バータ２０ｄの入力端子に入力され、インバータ２０ｄ
の出力端子はクロックパルス信号φBLとなっている。な
お、遅延回路２１は入力された信号をある一定時間後に
出力するための回路であり、偶数個のインバータを直列
に接続したものや、積分回路を利用したものなどどの様
な回路でも良い。
よびφBLを発生する立ち上がり検出回路の一実施例の構
成回路図を図１２に示す。図１２に示した立ち上がり検
出回路はインバータ２０ａ、２０ｂ、２０ｃおよび２０
ｄと、遅延回路２１と、ＮＯＲゲート２２から構成され
ている。同図において、インバータ２０ａの入力端子に
はセット信号ＳＥＴが入力されており、その出力端子は
信号線ｎ７２を介して遅延回路２１の入力端子およびＮ
ＯＲゲート２２の一方の入力端子に入力されている。ま
た、遅延回路２１の出力端子はインバータ２０ｂの入力
端子に入力され、インバータ２０ｂの出力端子は信号線
ｎ７３を介してＮＯＲゲート２２のもう一方の入力端子
に入力されている。ＮＯＲゲートの出力端子はインバー
タ２０ｃの入力端子に入力され、インバータ２０ｃの出
力端子はクロックパルス信号φSE TBとなると同時にイン
バータ２０ｄの入力端子に入力され、インバータ２０ｄ
の出力端子はクロックパルス信号φBLとなっている。な
お、遅延回路２１は入力された信号をある一定時間後に
出力するための回路であり、偶数個のインバータを直列
に接続したものや、積分回路を利用したものなどどの様
な回路でも良い。
【００４９】図１３は、図１２に示す立ち上がり検出回
路の動作を示すタイミングチャートである。同図に示す
タイミングチャートは図１２に示す立ち上がり検出回路
への入力信号、即ちセット信号ＳＥＴがＬＯＷレベルか
らＨＩＧＨレベルへと変化した後、再びＬＯＷレベルに
変化する場合の各信号線ｎ７２、ｎ７３および、図１２
に示す立ち上がり検出回路の出力信号、即ち、クロック
パルス信号φSETBおよびクロックパルス信号φBLの動作
を示している。まず、セット信号ＳＥＴがＬＯＷレベル
である場合、各信号線ｎ７２、ｎ７３、クロックパルス
信号φSETBおよびクロックパルス信号φBLの状態は、そ
れぞれＨＩＧＨレベル、ＬＯＷレベル、ＨＩＧＨレベル
およびＬＯＷレベルである。次に、セット信号ＳＥＴが
ＬＯＷレベルからＨＩＧＨレベルへと変化した場合、信
号線ｎ７２はインバータ２０ａによって反転されるので
ＬＯＷレベルとなり、信号線ｎ７３は遅延回路によって
一定時間だけ遅延した後にインバータ２０ｂによって反
転されてＨＩＧＨレベルとなる。またクロックパルス信
号φSETBはＮＯＲゲート２２およびインバータ２０ｃに
よって、信号線ｎ７２およびｎ７３の論理和となるから
信号線ｎ７２が立ち下がった直後に立ち下がり、信号線
ｎ７３が立ち上がった直後に立ち上がる。同様に、クロ
ックパルス信号φBLはインバータ２０ｄによってクロッ
クパルス信号φSETBが反転された信号であるから、信号
線ｎ７２が立ち下がった直後に立ち上がり、信号線ｎ７
３が立ち上がった直後に立ち下がる。従って、セット信
号ＳＥＴが立ち上がると遅延回路２１によって指定され
た一定時間、クロックパルス信号φSETBはＬＯＷレベル
になり、クロックパルス信号φBLはＨＩＧＨレベルにな
る。なお、本発明はこれに限定されず、同様なタイミン
グを発生できる回路であればどの様な回路でも良い。
路の動作を示すタイミングチャートである。同図に示す
タイミングチャートは図１２に示す立ち上がり検出回路
への入力信号、即ちセット信号ＳＥＴがＬＯＷレベルか
らＨＩＧＨレベルへと変化した後、再びＬＯＷレベルに
変化する場合の各信号線ｎ７２、ｎ７３および、図１２
に示す立ち上がり検出回路の出力信号、即ち、クロック
パルス信号φSETBおよびクロックパルス信号φBLの動作
を示している。まず、セット信号ＳＥＴがＬＯＷレベル
である場合、各信号線ｎ７２、ｎ７３、クロックパルス
信号φSETBおよびクロックパルス信号φBLの状態は、そ
れぞれＨＩＧＨレベル、ＬＯＷレベル、ＨＩＧＨレベル
およびＬＯＷレベルである。次に、セット信号ＳＥＴが
ＬＯＷレベルからＨＩＧＨレベルへと変化した場合、信
号線ｎ７２はインバータ２０ａによって反転されるので
ＬＯＷレベルとなり、信号線ｎ７３は遅延回路によって
一定時間だけ遅延した後にインバータ２０ｂによって反
転されてＨＩＧＨレベルとなる。またクロックパルス信
号φSETBはＮＯＲゲート２２およびインバータ２０ｃに
よって、信号線ｎ７２およびｎ７３の論理和となるから
信号線ｎ７２が立ち下がった直後に立ち下がり、信号線
ｎ７３が立ち上がった直後に立ち上がる。同様に、クロ
ックパルス信号φBLはインバータ２０ｄによってクロッ
クパルス信号φSETBが反転された信号であるから、信号
線ｎ７２が立ち下がった直後に立ち上がり、信号線ｎ７
３が立ち上がった直後に立ち下がる。従って、セット信
号ＳＥＴが立ち上がると遅延回路２１によって指定され
た一定時間、クロックパルス信号φSETBはＬＯＷレベル
になり、クロックパルス信号φBLはＨＩＧＨレベルにな
る。なお、本発明はこれに限定されず、同様なタイミン
グを発生できる回路であればどの様な回路でも良い。
【００５０】図９、図１０および図１１に示す本発明の
第５の態様の半導体記憶装置において、図１０に示す６
４ワードのメモリアレイ１４全てのメモリセルに対して
ＲＯＭデータを顕在化させるための回路動作を詳しく説
明する。図９に示すメモリセルにおいて、記憶ノードｍ
１およびｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧ
Ｈレベルを保持しており、また、高抵抗負荷５の抵抗値
は高抵抗負荷６の抵抗値よりも小さく設定されている、
即ち、ＲＯＭデータを顕在化させた場合には、記憶ノー
ドｍ１およびｍ２の値がそれぞれＨＩＧＨレベルおよび
ＬＯＷレベルになるものとして、図１４に示すタイミン
グチャートに従って本態様の半導体記憶装置の動作を説
明する。
第５の態様の半導体記憶装置において、図１０に示す６
４ワードのメモリアレイ１４全てのメモリセルに対して
ＲＯＭデータを顕在化させるための回路動作を詳しく説
明する。図９に示すメモリセルにおいて、記憶ノードｍ
１およびｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧ
Ｈレベルを保持しており、また、高抵抗負荷５の抵抗値
は高抵抗負荷６の抵抗値よりも小さく設定されている、
即ち、ＲＯＭデータを顕在化させた場合には、記憶ノー
ドｍ１およびｍ２の値がそれぞれＨＩＧＨレベルおよび
ＬＯＷレベルになるものとして、図１４に示すタイミン
グチャートに従って本態様の半導体記憶装置の動作を説
明する。
【００５１】まず、セット信号ＳＥＴがＬＯＷレベルで
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。メモリセルの電源は常にＨ
ＩＧＨレベルであり、上述の通り、記憶ノードｍ１およ
びｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧＨレベ
ルを保持している。なお、図１４のタイミングチャート
において、記憶ノードｍ１は点線で、記憶ノードｍ２は
実線で示してある。また、外部アドレス信号Ｘ０〜Ｘ５
によって指定されているワードのワード線ＷＬはＨＩＧ
Ｈレベルであり、その他のワード線ＷＬはＬＯＷレベル
である。なお、図１４のタイミングチャートにおいて外
部アドレス信号Ｘ０〜Ｘ５によって指定されているワー
ドのワード線ＷＬは実線で、その他のワード線ＷＬは点
線で示されている。さらに、クロックパルス信号φSETB
およびφBLはそれぞれＨＩＧＨレベルおよびＬＯＷレベ
ルであり、図１４のタイミングチャートにおいて、それ
ぞれ実線および点線で示されている。
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。メモリセルの電源は常にＨ
ＩＧＨレベルであり、上述の通り、記憶ノードｍ１およ
びｍ２の値はそれぞれＬＯＷレベルおよびＨＩＧＨレベ
ルを保持している。なお、図１４のタイミングチャート
において、記憶ノードｍ１は点線で、記憶ノードｍ２は
実線で示してある。また、外部アドレス信号Ｘ０〜Ｘ５
によって指定されているワードのワード線ＷＬはＨＩＧ
Ｈレベルであり、その他のワード線ＷＬはＬＯＷレベル
である。なお、図１４のタイミングチャートにおいて外
部アドレス信号Ｘ０〜Ｘ５によって指定されているワー
ドのワード線ＷＬは実線で、その他のワード線ＷＬは点
線で示されている。さらに、クロックパルス信号φSETB
およびφBLはそれぞれＨＩＧＨレベルおよびＬＯＷレベ
ルであり、図１４のタイミングチャートにおいて、それ
ぞれ実線および点線で示されている。
【００５２】次に、セット信号ＳＥＴをＨＩＧＨレベル
にした場合、図１２に示す立ち上がり検出回路によっ
て、クロックパルス信号φSETBおよびφBLが同時にそれ
ぞれＬＯＷレベルおよびＨＩＧＨレベルとなる。まず、
クロックパルス信号φSETBがＬＯＷレベルになることに
よって、図１１に示すプリデコーダ１５ｅにおいて、ト
ランジスタ１８および１９はそれぞれオン（ＯＮ）およ
びオフ（ＯＦＦ）となり、その他の入力信号、即ち信号
線ｎ５１およびｎ５２の値に係わらず信号線ｎ５３はＨ
ＩＧＨレベルとなり、インバータを介して信号線ｎ５４
はＬＯＷレベルとなる。従って、図１１に示すプリデコ
ーダ１５ｅの全ての出力はＬＯＷレベルとなり、ロウデ
コーダ１３を構成するＮＯＲゲート１３ｃの一方の入力
端子に入力される。また前述の様に、外部アドレス信号
Ｘ０〜Ｘ３のアドレスバッファ１５ｄはセット信号ＳＥ
ＴがＨＩＧＨレベルになると、強制的にその出力信号が
全てＨＩＧＨレベルになるので、ロウデコーダ１３を構
成するＮＡＮＤゲート１３ｂの出力は全てＬＯＷレベル
となる。従って、ロウデコーダ１３を構成するＮＯＲゲ
ート１３ｃの出力、即ちワード線ＷＬ０〜ＷＬ６３は全
てＨＩＧＨレベルになり、メモリアレイ１４の全てのメ
モリセルの記憶ノードｍ１およびｍ２は、それぞれトラ
ンスファゲート３および４を介してビット線Ｂおよび反
転ビット線Ｂｂに接続される。次に、クロックパルス信
号φBLがＨＩＧＨレベルになることによって、図９に示
すメモリセルにおける、トランジスタ１１および１２は
共にオン（ＯＮ）となり、上述の様にメモリアレイ１４
の全てのメモリセルの記憶ノードｍ１およびｍ２は、そ
れぞれトランスファゲート３および４を介してビット線
Ｂおよび反転ビット線Ｂｂに接続されるから、メモリセ
ルの記憶ノードｍ２は寄生容量１０に充電された電荷が
トランジスタ１２を介して引き抜かれ、極めて高速にＬ
ＯＷレベルとなる。従って、記憶ノードｍ１およびｍ２
は共にＬＯＷレベルに初期化される。
にした場合、図１２に示す立ち上がり検出回路によっ
て、クロックパルス信号φSETBおよびφBLが同時にそれ
ぞれＬＯＷレベルおよびＨＩＧＨレベルとなる。まず、
クロックパルス信号φSETBがＬＯＷレベルになることに
よって、図１１に示すプリデコーダ１５ｅにおいて、ト
ランジスタ１８および１９はそれぞれオン（ＯＮ）およ
びオフ（ＯＦＦ）となり、その他の入力信号、即ち信号
線ｎ５１およびｎ５２の値に係わらず信号線ｎ５３はＨ
ＩＧＨレベルとなり、インバータを介して信号線ｎ５４
はＬＯＷレベルとなる。従って、図１１に示すプリデコ
ーダ１５ｅの全ての出力はＬＯＷレベルとなり、ロウデ
コーダ１３を構成するＮＯＲゲート１３ｃの一方の入力
端子に入力される。また前述の様に、外部アドレス信号
Ｘ０〜Ｘ３のアドレスバッファ１５ｄはセット信号ＳＥ
ＴがＨＩＧＨレベルになると、強制的にその出力信号が
全てＨＩＧＨレベルになるので、ロウデコーダ１３を構
成するＮＡＮＤゲート１３ｂの出力は全てＬＯＷレベル
となる。従って、ロウデコーダ１３を構成するＮＯＲゲ
ート１３ｃの出力、即ちワード線ＷＬ０〜ＷＬ６３は全
てＨＩＧＨレベルになり、メモリアレイ１４の全てのメ
モリセルの記憶ノードｍ１およびｍ２は、それぞれトラ
ンスファゲート３および４を介してビット線Ｂおよび反
転ビット線Ｂｂに接続される。次に、クロックパルス信
号φBLがＨＩＧＨレベルになることによって、図９に示
すメモリセルにおける、トランジスタ１１および１２は
共にオン（ＯＮ）となり、上述の様にメモリアレイ１４
の全てのメモリセルの記憶ノードｍ１およびｍ２は、そ
れぞれトランスファゲート３および４を介してビット線
Ｂおよび反転ビット線Ｂｂに接続されるから、メモリセ
ルの記憶ノードｍ２は寄生容量１０に充電された電荷が
トランジスタ１２を介して引き抜かれ、極めて高速にＬ
ＯＷレベルとなる。従って、記憶ノードｍ１およびｍ２
は共にＬＯＷレベルに初期化される。
【００５３】全てのメモリセルの記憶ノードｍ１および
ｍ２がＬＯＷレベルに初期化された後、クロックパルス
信号φSETBおよびφBLが再び、それぞれＨＩＧＨレベル
およびＬＯＷレベルへと変化する。これは前述の様に、
図１２の立ち上がり検出回路において遅延回路２１の遅
延時間を調整することによって、全てのメモリセルの記
憶ノードｍ１およびｍ２がＬＯＷレベルに初期化された
後に、クロックパルス信号φSETBおよびφBLを、それぞ
れＨＩＧＨレベルおよびＬＯＷレベルにすることができ
る。クロックパルス信号φSETBがＨＩＧＨレベルになる
と、図１１に示すプリデコーダ１５ｅにおいて、トラン
ジスタ１８および１９はそれぞれオフ（ＯＦＦ）および
オン（ＯＮ）となり、また同時に、セット信号ＳＥＴは
ＨＩＧＨレベルのままであるから、トランジスタ１６ａ
および１７ａはそれぞれオフ（ＯＦＦ）およびオン（Ｏ
Ｎ）となる。即ち、図１１のプリデコーダ１５ｅにおい
て、その他の入力信号、即ち信号線ｎ５１およびｎ５２
に入力される信号ＡＸ４、ＡＸ４ｂ、ＡＸ５、ＡＸ５ｂ
に係わらず信号線ｎ５３はＬＯＷレベルとなり、インバ
ータを介して信号線ｎ５４はＨＩＧＨレベルとなる。従
って、図１０に示すプリデコーダ１５ｅの全ての出力Ａ
Ｐ１〜ＡＰ４はＨＩＧＨレベルになり、ロウデコーダ１
３を構成するＮＯＲゲート１３ｃの一方の入力端子に入
力されて、その出力信号であるワード線ＷＬ０〜ＷＬ６
３は全てＬＯＷレベルになる。
ｍ２がＬＯＷレベルに初期化された後、クロックパルス
信号φSETBおよびφBLが再び、それぞれＨＩＧＨレベル
およびＬＯＷレベルへと変化する。これは前述の様に、
図１２の立ち上がり検出回路において遅延回路２１の遅
延時間を調整することによって、全てのメモリセルの記
憶ノードｍ１およびｍ２がＬＯＷレベルに初期化された
後に、クロックパルス信号φSETBおよびφBLを、それぞ
れＨＩＧＨレベルおよびＬＯＷレベルにすることができ
る。クロックパルス信号φSETBがＨＩＧＨレベルになる
と、図１１に示すプリデコーダ１５ｅにおいて、トラン
ジスタ１８および１９はそれぞれオフ（ＯＦＦ）および
オン（ＯＮ）となり、また同時に、セット信号ＳＥＴは
ＨＩＧＨレベルのままであるから、トランジスタ１６ａ
および１７ａはそれぞれオフ（ＯＦＦ）およびオン（Ｏ
Ｎ）となる。即ち、図１１のプリデコーダ１５ｅにおい
て、その他の入力信号、即ち信号線ｎ５１およびｎ５２
に入力される信号ＡＸ４、ＡＸ４ｂ、ＡＸ５、ＡＸ５ｂ
に係わらず信号線ｎ５３はＬＯＷレベルとなり、インバ
ータを介して信号線ｎ５４はＨＩＧＨレベルとなる。従
って、図１０に示すプリデコーダ１５ｅの全ての出力Ａ
Ｐ１〜ＡＰ４はＨＩＧＨレベルになり、ロウデコーダ１
３を構成するＮＯＲゲート１３ｃの一方の入力端子に入
力されて、その出力信号であるワード線ＷＬ０〜ＷＬ６
３は全てＬＯＷレベルになる。
【００５４】ワード線ＷＬ０〜ＷＬ６３が全てＬＯＷレ
ベルになると、記憶ノードｍ１およびｍ２はそれぞれビ
ット線Ｂおよび反転ビット線Ｂｂから切り離されて、高
抵抗負荷５および６を介して記憶ノードｍ１およびｍ２
の寄生容量９および１０は共に充電されるが、高抵抗負
荷５の抵抗値が高抵抗負荷６の抵抗値よりも小さいの
で、時定数の違いによって記憶ノードｍ１の電位上昇速
度は記憶ノードｍ２の電位上昇速度を上回る。従って、
記憶ノードｍ１がゲート端子に入力されているトランジ
スタ８が記憶ノードｍ２がゲート端子に入力されている
トランジスタ７よりも先にオン（ＯＮ）となり、瞬時に
記憶ノードｍ２の寄生容量１０に充電された電荷は放電
されてメモリセルの状態が安定する。即ち、全てのメモ
リセルに対してＲＯＭデータを顕在化することができ
た。
ベルになると、記憶ノードｍ１およびｍ２はそれぞれビ
ット線Ｂおよび反転ビット線Ｂｂから切り離されて、高
抵抗負荷５および６を介して記憶ノードｍ１およびｍ２
の寄生容量９および１０は共に充電されるが、高抵抗負
荷５の抵抗値が高抵抗負荷６の抵抗値よりも小さいの
で、時定数の違いによって記憶ノードｍ１の電位上昇速
度は記憶ノードｍ２の電位上昇速度を上回る。従って、
記憶ノードｍ１がゲート端子に入力されているトランジ
スタ８が記憶ノードｍ２がゲート端子に入力されている
トランジスタ７よりも先にオン（ＯＮ）となり、瞬時に
記憶ノードｍ２の寄生容量１０に充電された電荷は放電
されてメモリセルの状態が安定する。即ち、全てのメモ
リセルに対してＲＯＭデータを顕在化することができ
た。
【００５５】最後に、セット信号ＳＥＴをＨＩＧＨレベ
ルからＬＯＷレベルに戻した場合、図１１に示すプリデ
コーダ１５ｅは、その入力信号、即ち信号線ｎ５１およ
びｎ５２に従った出力信号、即ち信号線ｎ５４を出力す
る。また、アドレスバッファ１５ｄも外部アドレス信号
Ｘ０〜Ｘ３に従った内部アドレスを出力するので、ロウ
デコーダ１３からは外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されたワード線ＷＬのみにＨＩＧＨレベルが出力
され、その他のワード線ＷＬはＬＯＷレベルが出力され
る。従って、通常のＲＡＭとして動作する状態に復帰す
ることができる。
ルからＬＯＷレベルに戻した場合、図１１に示すプリデ
コーダ１５ｅは、その入力信号、即ち信号線ｎ５１およ
びｎ５２に従った出力信号、即ち信号線ｎ５４を出力す
る。また、アドレスバッファ１５ｄも外部アドレス信号
Ｘ０〜Ｘ３に従った内部アドレスを出力するので、ロウ
デコーダ１３からは外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されたワード線ＷＬのみにＨＩＧＨレベルが出力
され、その他のワード線ＷＬはＬＯＷレベルが出力され
る。従って、通常のＲＡＭとして動作する状態に復帰す
ることができる。
【００５６】なお、図１２の立ち上がり検出回路を使用
して、セット信号ＳＥＴからクロックパルス信号φSETB
およびφBLを発生する場合に、クロックパルス信号φBL
の立ち下がるタイミングをクロックパルス信号φSETBが
立ち上がるタイミングよりも遅くなる様にした方が、Ｒ
ＯＭデータを顕在化させる場合の動作をより安定した状
態で行うことができる。即ち、図９のメモリセルにおい
て、クロックパルス信号φBLの立ち下がるタイミングを
クロックパルス信号φSETBが立ち上がるタイミングより
も遅くなる様にした場合、記憶ノードｍ１およびｍ２の
寄生容量９または１０に充電された電荷がトランジスタ
１１および１２によって完全に引き抜かれた状態で、ト
ランスファゲート３および４がオフ（ＯＦＦ）となるの
で、確実に記憶ノードｍ１およびｍ２の電位をＬＯＷレ
ベルに初期化することができる。一方、クロックパルス
信号φBLの立ち下がるタイミングをクロックパルス信号
φ SETBが立ち上がるタイミングよりも早くなる様にした
場合、記憶ノードｍ１およびｍ２の寄生容量９または１
０に充電された電荷がトランジスタ１１および１２によ
って完全に引き抜かれるが、トランジスタ１１および１
２がオフ（ＯＦＦ）になると、トランジスタ１および２
がビット線Ｂおよび反転ビット線Ｂｂをプルアップする
ので、同時に寄生容量９および１０も再充電されること
になる。その後トランスファゲート３および４がオフ
（ＯＦＦ）となるので、確実に記憶ノードｍ１およびｍ
２の電位をＬＯＷレベルに初期化することができない。
して、セット信号ＳＥＴからクロックパルス信号φSETB
およびφBLを発生する場合に、クロックパルス信号φBL
の立ち下がるタイミングをクロックパルス信号φSETBが
立ち上がるタイミングよりも遅くなる様にした方が、Ｒ
ＯＭデータを顕在化させる場合の動作をより安定した状
態で行うことができる。即ち、図９のメモリセルにおい
て、クロックパルス信号φBLの立ち下がるタイミングを
クロックパルス信号φSETBが立ち上がるタイミングより
も遅くなる様にした場合、記憶ノードｍ１およびｍ２の
寄生容量９または１０に充電された電荷がトランジスタ
１１および１２によって完全に引き抜かれた状態で、ト
ランスファゲート３および４がオフ（ＯＦＦ）となるの
で、確実に記憶ノードｍ１およびｍ２の電位をＬＯＷレ
ベルに初期化することができる。一方、クロックパルス
信号φBLの立ち下がるタイミングをクロックパルス信号
φ SETBが立ち上がるタイミングよりも早くなる様にした
場合、記憶ノードｍ１およびｍ２の寄生容量９または１
０に充電された電荷がトランジスタ１１および１２によ
って完全に引き抜かれるが、トランジスタ１１および１
２がオフ（ＯＦＦ）になると、トランジスタ１および２
がビット線Ｂおよび反転ビット線Ｂｂをプルアップする
ので、同時に寄生容量９および１０も再充電されること
になる。その後トランスファゲート３および４がオフ
（ＯＦＦ）となるので、確実に記憶ノードｍ１およびｍ
２の電位をＬＯＷレベルに初期化することができない。
【００５７】なお、本態様によるメモリセルは高抵抗負
荷５および６と比較してオン（ＯＮ）となった時の抵抗
値が低いトランジスタ１１および１２を付加して、寄生
容量９または１０に充電された電荷を高速に引き抜くこ
とができるので、図１に示す第１の態様のメモリセルと
比較して極めて短時間で記憶ノードｍ１およびｍ２をＬ
ＯＷレベルに初期化することができ、従って、ＲＯＭデ
ータの顕在化にかかる時間を短縮することができる。ま
た、本態様においても図２に示す第２の態様の半導体記
憶装置と同様に、ＲＯＭデータの顕在化の動作はまずシ
ステム電源投入時に自動的に行われる。また、システム
電源投入後は外部から入力されるセット信号ＳＥＴによ
って任意の時にＲＯＭデータを顕在化することもでき
る。
荷５および６と比較してオン（ＯＮ）となった時の抵抗
値が低いトランジスタ１１および１２を付加して、寄生
容量９または１０に充電された電荷を高速に引き抜くこ
とができるので、図１に示す第１の態様のメモリセルと
比較して極めて短時間で記憶ノードｍ１およびｍ２をＬ
ＯＷレベルに初期化することができ、従って、ＲＯＭデ
ータの顕在化にかかる時間を短縮することができる。ま
た、本態様においても図２に示す第２の態様の半導体記
憶装置と同様に、ＲＯＭデータの顕在化の動作はまずシ
ステム電源投入時に自動的に行われる。また、システム
電源投入後は外部から入力されるセット信号ＳＥＴによ
って任意の時にＲＯＭデータを顕在化することもでき
る。
【００５８】図１５は、本発明の第６の態様の半導体記
憶装置を構成するクロックパルス信号発生回路の一実施
例の構成回路図である。図１５に示すクロックパルス信
号発生回路は、図９に示す本発明の第５の態様の半導体
記憶装置を構成するメモリアレイ１４を４個のブロック
に分割して、各ブロック毎にＲＯＭデータを顕在化させ
るためのクロックパルス信号φSETB１〜φSETB４および
φBL１〜φBL４を発生するため回路であり、４個のＮＡ
ＮＤゲート２７ａと、同様にクロックパルス信号φBL１
〜φBL４を発生するための４個のＮＡＮＤゲート２７ｂ
とから構成されている。同図において、ＮＡＮＤゲート
２７ａおよび２７ｂの第１および第２の入力端子には、
それぞれブロック選択アドレス信号Ｚ０、Ｚ１およびそ
の反転信号Ｚ０ｂ、Ｚ１ｂがデコードされる様に入力さ
れ、第３の入力端子にはクロックパルス信号φSETBおよ
びφBLが入力されている。そして、ＮＡＮＤゲート２７
ａおよび２７ｂの出力はそれぞれブロック選択アドレス
信号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、Ｚ１ｂのデ
コード信号となり、それぞれクロックパルス信号φ SETB
１〜φSETB４およびφBL１〜φBL４を発生する。なお、
メモリアレイ１４を４個に分割することによって４個の
プリデコーダ１３ｅが必要となるが、本態様の半導体記
憶装置全体の構成回路図を図示することは省略する。
憶装置を構成するクロックパルス信号発生回路の一実施
例の構成回路図である。図１５に示すクロックパルス信
号発生回路は、図９に示す本発明の第５の態様の半導体
記憶装置を構成するメモリアレイ１４を４個のブロック
に分割して、各ブロック毎にＲＯＭデータを顕在化させ
るためのクロックパルス信号φSETB１〜φSETB４および
φBL１〜φBL４を発生するため回路であり、４個のＮＡ
ＮＤゲート２７ａと、同様にクロックパルス信号φBL１
〜φBL４を発生するための４個のＮＡＮＤゲート２７ｂ
とから構成されている。同図において、ＮＡＮＤゲート
２７ａおよび２７ｂの第１および第２の入力端子には、
それぞれブロック選択アドレス信号Ｚ０、Ｚ１およびそ
の反転信号Ｚ０ｂ、Ｚ１ｂがデコードされる様に入力さ
れ、第３の入力端子にはクロックパルス信号φSETBおよ
びφBLが入力されている。そして、ＮＡＮＤゲート２７
ａおよび２７ｂの出力はそれぞれブロック選択アドレス
信号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、Ｚ１ｂのデ
コード信号となり、それぞれクロックパルス信号φ SETB
１〜φSETB４およびφBL１〜φBL４を発生する。なお、
メモリアレイ１４を４個に分割することによって４個の
プリデコーダ１３ｅが必要となるが、本態様の半導体記
憶装置全体の構成回路図を図示することは省略する。
【００５９】図１５に示すクロックパルス信号発生回路
は、図１０に示す本発明の第５の態様の半導体記憶装置
において、ＲＯＭデータを顕在化させる方法を各ブロッ
クを単位として適用できる様にしたものであり、ブロッ
ク選択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０
ｂ、Ｚ１ｂによって指定されたブロックに対応するクロ
ックパルス信号φSETBおよびφBLのみがＲＯＭデータを
顕在化させる場合にその制御を受け、その他のクロック
パルス信号φSETBおよびφBLは常にそれぞれＨＩＧＨレ
ベルおよびＬＯＷレベルを保持する。即ち、ブロック選
択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、
Ｚ１ｂによって指定されたブロックに対してのみＲＯＭ
データを顕在化することができ、その他のメモリアレイ
のブロックはＳＲＡＭのデータをそのまま保持すること
ができる。
は、図１０に示す本発明の第５の態様の半導体記憶装置
において、ＲＯＭデータを顕在化させる方法を各ブロッ
クを単位として適用できる様にしたものであり、ブロッ
ク選択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０
ｂ、Ｚ１ｂによって指定されたブロックに対応するクロ
ックパルス信号φSETBおよびφBLのみがＲＯＭデータを
顕在化させる場合にその制御を受け、その他のクロック
パルス信号φSETBおよびφBLは常にそれぞれＨＩＧＨレ
ベルおよびＬＯＷレベルを保持する。即ち、ブロック選
択アドレス信号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、
Ｚ１ｂによって指定されたブロックに対してのみＲＯＭ
データを顕在化することができ、その他のメモリアレイ
のブロックはＳＲＡＭのデータをそのまま保持すること
ができる。
【００６０】なお、本態様では６４ワードのメモリアレ
イを４個の１６ワードのメモリアレイのブロックに分割
し、図１５に示すクロックパルス信号発生回路によって
４個の１６ワードのメモリアレイのブロックの中からブ
ロック選択アドレス信号Ｚ０およびＺ１によって指定さ
れたブロックのみに対してＲＯＭデータを顕在化させる
ものであるが、本発明はこれに限定されることなく、例
えばメモリアレイは何ワードでも良く、また何分割して
も良いことは言うまでもない。また、図１５に示すクロ
ックパルス信号発生回路においては、ＮＡＮＤゲート２
７ａおよび２７ｂの入力端子にブロック選択アドレス信
号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、Ｚ１ｂを入力
し、択一的にブロックを選択しているが、本発明はこれ
に限定されず、任意の複数のブロックを選択できればよ
く、その代わりに４本のブロック選択アドレス信号をＮ
ＡＮＤゲート２７ａおよび２７ｂに直接入力することに
よって、任意の複数のメモリアレイのブロックに対して
同時にＲＯＭデータを顕在化させても良い。
イを４個の１６ワードのメモリアレイのブロックに分割
し、図１５に示すクロックパルス信号発生回路によって
４個の１６ワードのメモリアレイのブロックの中からブ
ロック選択アドレス信号Ｚ０およびＺ１によって指定さ
れたブロックのみに対してＲＯＭデータを顕在化させる
ものであるが、本発明はこれに限定されることなく、例
えばメモリアレイは何ワードでも良く、また何分割して
も良いことは言うまでもない。また、図１５に示すクロ
ックパルス信号発生回路においては、ＮＡＮＤゲート２
７ａおよび２７ｂの入力端子にブロック選択アドレス信
号Ｚ０、Ｚ１およびその反転信号Ｚ０ｂ、Ｚ１ｂを入力
し、択一的にブロックを選択しているが、本発明はこれ
に限定されず、任意の複数のブロックを選択できればよ
く、その代わりに４本のブロック選択アドレス信号をＮ
ＡＮＤゲート２７ａおよび２７ｂに直接入力することに
よって、任意の複数のメモリアレイのブロックに対して
同時にＲＯＭデータを顕在化させても良い。
【００６１】図１６は、本発明の第７の態様の半導体記
憶装置を構成するロウデコーダの一実施例の構成回路図
である。図１６に示すロウデコーダは、図１０に示す本
発明の第５の態様の半導体記憶装置を構成するメモリア
レイ１４に対して、各行毎にＲＯＭデータを顕在化させ
るようにしたものである。図１０に示す本発明の第５の
態様の半導体記憶装置を構成するロウデコーダ１３と図
１６に示すロウデコーダとの相違点は、ＮＯＲゲート１
３ｃの出力信号をＮＡＮＤゲート２８の一方の入力端子
に入力し、ＮＡＮＤゲート２８のもう一方の入力端子に
はワード線制御信号ＳＥＴｂを入力し、その出力信号を
ワード線ＷＬ０〜ＷＬ６３とした点のみである。なお、
本態様においては図１０に示す第５の態様の半導体記憶
装置の様に、ＲＯＭデータを顕在化させる場合に全ての
ワード線を強制的にＨＩＧＨレベルにする必要はない。
クロックパルス信号φSETBは必要ないので、プリデコー
ダは図１１に示すプリデコダ１５ｅの代わりに図３に示
すプリデコーダ１５ｃを使用することができる。
憶装置を構成するロウデコーダの一実施例の構成回路図
である。図１６に示すロウデコーダは、図１０に示す本
発明の第５の態様の半導体記憶装置を構成するメモリア
レイ１４に対して、各行毎にＲＯＭデータを顕在化させ
るようにしたものである。図１０に示す本発明の第５の
態様の半導体記憶装置を構成するロウデコーダ１３と図
１６に示すロウデコーダとの相違点は、ＮＯＲゲート１
３ｃの出力信号をＮＡＮＤゲート２８の一方の入力端子
に入力し、ＮＡＮＤゲート２８のもう一方の入力端子に
はワード線制御信号ＳＥＴｂを入力し、その出力信号を
ワード線ＷＬ０〜ＷＬ６３とした点のみである。なお、
本態様においては図１０に示す第５の態様の半導体記憶
装置の様に、ＲＯＭデータを顕在化させる場合に全ての
ワード線を強制的にＨＩＧＨレベルにする必要はない。
クロックパルス信号φSETBは必要ないので、プリデコー
ダは図１１に示すプリデコダ１５ｅの代わりに図３に示
すプリデコーダ１５ｃを使用することができる。
【００６２】ここで図１７は、図１０に示す半導体記憶
装置のメモリアレイ１４に対して、各行毎にＲＯＭデー
タを顕在化させるようにした場合の動作のタイミングチ
ャートである。図１６に示すロウデコーダおよび図１７
のタイミングチャートに示す本態様の半導体記憶装置
は、図１０に示す本発明の第５の態様の半導体記憶装置
によるＲＯＭデータを顕在化させる方法を各行を単位と
して適用できる様にしたものであるから、その詳細な説
明は省略するが、本態様においてＲＯＭデータを顕在化
させる場合の動作について簡単に説明する。
装置のメモリアレイ１４に対して、各行毎にＲＯＭデー
タを顕在化させるようにした場合の動作のタイミングチ
ャートである。図１６に示すロウデコーダおよび図１７
のタイミングチャートに示す本態様の半導体記憶装置
は、図１０に示す本発明の第５の態様の半導体記憶装置
によるＲＯＭデータを顕在化させる方法を各行を単位と
して適用できる様にしたものであるから、その詳細な説
明は省略するが、本態様においてＲＯＭデータを顕在化
させる場合の動作について簡単に説明する。
【００６３】まず、セット信号ＳＥＴがＬＯＷレベルで
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。ワード線制御信号ＳＥＴｂ
はＨＩＧＨレベル、クロックパルス信号φBLはＬＯＷレ
ベル、外部アドレス信号Ｘ０〜Ｘ５によって指定されて
いるワード線ＷＬはＨＩＧＨレベル、ビット線Ｂおよび
反転ビット線ＢｂはそれぞれＨＩＧＨレベルおよびＬＯ
Ｗレベル、記憶ノードｍ１およびｍ２はそれぞれＨＩＧ
ＨレベルおよびＬＯＷレベルである。
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。ワード線制御信号ＳＥＴｂ
はＨＩＧＨレベル、クロックパルス信号φBLはＬＯＷレ
ベル、外部アドレス信号Ｘ０〜Ｘ５によって指定されて
いるワード線ＷＬはＨＩＧＨレベル、ビット線Ｂおよび
反転ビット線ＢｂはそれぞれＨＩＧＨレベルおよびＬＯ
Ｗレベル、記憶ノードｍ１およびｍ２はそれぞれＨＩＧ
ＨレベルおよびＬＯＷレベルである。
【００６４】次に、セット信号ＳＥＴをＨＩＧＨレベル
にした場合、その立ち上がりを検出してクロックパルス
信号φBLがＨＩＧＨレベルとなるので、外部アドレス信
号Ｘ０〜Ｘ５によって指定されている行のメモリセルの
記憶ノードｍ２は寄生容量１０に充電された電荷がトラ
ンジスタ１２を介して引き抜かれ、速やかにＬＯＷレベ
ルに初期化される。従って、記憶ノードｍ１およびｍ２
は共にＬＯＷレベルに初期化される。
にした場合、その立ち上がりを検出してクロックパルス
信号φBLがＨＩＧＨレベルとなるので、外部アドレス信
号Ｘ０〜Ｘ５によって指定されている行のメモリセルの
記憶ノードｍ２は寄生容量１０に充電された電荷がトラ
ンジスタ１２を介して引き抜かれ、速やかにＬＯＷレベ
ルに初期化される。従って、記憶ノードｍ１およびｍ２
は共にＬＯＷレベルに初期化される。
【００６５】その後、ワード線制御信号ＳＥＴｂがＬＯ
Ｗレベルになると、図１６に示すロウデコーダのＮＡＮ
Ｄゲート２８を介して全てのワード線ＷＬ０〜ＷＬ６３
はＬＯＷレベルとなるので、外部アドレス信号Ｘ０〜Ｘ
５によって指定されている行のメモリセルの記憶ノード
ｍ１およびｍ２の寄生容量９および１０は共に充電がは
じまる。これ以後の動作は第５の態様の半導体記憶装置
において説明したとおりであるから、その説明は省略す
る。
Ｗレベルになると、図１６に示すロウデコーダのＮＡＮ
Ｄゲート２８を介して全てのワード線ＷＬ０〜ＷＬ６３
はＬＯＷレベルとなるので、外部アドレス信号Ｘ０〜Ｘ
５によって指定されている行のメモリセルの記憶ノード
ｍ１およびｍ２の寄生容量９および１０は共に充電がは
じまる。これ以後の動作は第５の態様の半導体記憶装置
において説明したとおりであるから、その説明は省略す
る。
【００６６】従って、本態様においては、外部アドレス
信号Ｘ０〜Ｘ５によって指定された行に対応するワード
線ＷＬのみがＲＯＭデータを顕在化させる場合にその制
御を受け、その他の行のワード線ＷＬは常にＬＯＷレベ
ルを保持する。即ち、外部アドレス信号Ｘ０〜Ｘ５によ
って指定された行に対してのみＲＯＭデータを顕在化す
ることができ、その他の行はＳＲＡＭのデータをそのま
ま保持することができる。なお、ワード線制御信号ＳＥ
Ｔｂは、セット信号ＳＥＴの立ち上がりに対して一定の
遅延時間を有して出力を反転するインバート回路によっ
て構成しても良く、またセット信号ＳＥＴの単純反転信
号とクロックパルスφBLの論理和をとって生成しても良
い。
信号Ｘ０〜Ｘ５によって指定された行に対応するワード
線ＷＬのみがＲＯＭデータを顕在化させる場合にその制
御を受け、その他の行のワード線ＷＬは常にＬＯＷレベ
ルを保持する。即ち、外部アドレス信号Ｘ０〜Ｘ５によ
って指定された行に対してのみＲＯＭデータを顕在化す
ることができ、その他の行はＳＲＡＭのデータをそのま
ま保持することができる。なお、ワード線制御信号ＳＥ
Ｔｂは、セット信号ＳＥＴの立ち上がりに対して一定の
遅延時間を有して出力を反転するインバート回路によっ
て構成しても良く、またセット信号ＳＥＴの単純反転信
号とクロックパルスφBLの論理和をとって生成しても良
い。
【００６７】なお、本態様においては１行単位でＲＯＭ
データを顕在化させる場合についてのみ説明している
が、本発明はこれに限定されるものではなく、図１６に
示すロウデコーダの構成を変更することによって、同時
に任意の複数の行に対してＲＯＭデータを顕在化させる
こともできる。また、第４の態様の半導体記憶装置にお
いて説明した様に、メモリアレイ１４をブロック分割
し、ユーザーの使用目的に合わせて適宜メモリアレイの
一部または全部のブロックに対して本態様の行単位によ
るＲＯＭデータの顕在化の方法を適用すれば、もっとシ
ステムに適合した範囲以内でＲＯＭデータを顕在化する
ことができる。
データを顕在化させる場合についてのみ説明している
が、本発明はこれに限定されるものではなく、図１６に
示すロウデコーダの構成を変更することによって、同時
に任意の複数の行に対してＲＯＭデータを顕在化させる
こともできる。また、第４の態様の半導体記憶装置にお
いて説明した様に、メモリアレイ１４をブロック分割
し、ユーザーの使用目的に合わせて適宜メモリアレイの
一部または全部のブロックに対して本態様の行単位によ
るＲＯＭデータの顕在化の方法を適用すれば、もっとシ
ステムに適合した範囲以内でＲＯＭデータを顕在化する
ことができる。
【００６８】図１８は、本発明の第８の半導体記憶装置
を構成するデータ入力回路の一実施例の構成回路図であ
る。図１８に示すデータ入力回路は、本発明の第６の態
様の半導体記憶装置のＲＯＭデータを顕在化させる方法
を各ビット毎に適用できるようにしたものであり、イン
バータ２９ａおよび２９ｂと、トライステートバッファ
３０ａおよび３０ｂと、トランジスタ３１ａおよび３１
ｂと、ＯＲゲート３２とから構成されている。同図にお
いて、インバータ２９ａの入力端子には外部データ入力
信号Ｄａｔａが入力され、その出力端子はインバータ２
９ｂの入力端子に入力されている。また、インバータ２
９ａおよび２９ｂの出力端子はそれぞれトライステート
バッファ３０ａおよび３０ｂの入力端子に入力されてお
り、トライステートバッファ３０ａおよび３０ｂの出力
端子はそれぞれ反転データ線Ｂｂおよびデータ線Ｂとな
っている。そして、トランジスタ３１ａおよび３１ｂの
ドレイン端子はそれぞれ反転ビット線Ｂｂおよびビット
線Ｂに接続され、そのソース端子は共に接地され、ゲー
ト端子にはセット信号ＳＥＴが入力されている。さら
に、ＯＲゲート３２の入力端子にはそれぞれライトイネ
ーブル信号ＷＥｂおよびセット信号ＳＥＴが入力されて
おり、その出力信号はトライステートバッファ３０ａお
よび３０ｂの出力制御端子に入力されている。
を構成するデータ入力回路の一実施例の構成回路図であ
る。図１８に示すデータ入力回路は、本発明の第６の態
様の半導体記憶装置のＲＯＭデータを顕在化させる方法
を各ビット毎に適用できるようにしたものであり、イン
バータ２９ａおよび２９ｂと、トライステートバッファ
３０ａおよび３０ｂと、トランジスタ３１ａおよび３１
ｂと、ＯＲゲート３２とから構成されている。同図にお
いて、インバータ２９ａの入力端子には外部データ入力
信号Ｄａｔａが入力され、その出力端子はインバータ２
９ｂの入力端子に入力されている。また、インバータ２
９ａおよび２９ｂの出力端子はそれぞれトライステート
バッファ３０ａおよび３０ｂの入力端子に入力されてお
り、トライステートバッファ３０ａおよび３０ｂの出力
端子はそれぞれ反転データ線Ｂｂおよびデータ線Ｂとな
っている。そして、トランジスタ３１ａおよび３１ｂの
ドレイン端子はそれぞれ反転ビット線Ｂｂおよびビット
線Ｂに接続され、そのソース端子は共に接地され、ゲー
ト端子にはセット信号ＳＥＴが入力されている。さら
に、ＯＲゲート３２の入力端子にはそれぞれライトイネ
ーブル信号ＷＥｂおよびセット信号ＳＥＴが入力されて
おり、その出力信号はトライステートバッファ３０ａお
よび３０ｂの出力制御端子に入力されている。
【００６９】なお、本態様の半導体記憶装置と、本発明
の第７の態様の半導体記憶装置との相違点は図９に示す
メモリセルにおいてトランジスタ１１および１２を削除
した点と、その代わりに図１８に示すデータ入力回路の
ビット線Ｂおよび反転ビット線Ｂｂにトランジスタ３１
ｂおよび３１ａを設け、そのゲート端子をセット信号Ｓ
ＥＴによって制御している点だけである。従って、本態
様においてはクロックパルス信号φBLを発生する回路は
不必要である。
の第７の態様の半導体記憶装置との相違点は図９に示す
メモリセルにおいてトランジスタ１１および１２を削除
した点と、その代わりに図１８に示すデータ入力回路の
ビット線Ｂおよび反転ビット線Ｂｂにトランジスタ３１
ｂおよび３１ａを設け、そのゲート端子をセット信号Ｓ
ＥＴによって制御している点だけである。従って、本態
様においてはクロックパルス信号φBLを発生する回路は
不必要である。
【００７０】ここで、図１８のデータ入力回路に示す本
態様の半導体記憶装置は、図１６のロウデコーダおよび
図１７のタイミングチャートに示す本発明の第７の態様
の半導体記憶装置によるＲＯＭデータの顕在化の方法を
各ビットを単位として適用できる様にしたものであるか
ら、その詳細な説明は省略するが、本態様においてＲＯ
Ｍデータを顕在化させる場合の動作について簡単に説明
する。
態様の半導体記憶装置は、図１６のロウデコーダおよび
図１７のタイミングチャートに示す本発明の第７の態様
の半導体記憶装置によるＲＯＭデータの顕在化の方法を
各ビットを単位として適用できる様にしたものであるか
ら、その詳細な説明は省略するが、本態様においてＲＯ
Ｍデータを顕在化させる場合の動作について簡単に説明
する。
【００７１】まず、セット信号ＳＥＴがＬＯＷレベルで
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。ワード線制御信号ＳＥＴｂ
はＨＩＧＨレベル、外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されているワード線ＷＬはＨＩＧＨレベル、ビッ
ト線Ｂおよび反転ビット線ＢｂはそれぞれＨＩＧＨレベ
ルおよびＬＯＷレベル、記憶ノードｍ１およびｍ２はそ
れぞれＨＩＧＨレベルおよびＬＯＷレベルである。
あり、ＲＯＭデータを顕在化させる前にＲＡＭとして機
能している状態を説明する。ワード線制御信号ＳＥＴｂ
はＨＩＧＨレベル、外部アドレス信号Ｘ０〜Ｘ５によっ
て指定されているワード線ＷＬはＨＩＧＨレベル、ビッ
ト線Ｂおよび反転ビット線ＢｂはそれぞれＨＩＧＨレベ
ルおよびＬＯＷレベル、記憶ノードｍ１およびｍ２はそ
れぞれＨＩＧＨレベルおよびＬＯＷレベルである。
【００７２】次に、セット信号ＳＥＴをＨＩＧＨレベル
にした場合、セット信号ＳＥＴによって選択された列
（カラム）は図１８に示す様にデータ入力回路のＯＲゲ
ート３２がＨＩＧＨレベルとなるので、トライステート
バッファ３０ａおよび３０ｂはハイインピーダンス状態
となり、同時にセット信号ＳＥＴはトランジスタ３１ａ
および３１ｂのゲート端子に入力されているので、ビッ
ト線Ｂおよび反転ビット線Ｂｂは共にＬＯＷレベルとな
る。従って、外部アドレス信号Ｘ０〜Ｘ５によって指定
されている行のメモリセルの記憶ノードｍ２は寄生容量
１０に充電された電荷がトランジスタ３１ａを介して引
き抜かれ、速やかにＬＯＷレベルに初期化される。一
方、セット信号ＳＥＴによって選択されていない列のビ
ット線Ｂおよび反転ビット線Ｂｂには、外部アドレス信
号Ｘ０〜Ｘ５によって指定されている行のメモリセルの
記憶ノードｍ１およびｍ２のデータが読み出されてい
る。
にした場合、セット信号ＳＥＴによって選択された列
（カラム）は図１８に示す様にデータ入力回路のＯＲゲ
ート３２がＨＩＧＨレベルとなるので、トライステート
バッファ３０ａおよび３０ｂはハイインピーダンス状態
となり、同時にセット信号ＳＥＴはトランジスタ３１ａ
および３１ｂのゲート端子に入力されているので、ビッ
ト線Ｂおよび反転ビット線Ｂｂは共にＬＯＷレベルとな
る。従って、外部アドレス信号Ｘ０〜Ｘ５によって指定
されている行のメモリセルの記憶ノードｍ２は寄生容量
１０に充電された電荷がトランジスタ３１ａを介して引
き抜かれ、速やかにＬＯＷレベルに初期化される。一
方、セット信号ＳＥＴによって選択されていない列のビ
ット線Ｂおよび反転ビット線Ｂｂには、外部アドレス信
号Ｘ０〜Ｘ５によって指定されている行のメモリセルの
記憶ノードｍ１およびｍ２のデータが読み出されてい
る。
【００７３】その後、ワード線制御信号ＳＥＴｂがＬＯ
Ｗレベルになると、図１６に示すロウデコーダのＮＡＮ
Ｄゲート２８を介して全てのワード線ＷＬ０〜ＷＬ６３
はＬＯＷレベルとなるので、外部アドレス信号Ｘ０〜Ｘ
５によって指定されている行のメモリセルの記憶ノード
ｍ１およびｍ２の寄生容量９および１０は共に充電がは
じまる。これ以後の動作は第５の態様の半導体記憶装置
において説明したとおりであるから、その説明は省略す
る。従って、本態様においては、外部アドレス信号Ｘ０
〜Ｘ５によって指定された行かつセット信号ＳＥＴによ
って選択された列のビットのみＲＯＭデータを顕在化さ
せることができ、その他のビットはＳＲＡＭのデータを
そのまま保持することができる。
Ｗレベルになると、図１６に示すロウデコーダのＮＡＮ
Ｄゲート２８を介して全てのワード線ＷＬ０〜ＷＬ６３
はＬＯＷレベルとなるので、外部アドレス信号Ｘ０〜Ｘ
５によって指定されている行のメモリセルの記憶ノード
ｍ１およびｍ２の寄生容量９および１０は共に充電がは
じまる。これ以後の動作は第５の態様の半導体記憶装置
において説明したとおりであるから、その説明は省略す
る。従って、本態様においては、外部アドレス信号Ｘ０
〜Ｘ５によって指定された行かつセット信号ＳＥＴによ
って選択された列のビットのみＲＯＭデータを顕在化さ
せることができ、その他のビットはＳＲＡＭのデータを
そのまま保持することができる。
【００７４】なお、本態様においては１ビット単位でＲ
ＯＭデータを顕在化させる場合についてのみ説明してい
るが、本発明はこれに限定されるものではなく、図１８
に示すデータ入力回路の構成を変更することによって、
同時に任意の複数の行に対してＲＯＭデータを顕在化さ
せることもできる。また、第７の態様の半導体記憶装置
において説明した様に、メモリアレイ１４をブロック分
割し、ユーザーの使用目的に合わせて適宜メモリアレイ
の一部または複数のブロックに対して第７の態様の半導
体記憶装置の行単位によるＲＯＭデータの顕在化の方法
を適用したり、またメモリアレイの一行または複数行に
対して本態様のビット単位によるＲＯＭデータの顕在化
の方法を適用すれば、もっとシステムに適合した範囲以
内でＲＯＭデータを顕在化することができる。
ＯＭデータを顕在化させる場合についてのみ説明してい
るが、本発明はこれに限定されるものではなく、図１８
に示すデータ入力回路の構成を変更することによって、
同時に任意の複数の行に対してＲＯＭデータを顕在化さ
せることもできる。また、第７の態様の半導体記憶装置
において説明した様に、メモリアレイ１４をブロック分
割し、ユーザーの使用目的に合わせて適宜メモリアレイ
の一部または複数のブロックに対して第７の態様の半導
体記憶装置の行単位によるＲＯＭデータの顕在化の方法
を適用したり、またメモリアレイの一行または複数行に
対して本態様のビット単位によるＲＯＭデータの顕在化
の方法を適用すれば、もっとシステムに適合した範囲以
内でＲＯＭデータを顕在化することができる。
【００７５】上述した各態様において、ＲＯＭデータを
潜在化させた表現として「一対の高抵抗負荷のいずれか
一方が他方より低い抵抗値を有する。」としているが、
相対的に「他方」がより高い抵抗値を有することと同義
である。従って、これを具現化する際に、バランスした
一対の高抵抗負荷の抵抗値の一方を下げるように操作し
てもよいし、また、他方を上げるように操作してもよ
い。ＳＲＡＭのメモリセルとして機能する限度内であれ
ば、いずれによってもよい。
潜在化させた表現として「一対の高抵抗負荷のいずれか
一方が他方より低い抵抗値を有する。」としているが、
相対的に「他方」がより高い抵抗値を有することと同義
である。従って、これを具現化する際に、バランスした
一対の高抵抗負荷の抵抗値の一方を下げるように操作し
てもよいし、また、他方を上げるように操作してもよ
い。ＳＲＡＭのメモリセルとして機能する限度内であれ
ば、いずれによってもよい。
【００７６】
【発明の効果】以上詳細に説明した様に、本発明の第１
の態様の半導体記憶装置によれば、ＳＲＡＭのメモリセ
ルを構成する一対のインバータのそれぞれの高抵抗負荷
の抵抗値に差を設けることによって、所望のＲＯＭデー
タを各メモリセルに対して潜在化させるものである。ま
た、本発明の第２〜８の各態様の半導体記憶装置は、電
源投入時には電源の立ち上がりを検出して自動的にセッ
ト信号を生成することによりＲＯＭデータが顕在化され
ることは勿論、外部からセット信号を入力することによ
って、ブロック単位、行単位およびビット単位で、必要
な時に、必要な部分だけのＲＯＭデータを顕在化させる
ことができる。さらに、本発明の第５〜８の各態様の半
導体記憶装置は、強制的にメモリセルの記憶情報を初期
化することによって、高速にＲＯＭデータを顕在化させ
ることができる。
の態様の半導体記憶装置によれば、ＳＲＡＭのメモリセ
ルを構成する一対のインバータのそれぞれの高抵抗負荷
の抵抗値に差を設けることによって、所望のＲＯＭデー
タを各メモリセルに対して潜在化させるものである。ま
た、本発明の第２〜８の各態様の半導体記憶装置は、電
源投入時には電源の立ち上がりを検出して自動的にセッ
ト信号を生成することによりＲＯＭデータが顕在化され
ることは勿論、外部からセット信号を入力することによ
って、ブロック単位、行単位およびビット単位で、必要
な時に、必要な部分だけのＲＯＭデータを顕在化させる
ことができる。さらに、本発明の第５〜８の各態様の半
導体記憶装置は、強制的にメモリセルの記憶情報を初期
化することによって、高速にＲＯＭデータを顕在化させ
ることができる。
【００７７】従って、本発明の半導体記憶装置によれ
ば、ＲＯＭデータを顕在化させる為に要する手間を省く
ことに効果があるし、また、ＲＯＭデータを顕在化させ
る為に要する時間を大幅に短縮することにも効果があ
る。さらに、本発明の半導体記憶装置によれば、システ
ムのセルフテストプログラムやブートアッププログラム
等の様にアクセス頻度の少ないプログラムデータを本発
明の半導体記憶装置に格納すれば、システム基板上に実
装する部品点数を削減することにも効果がある。また、
本発明の半導体記憶装置によれば、ブロック単位、行単
位およびビット単位でＲＯＭデータを顕在化させること
ができるので、必要な部分のＳＲＡＭデータを保持しな
がら部分的にＲＯＭデータを読み出すことができるとい
う効果もある。
ば、ＲＯＭデータを顕在化させる為に要する手間を省く
ことに効果があるし、また、ＲＯＭデータを顕在化させ
る為に要する時間を大幅に短縮することにも効果があ
る。さらに、本発明の半導体記憶装置によれば、システ
ムのセルフテストプログラムやブートアッププログラム
等の様にアクセス頻度の少ないプログラムデータを本発
明の半導体記憶装置に格納すれば、システム基板上に実
装する部品点数を削減することにも効果がある。また、
本発明の半導体記憶装置によれば、ブロック単位、行単
位およびビット単位でＲＯＭデータを顕在化させること
ができるので、必要な部分のＳＲＡＭデータを保持しな
がら部分的にＲＯＭデータを読み出すことができるとい
う効果もある。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置を構成する高抵抗負
荷型スタティックメモリセルの一実施例の構成回路図で
ある。
荷型スタティックメモリセルの一実施例の構成回路図で
ある。
【図２】 本発明の半導体記憶装置の一実施例の構成回
路図である。
路図である。
【図３】 図２に示す半導体記憶装置を構成するプリデ
コーダの一実施例の構成回路図である。
コーダの一実施例の構成回路図である。
【図４】 図２に示す半導体記憶装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図５】 本発明の半導体記憶装置の別の実施例の構成
回路図である。
回路図である。
【図６】 図５に示す半導体記憶装置を構成する電源制
御回路の一実施例の構成回路図である。
御回路の一実施例の構成回路図である。
【図７】 本発明の半導体記憶装置の別の実施例の構成
回路図である。
回路図である。
【図８】 図７に示す半導体記憶装置を構成する行電源
デコーダおよび内部アドレス発生回路の一実施例の構成
回路図である。
デコーダおよび内部アドレス発生回路の一実施例の構成
回路図である。
【図９】 本発明の半導体記憶装置を構成する高抵抗負
荷型スタティックメモリセルの別の実施例の構成回路図
である。
荷型スタティックメモリセルの別の実施例の構成回路図
である。
【図１０】 本発明の半導体記憶装置の別の実施例の構
成回路図である。
成回路図である。
【図１１】 図１０に示す半導体記憶装置を構成するプ
リデコーダの一実施例の構成回路図である。
リデコーダの一実施例の構成回路図である。
【図１２】 本発明の半導体記憶装置に用いられる立ち
上がり検出回路の一実施例の構成回路図である。
上がり検出回路の一実施例の構成回路図である。
【図１３】 図１２に示す立ち上がり検出回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図１４】 図１０に示す半導体記憶装置の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１５】 本発明の半導体記憶装置を構成するクロッ
クパルス信号発生回路の一実施例の構成回路図である。
クパルス信号発生回路の一実施例の構成回路図である。
【図１６】 本発明の半導体記憶装置を構成するロウデ
コーダの一実施例の構成回路図である。
コーダの一実施例の構成回路図である。
【図１７】 本発明の半導体記憶装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１８】 本発明の半導体記憶装置を構成するデータ
入力回路の一実施例の構成回路図である。
入力回路の一実施例の構成回路図である。
１、２ Ｎチャネル型ＭＯＳトランジスタ ３、４ トランスファゲート ５、６ 高抵抗負荷 ７、８ Ｎチャネル型ＭＯＳトランジスタ ９、１０ 寄生容量 １１、１２ Ｎチャネル型ＭＯＳトランジスタ １３、１３ａ、１３ｄ、１３ｅ、１３ｆ、１３ｇ ロウ
デコーダ １３ｂ ＮＡＮＤゲート １３ｃ ＮＯＲゲート １４、１４ａ、１４ｂ、１４ｃ、１４ｄ メモリアレイ １５ 内部アドレス発生回路 １５ａ、１５ｂ、１５ｄ アドレスバッファ １５ｃ、１５ｅ プリデコーダ １６ａ、１６ｂ、１６ｃ、１６ｄ Ｐチャネル型ＭＯＳ
トランジスタ １７ａ、１７ｂ、１７ｃ、１７ｄ Ｎチャネル型ＭＯＳ
トランジスタ １８ Ｐチャネル型ＭＯＳトランジスタ １９ Ｎチャネル型ＭＯＳトランジスタ ２０ａ、２０ｂ、２０ｃ、２０ｄ インバータ ２１ 遅延回路 ２２、２３ ＮＯＲゲート ２４ ＮＡＮＤゲート ２５ インバータ ２６ 行電源デコーダ ２６ａ ＮＡＮＤゲート ２６ｂ、２６ｃ インバータ ２７ａ、２７ｂ、２８ ＡＮＤゲート ２９ａ、２９ｂ インバータ ３０ａ、３０ｂ トライステートバッファ ３１ａ、３１ｂ Ｎチャネル型ＭＯＳトランジスタ ３２ ＯＲゲート Ｂ ビット線 Ｂｂ 反転ビット線 ＷＬ、ＷＬ０〜ＷＬ６３ ワード線 ｍ１、ｍ２ 記憶ノード Ｖｃｃ、Ｖｃｃ１〜 Ｖｃｃ６４ 電源（電源電圧） ＳＥＴ セット信号 φSETB、φSETB１〜φSETB４ クロックパルス信号 φBL、φBL１〜φBL４ クロックパルス信号 Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５ 外部アドレス信
号 ＡＸ０、ＡＸ１、ＡＸ２、ＡＸ３、ＡＸ４、ＡＸ５ 外
部アドレス信号のバッファ信号 ＡＸ０ｂ、ＡＸ１ｂ、ＡＸ２ｂ、ＡＸ３ｂ、ＡＸ４ｂ、
ＡＸ５ｂ 外部アドレス信号の反転信号 ｎ５１、ｎ５２、ｎ５３、ｎ５４ 信号線 ＡＰ１、ＡＰ２、ＡＰ３、ＡＰ４ デコード信号 ｎ７２、ｎ７３ 信号線 Ｚ０、Ｚ１ ブロック選択アドレス信号 Ｚ０ｂ、Ｚ１ｂ ブロック選択アドレス信号の反転信号 ＳＥＴｂ ワード線制御信号
デコーダ １３ｂ ＮＡＮＤゲート １３ｃ ＮＯＲゲート １４、１４ａ、１４ｂ、１４ｃ、１４ｄ メモリアレイ １５ 内部アドレス発生回路 １５ａ、１５ｂ、１５ｄ アドレスバッファ １５ｃ、１５ｅ プリデコーダ １６ａ、１６ｂ、１６ｃ、１６ｄ Ｐチャネル型ＭＯＳ
トランジスタ １７ａ、１７ｂ、１７ｃ、１７ｄ Ｎチャネル型ＭＯＳ
トランジスタ １８ Ｐチャネル型ＭＯＳトランジスタ １９ Ｎチャネル型ＭＯＳトランジスタ ２０ａ、２０ｂ、２０ｃ、２０ｄ インバータ ２１ 遅延回路 ２２、２３ ＮＯＲゲート ２４ ＮＡＮＤゲート ２５ インバータ ２６ 行電源デコーダ ２６ａ ＮＡＮＤゲート ２６ｂ、２６ｃ インバータ ２７ａ、２７ｂ、２８ ＡＮＤゲート ２９ａ、２９ｂ インバータ ３０ａ、３０ｂ トライステートバッファ ３１ａ、３１ｂ Ｎチャネル型ＭＯＳトランジスタ ３２ ＯＲゲート Ｂ ビット線 Ｂｂ 反転ビット線 ＷＬ、ＷＬ０〜ＷＬ６３ ワード線 ｍ１、ｍ２ 記憶ノード Ｖｃｃ、Ｖｃｃ１〜 Ｖｃｃ６４ 電源（電源電圧） ＳＥＴ セット信号 φSETB、φSETB１〜φSETB４ クロックパルス信号 φBL、φBL１〜φBL４ クロックパルス信号 Ｘ０、Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５ 外部アドレス信
号 ＡＸ０、ＡＸ１、ＡＸ２、ＡＸ３、ＡＸ４、ＡＸ５ 外
部アドレス信号のバッファ信号 ＡＸ０ｂ、ＡＸ１ｂ、ＡＸ２ｂ、ＡＸ３ｂ、ＡＸ４ｂ、
ＡＸ５ｂ 外部アドレス信号の反転信号 ｎ５１、ｎ５２、ｎ５３、ｎ５４ 信号線 ＡＰ１、ＡＰ２、ＡＰ３、ＡＰ４ デコード信号 ｎ７２、ｎ７３ 信号線 Ｚ０、Ｚ１ ブロック選択アドレス信号 Ｚ０ｂ、Ｚ１ｂ ブロック選択アドレス信号の反転信号 ＳＥＴｂ ワード線制御信号
Claims (8)
- 【請求項１】互いにクロスカップルされた一対のインバ
ータと、第１の電源および該インバータ対に接続された
一対の高抵抗負荷と、ワード線の電位によって導通が制
御されビット線対および該インバータ対に接続された一
対のトランスミッションゲートトランジスタとを有する
高抵抗負荷型スタティックメモリセルから構成される半
導体記憶装置であって、 前記一対の高抵抗負荷のいずれか一方が他方より低い抵
抗値を有することを特徴とする半導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶回路であっ
て、さらに内部で生成されるもしくは外部から入力され
るセット信号に基づいて、前記トランスミッションゲー
トトランジスタを非導通状態とし、一定期間前記第１の
電源の電位を第２の電源の電位とする電源制御手段を有
することを特徴とする半導体記憶装置。 - 【請求項３】請求項２に記載の半導体記憶装置であっ
て、前記高抵抗負荷型スタティックメモリセルをマトリ
ックス状に配置して構成された複数のメモリセルブロッ
クと、ブロック選択信号に基づいて前記複数のメモリセ
ルブロックの少なくとも１つの第１の電源を選択的に制
御する手段とを有することを特徴とする半導体記憶装
置。 - 【請求項４】請求項２または３に記載の半導体記憶装置
であって、前記高抵抗負荷型スタティックメモリセルを
マトリックス状に配置して構成されたメモリアレーと、
行選択信号に基づいて１または２以上の行の前記第１の
電源を選択的に制御する手段を有することを特徴とする
半導体記憶装置。 - 【請求項５】請求項１または２に記載の半導体記憶装置
であって、さらに前記ビット線対と第２の電源との間に
接続されたビット線初期化トランジスタ対と、内部で生
成されるもしくは外部から入力されるセット信号に基づ
いて前記トランスミッションゲートトランジスタを導通
状態とし一定期間前記ビット線初期化トランジスタ対を
導通させる制御手段とを有することを特徴とする半導体
記憶装置。 - 【請求項６】請求項５に記載の半導体記憶回路であっ
て、前記高抵抗負荷型スタティックメモリセルをマトリ
ックス状に配置して構成された複数のメモリセルブロッ
クと、ブロック選択信号および前記セット信号に基づい
て前記複数のメモリセルブロックの少なくとも１つの前
記トランスミッションゲートトランジスタを導通状態と
し、一定期間前記少なくとも１つのメモリセルブロック
の前記ビット線初期化トランジスタ対を導通させる制御
手段とを有することを特徴とする半導体記憶装置。 - 【請求項７】請求項５または６に記載の半導体記憶装置
であって、前記高抵抗負荷型スタティックメモリセルを
マトリックス状に配置して構成されたメモリアレーと、
行選択信号に基づいて１または２以上の行の前記前記ト
ランスミッションゲートトランジスタを選択的に制御す
る手段とを有することを特徴とする半導体記憶装置。 - 【請求項８】請求項５〜７のいずれかに記載の半導体記
憶装置であって、前記高抵抗負荷型スタティックメモリ
セルをマトリックス状に配置して構成されたメモリアレ
ーと、このメモリアレーの列に列選択信号に基づいて選
択的に前記第２の電源の電位を供給する手段とを有する
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276702A JPH07130180A (ja) | 1993-11-05 | 1993-11-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276702A JPH07130180A (ja) | 1993-11-05 | 1993-11-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130180A true JPH07130180A (ja) | 1995-05-19 |
Family
ID=17573144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276702A Withdrawn JPH07130180A (ja) | 1993-11-05 | 1993-11-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7760537B2 (en) | 2007-05-31 | 2010-07-20 | Kabushiki Kaisha Toshiba | Programmable ROM |
-
1993
- 1993-11-05 JP JP5276702A patent/JPH07130180A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7760537B2 (en) | 2007-05-31 | 2010-07-20 | Kabushiki Kaisha Toshiba | Programmable ROM |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |