JPH07131012A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法

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Abstract

(57)【要約】 【目的】 ラッチアップによる破壊を防止した、絶縁ゲ
ート型トランジスタを得ることを目的とする。 【構成】 隣合うＩＧＢＴセルのｐ型ベース領域４に対
応して、ｎ- 半導体層３の表面にｐ型半導体領域１１が
二重拡散で形成され、その上部表面上には幅Ｗch1 のコ
ンタクトホールＣＨ1 よりも広い幅Ｗch2 のコンタクト
ホールＣＨp を介してエミッタ電極９が接続されてい
る。 【効果】 装置が、オン状態のとき、およびオン状態か
らオフ状態へ移行する際に、寄生サイリスタの動作によ
る装置の破壊を防止できる。また、半導体領域内の主電
極および制御電極が微細化しても、寄生サイリスタの動
作による装置の破壊を防止できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば絶縁ゲート型
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor 、以下ＩＧＢＴと略記）などの絶縁ゲート型半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置は、ｐ型および
ｎ型の半導体層が交互に直列に複数接合され、両端に位
置する半導体層には各々正および負の主電極が電気的に
接続され、他の半導体層の少なくとも１つには電場を印
加するゲート電極が絶縁体を介して接合された半導体装
置である。
【０００３】＜従来装置の構成＞一般にＩＧＢＴは多数
のＩＧＢＴ素子（以下ＩＧＢＴセルと呼称）が並列接続
された構造をしている。図３２はＩＧＢＴを構成するＩ
ＧＢＴセルの基本構造を示す断面図である。
【０００４】図３２においてｐ型半導体基板で構成さ
れ、第１および第２の主面を有するｐ+ 半導体層１の第
１の主面上に、ｎ+ バッファ層２が形成され、その上に
ｎ- 半導体層３が形成されている。ｎ- 半導体層３の表
面の一部領域には、ｐ型不純物を選択的に拡散すること
によりｐ型ベース領域４が形成され、さらに、ｐ型ベー
ス領域４の一部領域には高濃度のｎ型不純物を選択的に
拡散することによりｎ+エミッタ領域５が形成されてい
る。ｎ- 半導体層３の表面とｎ+ エミッタ領域５の表面
により挟まれたｐ型ベース領域４の上部表面はチャネル
領域６となり、このチャネル領域６の上にゲート絶縁膜
７が形成され、その上には例えば多結晶シリコンで構成
されるゲート電極８が形成されている。
【０００５】ｐ型ベース領域４およびｎ+ エミッタ領域
５の上部表面上には双方に渡って、例えばアルミニウム
で構成されたエミッタ電極９が形成されている。ゲート
電極８およびエミッタ電極９は互いに絶縁され、かつ、
全てのＩＧＢＴセルの間で各々同士が互いに電気的に接
続された構造を有している。また、ｐ+ 半導体層１の第
２の主面上にはアルミニウム等で構成されたコレクタ電
極１０が形成されている。コレクタ電極１０は全てのＩ
ＧＢＴセルを通じて一体に形成される。
【０００６】＜従来装置の動作＞次に、従来装置の動作
について説明する。まず、エミッタ電極９とコレクタ電
極１０の間に所定のコレクタ電圧ＶCEを印加する。この
とき、エミッタ電極９とゲート電極８の間に閾値を超え
るゲート電圧ＶGEを印加すると、チャネル領域６がｎ型
に反転し、チャネル領域６にｎ型チャネルが形成され
る。このチャネルを通じて、エミッタ電極９からキャリ
アとしての電子がｎ- 半導体層３へ注入される。注入さ
れた電子により、ｐ+ 半導体層１とｎ- 半導体層３（ｎ
+ バッファ層２を含む）の間が順バイアスされ、ｐ+ 半
導体層１からキャリアとしてのホールが注入される。そ
の結果、ｎ- 半導体層３の抵抗が大幅に下がり、コレク
タ電極１０からエミッタ電極９へ流れるコレクタ電流Ｉ
C は高い値に達する。すなわち、ＩＧＢＴが導通状態に
なる（オンする）。このときのコレクタ電流ＩC に対す
る抵抗をＩＧＢＴのオン抵抗という。通常においてオン
抵抗は、コレクタ電流ＩC が定格電流値であるときの飽
和コレクタ電圧ＶCE(sat) で示される。このように、Ｉ
ＧＢＴはｐ+ 半導体層１からのホールの注入によりｎ-
半導体層３の抵抗を下げることで電流容量を上げること
ができる。
【０００７】次に、ＩＧＢＴのオン状態からオフ状態へ
の動作について説明する。図３２において、エミッタ電
極９とゲート電極８の間にオン状態で印加されたゲート
電圧ＶGEを０または逆バイアスにすることによりゲート
電極８をオフすると、ｎ型に反転したチャネル領域６が
ｐ型にもどり、エミッタ電極９よりの電子の注入が止ま
る。電子が注入されなくなることによりＰ＋基板１より
のホールの注入も止まる。その後、ｎ- 半導体層３（ｎ
+ バッファ層２を含む）にたまっていた電子およびホー
ルは各々コレクタ電極１０およびエミッタ電極９へ向か
って移動するか、または互いに再結合して消滅する。電
子よりホールの移動度が小さいので減少の速度が遅く、
エミッタ電極９へ移動するホール電流がテール電流とな
る。
【０００８】
【発明が解決しようとする課題】図３２に示したＩＧＢ
Ｔの構造から明らかなように、ＩＧＢＴには、ｎ+ エミ
ッタ領域５およびｐ型ベース領域４およびｎ- 半導体層
３で構成される寄生バイポーラトランジスタが存在す
る。この寄生バイポーラトランジスタは、一般にｐ型ベ
ース領域４を流れるホール電流がある値を超えるとオン
する。この寄生バイポーラトランジスタがオンすること
によって、ｎ+ エミッタ領域５およびｐ型ベース領域４
およびｎ- 半導体層３およびｐ+ 半導体層１で構成され
る寄生サイリスタもオンする（ＩＧＢＴがラッチアップ
すると称する）。ＩＧＢＴがラッチアップすると、もは
やゲート電圧ＶGEではＩＧＢＴを流れる電流（コレクタ
電流ＩC ）を制御できなくなるためＩＧＢＴは破壊す
る。このラッチアップによる破壊は、ＩＧＢＴの特定の
場所で起こりやすいとされている。
【０００９】図３３に、一般的なＩＧＢＴの全体平面図
を示す。図３３において、ＩＧＢＴの中央下部に矩形の
ゲートパッドＧＰが設けられ、ゲートパッドＧＰの上部
および下部からゲート配線ＧＬが延在し、上部からのゲ
ート配線ＧＬはＩＧＢＴの中心線に沿って、中央よりや
や上まで形成され、下部のゲート配線ＧＬはＩＧＢＴ外
周を取り囲むように形成されている。中央および外周の
ゲート配線ＧＬで囲まれた領域にエミッタ電極９が形成
され、その下の図中に破線で示す領域がＩＧＢＴセル領
域である。そして、ＩＧＢＴセル領域を取り囲むように
ｐ型半導体領域１１が形成されている。
【００１０】次に図３３中の一点鎖線で囲まれた領域Ｙ
のエミッタ電極９の一部を取り去った状態の拡大図を図
３４に示す。図３４において、Ｃ−Ｏ−Ｃ’線で示され
る角部の内側には幅Ｗch1 のストライプ状のコンタクト
ホールを有するＩＧＢＴセルが一定の間隔Ｗcel で並列
に多数配置されている。Ｃ−Ｏ−Ｃ’線で示される角部
の外側には幅Ｗch1 のストライプ状のコンタクトホール
を有してｐ型半導体領域１１が形成されている。図３４
上におけるＡ−Ａ’線での断面図を図３５に、Ｂ−Ｂ’
線での断面図を図３６に示す。
【００１１】図３５には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールを介してエミッ
タ電極９が接続された状態が示されている。図３５に示
されるＡ側部分はＣ−Ｏ−Ｃ’線で示される角部のＣ−
Ｏ線より外側の領域を示し、隣合うＩＧＢＴセルのｐ型
ベース領域４に対応して、ｎ- 半導体層３の表面にｐ型
半導体領域１１が二重拡散で形成され、その上部表面上
には幅Ｗchのコンタクトホールを介してエミッタ電極９
が接続されている。ｐ型半導体領域１１はｐ型ベース領
域４よりもはるかに大きく形成されている。
【００１２】図３６はストライプ状に形成されたコンタ
クトホールの長手方向での断面図であり、ｐ型ベース領
域４がコンタクトホールの長手方向に沿って形成され、
該領域に接続されるように長手方向に沿ってエミッタ電
極９が形成されている。図中のＢ側部分はＣ−Ｏ−Ｃ’
線で示される角部のＣ−Ｏ’線より外側の領域を示し、
ｐ型ベース領域４に重なり合ってｐ型半導体領域１１が
示されている。
【００１３】このような構造のＩＧＢＴがオンした場合
の動作を説明する。ｐ型半導体領域１１の直下に対応す
るｐ+ 半導体層１より供給されたホールは、ｐ型半導体
領域１１の上部表面上に設けられたコンタクトホールＣ
Ｈp からエミッタ電極９へ抜けるが、ｐ型半導体領域１
１は、ｐ型ベース領域４よりもはるかに大きく形成され
ているので、コンタクトホールＣＨp で抜けきらないホ
ールの一部分はｐ型半導体領域１１の近傍のＩＧＢＴセ
ルに流れ込む。このためｐ型半導体領域１１の近傍のＩ
ＧＢＴセルには他のＩＧＢＴセルより多くのホール電流
が流れることになり、前述したように、ｎ+ エミッタ領
域５およびｐ型ベース領域４およびｎ-半導体層３およ
びｐ+ 半導体層１で構成される寄生サイリスタがオンし
てＩＧＢＴがラッチアップし、ＩＧＢＴを流れる電流
（コレクタ電流ＩC ）を制御できなくなるためＩＧＢＴ
は破壊する。
【００１４】このような現象は、ＩＧＢＴのオン状態か
らオフ状態への移行中によく発生する。前述したよう
に、ゲート電極８をオフすることでエミッタ電極９より
の電子の供給が止まり、電子が供給されなくなることに
よりｐ+ 半導体層１よりのホールの供給も止まる。ｎ-
半導体層３（ｎ+ バッファ層２を含む）にたまっていた
電子およびホールは各々コレクタ電極１０およびエミッ
タ電極９へ向かって移動する。この場合、電子の移動度
が大きいので、電子がコレクタ電極１０に抜けた後にも
ホールは残留している。このため、電子がなくなってし
まうと、オン状態では電子と再結合して消滅していたホ
ールまでもがエミッタ電極９に向かって移動することに
なる。
【００１５】この現象を計算機シミュレーションにより
定量的に解析した結果を図３７に示す。図３７は、ＩＧ
ＢＴをオン状態からオフ状態にした場合にＩＧＢＴに流
れる電流の時間変化を、横軸を時間、縦軸を電流値とし
て表したグラフである。図３７において、ＩＧＢＴをオ
ン状態からオフ状態にすると、１．９８μｓｅｃから
２．０６μｓｅｃの間に電子電流が急激に減少し、ホー
ル電流は２．０２μｓｅｃ近傍から急激に増加し、その
増加量は１．５倍以上に達する。このホール電流がエミ
ッタ電極９に抜けきらずに、一部分がｐ型半導体領域１
１の近傍のＩＧＢＴセルに流れ込み、ＩＧＢＴがラッチ
アップし、ＩＧＢＴを流れる電流（コレクタ電流ＩC ）
を制御できなくなるためＩＧＢＴが破壊する。
【００１６】また、最近はＩＧＢＴの特性改善のためＩ
ＧＢＴセルの微細化が進んでおり、前述した原因により
ｐ型半導体領域１１近傍のＩＧＢＴセルの破壊が発生し
易くなっている。以下ＩＧＢＴセルの微細化とＩＧＢＴ
セルの破壊との関係について、図３８を用いて説明す
る。図３８は図３５をさらに拡大した模式図である。
【００１７】オン状態でのキャリア密度を考える。キャ
リア密度は図３８に示されるように、ＩＧＢＴセル内部
では均一であり、図３８に示されるように、ｐ型半導体
領域１１下部ではセル端より約４５度の角度でキャリア
が広がっているとする。このとき、ｎ- 半導体層３の厚
みをｔn-とし、ＩＧＢＴセルのｐ型ベース領域４の深さ
をＰxjとする。ＩＧＢＴセルの幅をＷcel とする。この
場合、ゲート電極８の中央を示す線Ｇと、ＩＧＢＴセル
の中央を示す線Ｓで区切られた領域でのキャリア数Ｃ1
は、近似的には次式で示される。
【００１８】
【数１】
【００１９】同様に、ゲート電極８の中央を示す線Ｇ
と、キャリアの広がり状態を示す線Ｌ45で区切られた領
域でのキャリア数Ｃ2 は、近似的には次式で示される。
【００２０】
【数２】
【００２１】従って、両者の比Ｃ2 ／Ｃ1 は次式で表さ
れる。
【００２２】
【数３】
【００２３】ここで、１／２Ｗch(cel) は、ゲート電極
８の中央を示す線Ｇと、ＩＧＢＴセルの中央を示す線Ｓ
で区切られた領域のキャリアによる電流が流れ込む、セ
ル上のコンタクトホールＣＨl の大きさを示し、Ｗch
(p) はキャリアの広がり状態を示す線Ｌ45で区切られた
領域のキャリアによる電流が流れ込む、ｐ型半導体領域
１１上のコンタクトホールＣＨp の領域を示す。上式を
整理して、
【００２４】
【数４】
【００２５】となる。よって、ＩＧＢＴセルが微細化す
ると、
【００２６】
【数５】
【００２７】と近似できる。つまり、ＩＧＢＴセルが微
細化してセル幅がｎ- 半導体層３の厚さよりも小さくな
ると、Ｗch1(cel)よりＷch(p) を流れる電流が大きくな
り、ＩＧＢＴが破壊しやすくなることを表している。
【００２８】また、ＩＧＢＴセルの微細化に伴って、ｐ
型半導体領域１１に接続されるエミッタ電極９の面積も
より小さくなるので、ｐ型半導体領域１１の直下に対応
するｐ+ 半導体層１より供給されたホールが抜けにくく
なることもＩＧＢＴが破壊する一因となる。
【００２９】本発明は以上のような問題点を解消するた
めになされたもので、ラッチアップによる破壊を防止し
た、絶縁ゲート型トランジスタを得ることを目的とす
る。
【００３０】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置の第１の態様は、比較的低濃度の第１導電
型の第１半導体層の表面内に並列に選択的に形成され
た、複数のストライプ状の第２導電型の第２半導体層
と、前記第２半導体層の各々の表面内に選択的に形成さ
れた、ストライプ状の比較的高濃度の第１導電型の第３
半導体層と、前記第２半導体層における第３半導体層の
端部間の第１、第２半導体層の上部表面に形成された複
数のストライプ状の絶縁膜と、前記絶縁層上に形成され
た複数のストライプ状の制御電極と、前記制御電極を覆
って形成された層間絶縁膜と、を有する半導体領域、前
記半導体領域を取り囲むように、前記第１半導体層の表
面内に形成された第２導電型の第４半導体層と、前記層
間絶縁膜に覆われない、前記第２および前記第３半導体
層の上部表面と前記第４半導体層の上部表面とに形成さ
れ電気的に接続された複数のストライプ状の主電極、を
備え、前記半導体領域の近傍の前記第４半導体層の上部
表面に形成された前記主電極のストライプ幅を、前記半
導体領域内の前記主電極のストライプ幅より広くしたこ
とを特徴とする。
【００３１】本発明に係る絶縁ゲート型半導体装置の第
２の態様は、比較的低濃度の第１導電型の第１半導体層
の表面内に並列に選択的に形成された、複数のストライ
プ状の第２導電型の第２半導体層と、前記第２半導体層
の各々の表面内に選択的に形成された、ストライプ状の
比較的高濃度の第１導電型の第３半導体層と、前記第２
半導体層における第３半導体層の上部表面から、第２半
導体層を貫通して第１半導体層内におよぶ複数のストラ
イプ状の溝が形成され、該溝の内壁面および、前記第３
半導体層の上部表面に形成された絶縁膜と、前記絶縁膜
が形成された前記溝の内部に形成された複数のストライ
プ状の制御電極と、前記制御電極および、前記絶縁膜を
覆って形成された層間絶縁膜と、を有する半導体領域、
前記半導体領域を取り囲むように、前記第１半導体層の
表面内に形成された第２導電型の第４半導体層、前記層
間絶縁膜に覆われない、前記第２および前記第３半導体
層の上部表面と前記第４半導体層の上部表面とに形成さ
れ電気的に接続された複数のストライプ状の主電極、を
備え、前記半導体領域の近傍の前記第４半導体層の上部
表面に形成された前記主電極のストライプ幅を、前記半
導体領域内の前記主電極のストライプ幅より広くしたこ
とを特徴とする。
【００３２】本発明に係る絶縁ゲート型半導体装置の第
３の態様は、前記第１半導体層の厚さが、隣接する前記
制御電極の中心線間の距離の５倍以上となることを特徴
とする。
【００３３】本発明に係る絶縁ゲート型半導体装置の第
４の態様は、前記第４半導体層の近傍の第２半導体層に
は前記第３半導体層が形成されていないことを特徴とす
る。
【００３４】本発明に係る絶縁ゲート型半導体装置の第
５の態様は、前記第４半導体層の上部表面に形成された
前記主電極の下の、前記第４半導体層の表面内に比較的
高濃度の第２導電型の第５半導体層を設けたことを特徴
とする。
【００３５】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第１の態様は、下記の工程（ａ）〜
（ｈ）を備えている。すなわち、（ａ）比較的低濃度の
第１導電型の第１半導体層を準備する工程、（ｂ）前記
第１半導体層の表面に絶縁膜を形成し、その上に導電層
を形成する工程、（ｃ）前記導電層上にパターニングし
て、複数のストライプ状の制御電極を形成する工程、
（ｄ）前記制御電極をマスクとして、第１導電型の不純
物を導入して、前記制御電極間に複数のストライプ状の
第１導電型の第２半導体層を形成する工程、（ｅ）前記
第２半導体層に、第１導電型の不純物を導入してストラ
イプ状の第１導電型の第３半導体層を選択的に形成する
工程、（ｆ）前記第１半導体層の所定部分に第２導電型
の不純物を導入して第２導電型の第４半導体層を形成す
る工程、（ｇ）前記制御電極を囲覆うように層間絶縁膜
を形成する工程、（ｈ）前記層間絶縁膜間の、第２半導
体層および第３半導体層の上部表面と、前記第４半導体
層の上部表面に、電気的に接続された複数のストライプ
状の主電極を形成する工程。
【００３６】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第２の態様は、前記工程（ｆ）は、前
記工程（ａ）の後に行われることを特徴とする。
【００３７】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第３の態様は、前記工程（ｅ）におい
て、前記第４半導体層近傍の前記第２半導体層には前記
第３半導体層が形成されないような、マスクを用いるこ
とを特徴とする。
【００３８】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第４の態様は、前記工程（ｅ）の前
に、前記第４半導体層に第２導電型の不純物を導入して
ストライプ状の第２導電型の第５半導体層を形成する工
程をさらに備えている。
【００３９】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第５の態様は、下記の工程（ａ）〜
（ｊ）を備えている。すなわち、（ａ）比較的低濃度の
第１導電型の第１半導体層を準備する工程、（ｂ）前記
第１半導体層の表面に第２導電型の不純物を導入して第
２導電型の第２半導体層を形成する工程、（ｃ）前記第
２半導体層の表面に、第１導電型の不純物を導入し、選
択的に第１導電型の第３半導体層を形成する工程、
（ｄ）前記第３半導体層上部表面から、前記第２、第３
半導体層を貫通して前記第１半導体層におよぶ、複数の
ストライプ状の溝を形成する工程、（ｅ）前記溝の内壁
面および、前記第２および第３半導体層の上部表面に絶
縁膜を形成する工程、（ｆ）前記溝内部および、前記絶
縁膜の上部表面に導電層を形成する工程、（ｇ）前記導
電層上にパターニングして、複数のストライプ状の制御
電極を形成する工程、（ｈ）前記第１半導体層の所定部
分に第２導電型の不純物を導入して第２導電型の第４半
導体層を形成する工程、（ｉ）前記制御電極および、前
記第３半導体層の上部表面の絶縁膜を覆うような層間絶
縁膜を形成する工程、（ｊ）前記層間絶縁膜間の、第２
半導体層および第３半導体層の上部表面と、前記第４半
導体層の上部表面に、電気的に接続された複数のストラ
イプ状の主電極を形成する工程。
【００４０】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第６の態様は、前記工程（ｈ）は、前
記（ａ）の工程の後に行われることを特徴とする。
【００４１】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第７の態様は、前記工程（ｃ）におい
て、選択的に、前記第４半導体層近傍の前記第２半導体
層には前記第３半導体層が形成されないようにすること
を特徴とする。
【００４２】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第８の態様は、前記工程（ｄ）の前
に、前記第４半導体層に第２導電型の不純物を導入して
ストライプ状の第２導電型の第５半導体層を形成する工
程をさらに備えている。
【００４３】
【作用】＜請求項１および請求項２記載の発明の作用＞
本発明に係る絶縁ゲート型半導体装置の第１および第２
の態様によれば、半導体領域の近傍の第４半導体層の上
部表面に形成された主電極の幅を、半導体領域内の主電
極の幅より広くしたことにより、装置がオン状態のとき
に、第４半導体層に近接する半導体領域内の主電極に電
流が集中する現象が低減する。また、装置がオン状態か
らオフ状態へ移行する際にキャリア電流の急激な増加が
発生しても、第４半導体層の上部表面に形成された主電
極に該電流がより多く流入するので、第４半導体層に近
接する半導体領域内の主電極にキャリア電流が集中する
現象が低減する。さらに、半導体領域内の主電極および
制御電極が微細化しても、半導体領域の近傍の第４半導
体層の上部表面に形成された主電極の幅は広くすること
ができるので、第４半導体層に近接する半導体領域内の
主電極にキャリア電流が集中する現象を低減できる。
【００４４】＜請求項３記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の第３の態様によれば、上述
の本発明に係る絶縁ゲート型半導体装置の第１および第
２の態様の作用は、前記第１半導体層の厚さが、隣接す
る前記制御電極の中心線間の距離の５倍以上となった場
合に、とくに顕著になる。
【００４５】＜請求項４記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の第４の態様によれば、第４
半導体層の近傍の第２半導体層には第３半導体層を形成
しないことにより、寄生サイリスタが構成されないの
で、第４半導体層に近接する半導体領域内の主電極にキ
ャリア電流が集中しても、寄生サイリスタが動作するこ
とはないので、装置の破壊を防止することができる。
【００４６】＜請求項５記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の第５の態様によれば、半導
体領域の近傍の第４半導体層の上部表面に形成された主
電極下の、第４半導体層の表面内に比較的高濃度の第２
導電型の第５半導体層を設けたことにより、第４半導体
層の上部表面に形成された主電極とのコンタクト抵抗が
低減し、キャリア電流がより流れやすくなるので、第４
半導体層に近接する半導体領域内の主電極にキャリア電
流が集中する現象がより低減する。
【００４７】＜請求項６記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の製造方法の第１の態様によ
れば、請求項１記載の絶縁ゲート型半導体装置の製造に
適した製造方法を得ることができる。
【００４８】＜請求項７記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の製造方法の第２の態様によ
れば、請求項１記載の絶縁ゲート型半導体装置の製造に
適したより実際的な製造方法を得ることができる。
【００４９】＜請求項８記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の製造方法の第３の態様によ
れば、請求項１記載の絶縁ゲート型半導体装置におい
て、第４半導体層の近傍の第２半導体層には第３半導体
層を形成しないマスクを用いることにより、第４半導体
層の近傍の第２半導体層には第３半導体層が形成されな
い。
【００５０】＜請求項９記載の発明の作用＞本発明に係
る絶縁ゲート型半導体装置の製造方法の第４の態様によ
れば、前記第４半導体層に第２導電型の不純物を導入す
ることにより、請求項１記載の絶縁ゲート型半導体装置
において、第４半導体層内にストライプ状の第２導電型
の第５半導体層を形成することができる。
【００５１】＜請求項１０記載の発明の作用＞本発明に
係る絶縁ゲート型半導体装置の製造方法の第５の態様に
よれば、請求項２記載の絶縁ゲート型半導体装置の製造
に適した製造方法を得ることができる。
【００５２】＜請求項１１記載の発明の作用＞本発明に
係る絶縁ゲート型半導体装置の製造方法の第６の態様に
よれば、請求項２記載の絶縁ゲート型半導体装置の製造
に適したより実際的な製造方法を得ることができる。
【００５３】＜請求項１２記載の発明の作用＞本発明に
係る絶縁ゲート型半導体装置の製造方法の第３の態様に
よれば、請求項２記載の絶縁ゲート型半導体装置におい
て、第４半導体層の近傍の第２半導体層には第３半導体
層を形成しないマスクを用いることにより、第４半導体
層の近傍の第２半導体層には第３半導体層が形成されな
い。
【００５４】＜請求項１３記載の発明の作用＞本発明に
係る絶縁ゲート型半導体装置の製造方法の第４の態様に
よれば、前記第４半導体層に第２導電型の不純物を導入
することにより、請求項２記載の絶縁ゲート型半導体装
置において、第４半導体層内にストライプ状の第２導電
型の第５半導体層を形成することができる。
【００５５】
【実施例】＜第１実施例＞本発明に係る絶縁ゲート型半
導体装置および製造方法の第１の実施例を以下に説明す
る。
【００５６】＜装置構成＞図１は従来のＩＧＢＴの説明
に用いた図３３中の、一点鎖線で囲まれた領域Ｘに対応
する部分の拡大図である。
【００５７】図１において、Ｃ−Ｏ−Ｃ’線で示される
角部の内側には、幅Ｗchのコンタクトホールを有するス
トライプ状のＩＧＢＴセルが一定の間隔Ｗcel で並列に
配置されている。Ｃ−Ｏ−Ｃ’線で示される角部の外側
には幅Ｗch2 のストライプ状のコンタクトホールを有し
てｐ型半導体領域１１が形成されている。図１上におけ
るＡ−Ａ’線での断面図を図２に示す。
【００５８】図２には、図３２で説明したＩＧＢＴセル
が並列に配置された状態が示され、各々のＩＧＢＴセル
のｐ型ベース領域４およびｎ+ エミッタ領域５の上部表
面上に、幅Ｗch1 のコンタクトホールを介してエミッタ
電極９が接続された状態が示されている。図２に示され
るＡ側部分はＣ−Ｏ−Ｃ’線で示される角部のＣ−Ｏ線
より外側の領域を示し、隣合うＩＧＢＴセルのｐ型ベー
ス領域４に対応して、ｎ- 半導体層３の表面にｐ型半導
体領域１１が二重拡散で形成され、その上部表面上には
幅Ｗch1 のコンタクトホールＣＨ1 よりも広い幅Ｗch2
のコンタクトホールＣＨp を介してエミッタ電極９が接
続されている。なお、図３５と同一の部分に対しては同
一符号が付してある。
【００５９】次に本実施例の動作について説明する。図
２に示す構造のＩＧＢＴは、オン状態において、ｐ型半
導体領域１１直下のｐ+ 半導体層１から供給されたホー
ルは、ｐ型半導体領域１１に設けられた幅Ｗch2 のコン
タクトホールＣＨp からエミッタ電極９へ抜ける。この
場合、ｐ型半導体領域１１のコンタクトホールＣＨpの
幅Ｗch2 が、図３８で示したキャリアの広がり状態を示
す線Ｌ45で区切られた領域のホール電流をすべて通過さ
せるほどに十分大きければ、余剰なホール電流がｐ型半
導体領域１１近傍のＩＧＢＴセルにホール電流が集中す
ることがなくなり、ｐ型半導体領域１１に近接するＩＧ
ＢＴセルが他の部分のＩＧＢＴセルに比べて、ラッチア
ップにより破壊される可能性が高くなることを防ぐこと
ができる。
【００６０】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の全てがエミッタ
電極９に抜けきらずに、余剰なホール電流がｐ型半導体
領域１１の近傍のＩＧＢＴセルに流れ込むといった状況
を改善することができ、ｐ型半導体領域１１近傍のＩＧ
ＢＴセルが他の部分のＩＧＢＴセルに比べて、ラッチア
ップにより破壊される可能性が高くなることを防ぐこと
ができる。
【００６１】さらに本実施例によれば、ＩＧＢＴセルを
微細化しても、ｐ型半導体領域１１上のコンタクトホー
ルＣＨp の幅Ｗch2 を広く形成することは問題がないの
で、ＩＧＢＴセルが微細化してセル幅がｎ- 半導体層３
の厚さよりも小さくなり、コンタクトホールＣＨ1 より
コンタクトホールＣＨp を流れる電流が大きくなった場
合にも、ｐ型半導体領域１１に近接するＩＧＢＴセルが
他の部分のＩＧＢＴセルに比べて、ラッチアップにより
破壊される可能性が高くなることを防ぐことができる。
【００６２】ここで、ＩＧＢＴセルの微細化の程度を、
ＩＧＢＴセルのセル幅とｎ- 半導体層３の厚さの比で表
せば、その比が１対５以上となるような場合に本実施例
は有効に作用する。
【００６３】＜他の適用例＞以上は図３３中の、一点鎖
線で囲まれた領域Ｘについての説明であったが、以下
に、図３３中の、一点鎖線で囲まれた領域Ｙに対応する
部分について説明する。
【００６４】図３は、領域Ｙの拡大図である。図３に示
されるように、ゲートパッドＧＰの角部近傍において
は、ＩＧＢＴセルに対し垂直にゲートパッドＧＰが形成
されるため、ｐ型半導体領域１１が突出してＩＧＢＴセ
ル領域が凹状に形成されている部分がある。本実施例は
このような突出したｐ型半導体領域１１においても、Ｉ
ＧＢＴセルの配列を変えることなく、ＩＧＢＴセルに平
行なｐ型半導体領域１１に、コンタクトホールＣＨ1 よ
りも広い幅のコンタクトホールＣＨp を形成し、該コン
タクトホールを介してエミッタ電極９とｐ型半導体領域
１１との接触を得ることができる。
【００６５】図３において、Ｃ−Ｏ−Ｃ’線で示される
角部の外側には、幅Ｗch1 のコンタクトホールを有する
ストライプ状のＩＧＢＴセルが一定の間隔Ｗcel で並列
に配置されている。Ｃ−Ｏ−Ｃ’線で示される角部の内
側には幅Ｗch2 のストライプ状のコンタクトホールＣＨ
p を有してｐ型半導体領域１１が形成されている。図３
上におけるＡ−Ａ’線での断面構造は図２と同様であ
る。
【００６６】動作については、領域Ｘにおいて本実施例
を適用した場合と同様に、ＩＧＢＴがオン状態にある場
合、およびＩＧＢＴがオン状態からオフ状態へ移行中で
ある場合、およびＩＧＢＴセルを微細化した場合に効果
を発揮する。
【００６７】＜製造方法＞図４〜図９は、図２に示すＩ
ＧＢＴの製造工程を順に示した断面図である。まず、図
４に示す工程において、基板となるｐ+ 半導体層１（例
えば単結晶Ｓｉ基板）を準備し、その第１の主面上に、
エピタキシャル成長法によりｎ+ バッファ層２および、
ｎ- 半導体層３を順に形成する。
【００６８】次に図５に示す工程において、ｎ- 半導体
層３の所定部分にｐ型不純物（ボロン等）を注入してア
ニールを行い、ｐ型半導体領域１１を形成する。
【００６９】次に図６に示す工程において、ｎ- 半導体
層３の表面に例えば熱酸化膜で絶縁膜を形成し、その上
に、例えばポリシリコン層をデポジションにより形成す
る。次に、ポリシリコン層上にレジスト１４を塗布し、
所望のレジストパターンを形成し、ポリシリコン層およ
び絶縁膜をエッチングすることで、ゲート絶縁膜７の上
にゲート電極８を載置した構造が所望のパターンで形成
される。この場合に用いるレジストパターンは、ｐ型半
導体領域１１上ではパターン間隔が広くなるように形成
される。
【００７０】次に図７に示す工程において、ゲート電極
８の上に残った前工程で用いたレジスト１４の上から、
ｐ型不純物を注入してアニールを行い、ゲート電極８間
のｎ- 半導体層３の表面内にｐ型ベース領域４を形成す
る。このとき、ｐ型半導体領域１１にはｐ型不純物が２
重拡散されることになる。この後、ゲート電極８上のレ
ジストを除去する。
【００７１】次に図８に示す工程において、ｎ+ エミッ
タ領域５を形成するために、ｐ型ベース領域４の上部表
面に所望のパターンを有するマスク１５を形成し、ｎ型
不純物（砒素等）を注入してアニールを行う。
【００７２】次に図９に示す工程において、ゲート電極
８を囲むように層間絶縁膜１３を、例えばＰＳＧ（リン
ガラス）で形成した後、層間絶縁膜１３間のｐ型ベース
領域４およびｎ+ エミッタ領域５の双方の上部表面に渡
って、例えばアルミニウムでエミッタ電極９を形成す
る。エミッタ電極９は、全てのＩＧＢＴセルの間で各々
同士が互いに接続された構造を有している。最後に、ｐ
+ 半導体層１の第２の主面上にアルミニウム等でコレク
タ電極１０を、全てのＩＧＢＴセルを通じて一体に形成
して、図２に示すＩＧＢＴが得られる。
【００７３】＜第２実施例＞本発明に係る絶縁ゲート型
半導体装置および製造方法の第２の実施例を以下に説明
する。
【００７４】＜装置構成＞本実施例において、平面構造
は図１および図３に示す第１の実施例と同様であり、図
１および図３における、Ａ−Ａ’線での断面構造を図１
０に示す。
【００７５】図１０には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールを介してエミッ
タ電極９が接続された状態が示されている。図１０に示
されるＡ側部分には、ＩＧＢＴセルのｐ型ベース領域４
に対応して、ｎ- 半導体層３の表面にｐ型半導体領域１
１が二重拡散で形成され、さらにｐ型半導体領域１１の
表面に部分的に、ｐ型半導体領域１１よりも高い濃度の
ｐ+ 半導体層１２が形成されている。そして、その上部
表面上には幅Ｗch1 のコンタクトホールＣＨ1 よりも広
い幅Ｗch2 のコンタクトホールＣＨp が形成され、該コ
ンタクトホールＣＨp を介してエミッタ電極９が接続さ
れている。なお、図３５と同一の部分に対しては同一符
号を付す。
【００７６】本実施例の動作は、ＩＧＢＴのオン状態に
おいて、ｐ型半導体領域１１のコンタクトホールＣＨp
の幅Ｗch2 を、図３８で示したキャリアの広がり状態を
示す線Ｌ45で区切られた領域のホール電流を通過させる
ほどに十分大きくし、さらに、ｐ型半導体領域１１のコ
ンタクトホールＣＨp に対応した部分に、ｐ型半導体領
域１１よりも高い濃度のｐ+ 半導体層１２を形成して、
エミッタ電極９とのコンタクト抵抗を低減し、ホール電
流を流れやすくすることにより、ｐ型半導体領域１１近
傍のＩＧＢＴセルに過大電流が集中することがなくな
り、ｐ型半導体領域１１に近接するＩＧＢＴセルが他の
部分のＩＧＢＴセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。
【００７７】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成し、ｐ型半導体領域１１のコンタクトホールＣＨ
p に対応した部分に、ｐ型半導体領域１１内に、部分的
に濃度の高いｐ+ 半導体領域１２を形成して、エミッタ
電極９とのコンタクト抵抗を低減し、ホール電流を流れ
やすくすることによって、ホール電流の一部分がエミッ
タ電極９に抜けきらずに、ｐ型半導体領域１１の近傍の
ＩＧＢＴセルに流れ込むといった状況を改善することが
でき、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の部
分のＩＧＢＴセルに比べて、ラッチアップにより破壊さ
れる可能性が高くなることを防ぐことができる。
【００７８】さらに、ＩＧＢＴセルを微細化しても、ｐ
型半導体領域１１の表面にｐ型半導体領域１１よりも高
い濃度のｐ+ 半導体領域１２を形成し、コンタクトホー
ルＣＨp の幅Ｗch2 を広く形成することは問題がないの
で、ＩＧＢＴセルが微細化してセル幅がｎ- 半導体層３
の厚さよりも小さくなり、コンタクトホールＣＨ1 より
コンタクトホールＣＨp を流れる電流が大きくなった場
合にも、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の
部分のＩＧＢＴセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。
【００７９】＜製造方法＞図１０に示す本実施例のＩＧ
ＢＴの製造方法は、図４〜図９を用いて説明した第１の
実施例のＩＧＢＴの製造方法とほぼ同じである。異なる
点は、図７に示す工程において、ゲート電極８の上に残
った前工程で用いたレジストの上から、ｐ型不純物を注
入してアニールを行い、ゲート電極８間にｐ型ベース領
域４を形成した後に、次工程でｎ+ エミッタ領域５を形
成する前に、図１１に示す工程において、ｐ型半導体領
域１１上のゲート電極８の間にｐ型不純物を注入してア
ニールを行い、ｐ型半導体領域１１内に、部分的に濃度
の高いｐ+ 半導体領域１２を形成する工程を有すること
である。この場合、ｐ型半導体領域１１にはｐ型不純物
が３重拡散されることになる。
【００８０】図４〜図９で説明した工程に、以上説明し
た工程を加えて図１０に示すＩＧＢＴが得られる。
【００８１】＜第３実施例＞本発明に係る絶縁ゲート型
半導体装置および製造方法の第３実施例を以下に説明す
る。
【００８２】＜装置構成＞本実施例において、平面構造
は図１および図３に示す第１の実施例と同様であり、図
１および図３における、Ａ−Ａ’線での断面構造を図１
２に示す。
【００８３】図１２には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールを介してエミッ
タ電極９が接続された状態が示されている。図１２に示
されるＡ側部分には、ｎ- 半導体層３の表面にｐ型半導
体領域１１が二重拡散で形成され、その上部表面上には
幅Ｗch1 のコンタクトホールＣＨ1 よりも広い幅Ｗch2
のコンタクトホールＣＨp が形成され、該コンタクトホ
ールＣＨp を介してエミッタ電極９が接続されている。
図１２において、ｐ型半導体領域１１近傍のＩＧＢＴセ
ルには、ｎ+ エミッタ領域５は形成されていない。な
お、図３５と同一の部分に対しては同一符号を付す。
【００８４】本実施例の動作は、ＩＧＢＴのオン状態に
おいて、ｐ型半導体領域１１のコンタクトホールＣＨp
の幅Ｗch2 を、図３８で示したキャリアの広がり状態を
示す線Ｌ45で区切られた領域のホール電流を通過させる
ほどに十分大きくすることで、ｐ型半導体領域１１に近
接するＩＧＢＴセルに過大電流が集中することがなくな
り、さらに、ｐ型半導体領域１１近傍のＩＧＢＴセルに
はｎ+ エミッタ領域５が形成されていないので、ｎ+ エ
ミッタ領域５およびｐ型ベース領域４およびｎ- 半導体
層３およびｐ+ 半導体層１で構成される寄生サイリスタ
が存在せず、たとえ、ｐ型半導体領域１１近傍のＩＧＢ
Ｔセルに過大電流が集中しても、寄生サイリスタがオン
してＩＧＢＴがラッチアップし、ＩＧＢＴが破壊するこ
とを防止できる。
【００８５】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極９に抜けきらずに、ｐ型半導体領域１１の近傍の
ＩＧＢＴセルに流れ込むといった状況を改善することが
でき、ｐ型半導体領域１１近傍のＩＧＢＴセルにはｎ+
エミッタ領域５が形成されていないので、ｎ+ エミッタ
領域５およびｐ型ベース領域４およびｎ- 半導体層３お
よびｐ+ 半導体層１で構成される寄生サイリスタが存在
せず、たとえ、ｐ型半導体領域１１に近接するＩＧＢＴ
セルに過大電流が集中しても、寄生サイリスタがオンし
てＩＧＢＴがラッチアップし、ＩＧＢＴが破壊すること
を防止できる。
【００８６】さらに、ＩＧＢＴセルを微細化しても、ｐ
型半導体領域１１のコンタクトホールＣＨp の幅Ｗch2
を広く形成することは問題がなく、また、ｎ+ エミッタ
領域５を有さないＩＧＢＴセルを形成することも問題が
ないので、ＩＧＢＴセルが微細化してセル幅がｎ- 半導
体層３の厚さよりも小さくなり、コンタクトホールＣＨ
1 よりコンタクトホールＣＨp を流れる電流が大きくな
った場合にも、ｐ型半導体領域１１近傍のＩＧＢＴセル
が他の部分のＩＧＢＴセルに比べて、ラッチアップによ
り破壊される可能性を低減でき、たとえ、ｐ型半導体領
域１１に近接するＩＧＢＴセルに過大電流が集中して
も、寄生サイリスタがオンしてＩＧＢＴがラッチアップ
し、ＩＧＢＴが破壊することを防止できる。
【００８７】＜製造方法＞図１２に示す本実施例のＩＧ
ＢＴの製造方法は、図４〜図９を用いて説明した第１の
実施例のＩＧＢＴの製造方法とほぼ同じである。異なる
点は、ｎ+ エミッタ領域５の形成工程において、図１３
に示すように、ｐ型半導体領域１１近傍にはｎ+ エミッ
タ領域５が形成されないようなパターンの注入マスクを
用いて、ｎ型不純物（砒素等）の注入を行うことであ
る。
【００８８】よって、図４〜図９を用いて説明した第１
の実施例のＩＧＢＴの製造方法において、図７で説明し
た工程を、以上説明した図１３の工程に変えることで、
図１２に示すＩＧＢＴが得られる。
【００８９】＜第４実施例＞また、以上説明した第２お
よび第３の実施例の特徴部分を併せた構成、つまりｐ型
半導体領域１１の表面に部分的に、ｐ型半導体領域１１
よりも高い濃度のｐ+ 半導体層１２が形成され、かつ、
ｐ型半導体領域１１近傍のＩＧＢＴセルには、ｎ+ エミ
ッタ領域５は形成されていない構成にすることによっ
て、第２および第３の実施例の利点を併せ持ったＩＧＢ
Ｔを得ることができる。
【００９０】＜第５実施例＞本発明に係る絶縁ゲート型
半導体装置および製造方法の第５の実施例を以下に説明
する。
【００９１】＜装置構成＞本実施例の全体平面構造は図
３３と同様であり、図３３に一点鎖線で示される領域Ｘ
に対応する部分の拡大図を図１４に示す。図１４におい
て、Ｃ−Ｏ−Ｃ’線で示される角部の内側には、幅Ｗch
のコンタクトホールを有するストライプ状のＩＧＢＴセ
ルが一定の間隔Ｗcel で並列に配置されている。Ｃ−Ｏ
−Ｃ’線で示される角部の外側には幅Ｗch2 のストライ
プ状のコンタクトホールを有してｐ型半導体領域１１が
形成されている。図１４上におけるＡ−Ａ’線での断面
図を図１５に示す。
【００９２】本実施例を構成するＩＧＢＴセルの基本構
造は、図３２で説明した従来例および、第１〜第３の実
施例とは異なっている。図１６に本実施例を構成する、
ＩＧＢＴセルの基本構造を示す。この型のＩＧＢＴは一
般的に広く知られ、Ｕ型ＩＧＢＴと称される。
【００９３】図１６に示すＵ型ＩＧＢＴは、図３２で示
した従来のＩＧＢＴセルと同様に、ｐ型半導体基板で構
成され、第１および第２の主面を有するｐ+ 半導体層１
の第１の主面上に、ｎ+ バッファ層２が形成され、その
上にｎ- 半導体層３が形成されている。ｎ- 半導体層３
の上面にｐ型不純物を拡散することによりｐ型ベース領
域４ａが形成され、ｐ型ベース領域４ａの一部領域には
高濃度のｎ型不純物を選択的に拡散することによりｎ+
エミッタ領域５が形成されている。また、ｎ+エミッタ
領域５ａ、ｐ型ベース領域４ａ、およびｎ- 半導体層３
に跨るように溝が形成され、該溝の内壁面に沿ってゲー
ト絶縁膜７ａが形成され、該ゲート絶縁膜７ａの内側に
は、例えば多結晶シリコンで構成されるゲート電極８ａ
が埋め込まれている。従って、ゲート電極８ａがｐ型ベ
ース領域４ａの表面に対向する形で形成されている点
は、第１〜第４の実施例と同様である。
【００９４】また、ｐ型ベース領域４ａおよびｎ+ エミ
ッタ領域５ａの上部表面上には双方に渡って、例えばア
ルミニウムで構成されたエミッタ電極９ａが形成されて
いる。ゲート電極８ａおよびエミッタ電極９ａは互いに
絶縁され、かつ、全てのＩＧＢＴセルの間で各々同士が
互いに接続されている。
【００９５】ｐ+ 半導体層１の第２の主面上にはアルミ
ニウム等で構成されたコレクタ電極１０が形成されてい
る。コレクタ電極１０は全てのＩＧＢＴセルを通じて一
体に形成される。
【００９６】動作についても、図３２で示した従来のＩ
ＧＢＴセルと同様に、エミッタ電極９ａとゲート電極８
ａの間に閾値を超えるゲート電圧ＶGEを印加すると、ｎ
- 半導体層３の表面とｎ+ エミッタ領域５ａの表面によ
り挟まれたｐ型ベース領域４ａの表面のチャネル領域６
ａがｎ型に反転し、チャネル領域６ａにｎ型チャネルが
形成される。このチャネルを通じて、エミッタ電極９ａ
からキャリアとしての電子がｎ- 半導体層３へ注入さ
れ、ＩＧＢＴがオン状態になる。
【００９７】Ｕ型ＩＧＢＴセルは、第１〜第４の実施例
のＩＧＢＴセルに比べてよりいっそうの微細化が可能で
あり、集積度を高めることが容易である。さらに、製造
工程においてｐ型ベース領域４ａを、一旦ｎ- 半導体層
３の上面全域に形成し、選択的に形成する必要がないの
で、製造行程が簡略化できるという特徴がある。
【００９８】図１５には、以上説明したＵ型ＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＵ型ＩＧＢ
Ｔセルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５
ａの上部表面上に、幅Ｗch1 のコンタクトホールを介し
てエミッタ電極９が接続された状態が示されている。
【００９９】図１５に示されるＡ側部分はＣ−Ｏ−Ｃ’
線で示される角部のＣ−Ｏ線より外側の領域を示し、隣
合うＩＧＢＴセルのｐ型ベース領域４ａに対応して、ｎ
- 半導体層３の表面にｐ型半導体領域１１が二重拡散で
形成され、その上部表面上には幅Ｗch1 のコンタクトホ
ールＣＨ1 よりも広い幅Ｗch2 のコンタクトホールＣＨ
p を介してエミッタ電極９が接続されている。なお、図
３５と同一の部分に対しては同一符号が付してある。
【０１００】次に本実施例の動作について説明する。図
１６に示す構造のＵ型ＩＧＢＴは、オン状態において、
ｐ型半導体領域１１直下のｐ+ 半導体層１から供給され
たホールは、ｐ型半導体領域１１に設けられた幅Ｗch2
のコンタクトホールＣＨp からエミッタ電極９へ抜け
る。この場合、ｐ型半導体領域１１のコンタクトホール
ＣＨp の幅Ｗch2 が十分大きければ、ｐ型半導体領域１
１に近接するＩＧＢＴセルに過大電流が集中することが
なくなり、ｐ型半導体領域１１近傍のＩＧＢＴセルが他
の部分のＩＧＢＴセルに比べて、ラッチアップにより破
壊される可能性が高くなることを低減することができ
る。
【０１０１】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極９に抜けきらずに、ｐ型半導体領域１１の近傍の
ＩＧＢＴセルに流れ込むといった状況を改善することが
でき、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の部
分のＩＧＢＴセルに比べて、ラッチアップにより破壊さ
れる可能性が高くなることを防ぐことができる。
【０１０２】さらに本実施例によれば、ＩＧＢＴセルを
微細化しても、ｐ型半導体領域１１のコンタクトホール
ＣＨp の幅Ｗch2 を広く形成することは問題がないの
で、ＩＧＢＴセルが微細化してセル幅がｎ- 半導体層３
の厚さよりも小さくなり、コンタクトホールＣＨ1 より
コンタクトホールＣＨp を流れる電流が大きくなった場
合にも、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の
部分のＩＧＢＴセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。
【０１０３】＜他の適用例＞以上は図３３中の、一点鎖
線で囲まれた領域Ｘについての説明であったが、以下
に、図３３中の、一点鎖線で囲まれた領域Ｙについて説
明する。図１７は、領域Ｙに対応する拡大図である。図
１７に示されるように、ゲートパッドＧＰの角部近傍に
おいては、ＩＧＢＴセルに対し垂直にゲートパッドＧＰ
が形成されるため、ｐ型半導体領域１１が突出してＩＧ
ＢＴセル領域が凹状に形成されている部分がある。本実
施例はこのような突出したｐ型半導体領域１１において
も、ＩＧＢＴセルの配列を変えることなく、ＩＧＢＴセ
ルに平行なｐ型半導体領域１１に、コンタクトホールＣ
Ｈ1 よりも広い幅のコンタクトホールＣＨp を形成し、
該コンタクトホールを介してエミッタ電極９ａとｐ型半
導体領域１１との接触を得ることができる。
【０１０４】図１７において、Ｃ−Ｏ−Ｃ’線で示され
る角部の外側には、幅Ｗch1 のコンタクトホールを有す
るストライプ状のＩＧＢＴセルが一定の間隔Ｗcel で並
列に配置されている。Ｃ−Ｏ−Ｃ’線で示される角部の
内側には幅Ｗch2 のストライプ状のコンタクトホールＣ
Ｈp を有してｐ型半導体領域１１が形成されている。図
１７上におけるＡ−Ａ’線での断面構造は、図１５と同
様である。
【０１０５】動作については、領域Ｘにおいて本実施例
を適用した場合と同様に、ＩＧＢＴがオン状態にある場
合、およびＩＧＢＴがオン状態からオフ状態へ移行中で
ある場合、およびＩＧＢＴセルを微細化した場合に効果
を発揮する。
【０１０６】＜製造方法＞図１８〜図２５は、図１５に
示すＩＧＢＴの製造工程を順に示した断面図である。ま
ず、図１８に示す工程において、基板となるｐ+ 半導体
層１（例えば単結晶Ｓｉ基板）を準備し、その第１の主
面上に、エピタキシャル成長法によりｎ+バッファ層２
および、ｎ- 半導体層３を順に形成する。
【０１０７】次に図１９に示す工程において、ｎ- 半導
体層３の所定部分にｐ型不純物（ボロン等）を注入して
アニールを行い、ｐ型半導体領域１１を形成する。
【０１０８】次に図２０に示す工程において、ｎ- 半導
体層３全面にｐ型不純物を注入してアニールを行い、ｐ
型ベース領域４ａを形成する。このとき、ｐ型半導体領
域１１にはｐ型不純物が２重拡散されることになる。
【０１０９】次に、図２１に示す工程において、ｐ型ベ
ース領域４ａの所定部分に、所望のパターンを有する注
入マスク１５ａを用いて選択的にｎ型不純物（砒素等）
を注入してアニールを行い、ｎ+ エミッタ領域５ａを形
成する。
【０１１０】次に、図２２に示す工程において、ＲＩＥ
（Reactive Ion Etching）により、ｎ+ エミッタ領域５
ａおよびｐ型ベース領域４ａおよびｎ- 半導体層３に渡
って、選択的にシリコンエッチングを行い、所望の位置
にストライプ状の溝を形成する。
【０１１１】次に、図２３に示す工程において、ｐ型半
導体領域１１およびｎ+ エミッタ領域５ａの上部表面お
よび、前工程で形成した溝の内面に例えば熱酸化膜でゲ
ート絶縁膜７ａを形成し、前工程で形成した溝を埋め込
むようにゲート絶縁膜７ａの上に、例えば不純物をドー
プしたドープトポリシリコンをデポジションして、ゲー
ト電極８ａを形成する。
【０１１２】次に、図２４に示す工程において、ｐ型半
導体領域１１上の所定部分および溝に埋め込まれた以外
の不要なドープトポリシリコンをＲＩＥによりエッチバ
ックする。
【０１１３】次に、図２５に示す工程において、ゲート
絶縁膜７ａを選択的にエッチングし、ゲート電極８ａの
上部および、残ったゲート絶縁膜７ａの上部に層間絶縁
膜１３ａを、例えばＰＳＧ（リンガラス）で形成した
後、層間絶縁膜１３間のｐ型ベース領域４ａおよびｎ+
エミッタ領域５ａの双方の上部表面に渡って、例えばア
ルミニウムでエミッタ電極９を形成する。エミッタ電極
９は、全てのＩＧＢＴセルの間で各々同士が互いに接続
された構造を有している。最後に、ｐ+ 半導体層１の第
２の主面上にアルミニウム等でコレクタ電極１０を、全
てのＩＧＢＴセルを通じて一体に形成して、図１５に示
すＩＧＢＴが得られる。
【０１１４】＜第６実施例＞本発明に係る絶縁ゲート型
半導体装置および製造方法の第６実施例を以下に説明す
る。
【０１１５】＜装置構成＞本実施例において、平面構造
は図１４および図１７に示す第４の実施例と同様であ
り、図１４および図１７における、Ａ−Ａ’線での断面
構造を図２６に示す。
【０１１６】図２６には、図１６で説明したＵ型ＩＧＢ
Ｔセルが並列に配置された状態が示され、各々のＩＧＢ
Ｔセルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５
ａの上部表面上に、幅Ｗch1 のコンタクトホールを介し
てエミッタ電極９が接続された状態が示されている。図
２６に示されるＡ側部分には、ＩＧＢＴセルのｐ型ベー
ス領域４ａに対応して、ｎ- 半導体層３の表面にｐ型半
導体領域１１が二重拡散で形成され、さらにｐ型半導体
領域１１の表面に部分的に、ｐ型半導体領域１１よりも
高い濃度のｐ+ 半導体層１２ａが形成されている。そし
て、その上部表面上には幅Ｗch1 のコンタクトホールＣ
Ｈ1 よりも広い、幅Ｗch2 のコンタクトホールＣＨp が
形成され、該コンタクトホールＣＨp を介してエミッタ
電極９が接続されている。なお、図３５と同一の部分に
対しては同一符号を付す。
【０１１７】本実施例の動作は、ＩＧＢＴのオン状態に
おいて、ｐ型半導体領域１１のコンタクトホールＣＨp
の幅Ｗch2 を十分大きくし、ｐ型半導体領域１１のコン
タクトホールＣＨp に対応した部分に、ｐ型半導体領域
１１よりも高い濃度のｐ+ 半導体層１２ａを形成して、
エミッタ電極９ａとのコンタクト抵抗を低減し、ホール
電流を流れやすくすることにより、ｐ型半導体領域１１
近傍のＩＧＢＴセルに過大電流が集中することがなくな
り、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の部分
のＩＧＢＴセルに比べて、ラッチアップにより破壊され
る可能性が高くなることを防ぐことができる。
【０１１８】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成し、ｐ型半導体領域１１のコンタクトホールＣＨ
p に対応した部分に、ｐ型半導体領域１１よりも高い濃
度のｐ+ 半導体層１２ａを形成して、エミッタ電極９と
のコンタクト抵抗を低減し、ホール電流を流れやすくす
ることによって、ホール電流の一部分がエミッタ電極９
に抜けきらずに、ｐ型半導体領域１１の近傍のＩＧＢＴ
セルに流れ込むといった状況を改善することができ、ｐ
型半導体領域１１近傍のＩＧＢＴセルが他の部分のＩＧ
ＢＴセルに比べて、ラッチアップにより破壊される可能
性が高くなることを防ぐことができる。
【０１１９】さらに、ＩＧＢＴセルを微細化しても、ｐ
型半導体領域１１の表面にｐ型半導体領域１１よりも高
い濃度のｐ+ 半導体層１２ａを形成し、コンタクトホー
ルＣＨp の幅Ｗch2 を広く形成することは問題がないの
で、ＩＧＢＴセルが微細化してセル幅がｎ- 半導体層３
の厚さよりも小さくなり、コンタクトホールＣＨ1 より
コンタクトホールＣＨp を流れる電流が大きくなった場
合にも、ｐ型半導体領域１１に近接するＩＧＢＴセルが
他の部分のＩＧＢＴセルに比べて、ラッチアップによる
破壊の可能性が高くなることを防ぐことができる。
【０１２０】＜製造方法＞図２６に示す本実施例のＩＧ
ＢＴの製造方法は、図１８〜図２５を用いて説明した第
５の実施例のＩＧＢＴの製造方法とほぼ同じである。異
なる点は、図２７に示す工程において、ｐ型ベース領域
４ａの所定部分にｎ型不純物（砒素等）を注入してアニ
ールを行い、ｎ+ エミッタ領域５ａを形成した後に、次
工程でストライプ状の溝を形成する前に、ｐ型半導体領
域１１上の所定位置にｐ型不純物を注入してアニールを
行い、ｐ型半導体領域１１内にマスク１５ａを用いて、
部分的に濃度の高いｐ+ 半導体領域１２ａを形成する工
程を有することである。この場合、ｐ型半導体領域１１
にはｐ型不純物が３重拡散されることになる。
【０１２１】図１８〜図２５で説明した工程に、以上説
明した工程を加えて図２６に示すＩＧＢＴが得られる。
【０１２２】＜第７実施例＞本発明に係る絶縁ゲート型
半導体装置および製造方法の第７の実施例を以下に説明
する。
【０１２３】＜装置構成＞本実施例において、平面構造
は図１４および図１７に示す第４の実施例と同様であ
り、図１４および図１７における、Ａ−Ａ’線での断面
構造を図２８に示す。
【０１２４】図２８には、図１６で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５ａの
上部表面上に、幅Ｗch1 のコンタクトホールを介してエ
ミッタ電極９が接続された状態が示されている。図２８
に示されるＡ側部分には、ｎ- 半導体層３の表面にｐ型
半導体領域１１が二重拡散で形成され、その上部表面上
には幅Ｗch1 のコンタクトホールＣＨ1 よりも広い幅Ｗ
ch2 のコンタクトホールＣＨp が形成され、該コンタク
トホールＣＨp を介してエミッタ電極９が接続されてい
る。図２８において、ｐ型半導体領域１１近傍のＩＧＢ
Ｔセルには、ｎ+ エミッタ領域５ａは形成されていな
い。なお、図３５と同一の部分に対しては同一符号を付
す。
【０１２５】本実施例の動作は、ＩＧＢＴのオン状態に
おいて、ｐ型半導体領域１１のコンタクトホールＣＨp
の幅Ｗch2 を十分大きくすることで、ｐ型半導体領域１
１に近接するＩＧＢＴセルに過大電流が集中することが
なくなり、さらに、ｐ型半導体領域１１近傍のＩＧＢＴ
セルにはｎ+ エミッタ領域５ａが形成されていないの
で、ｎ+ エミッタ領域５ａおよびｐ型ベース領域４ａお
よびｎ- 半導体層３およびｐ+ 半導体層１で構成される
寄生サイリスタが存在せず、たとえ、ｐ型半導体領域１
１に近接するＩＧＢＴセルに過大電流が集中しても、寄
生サイリスタがオンしてＩＧＢＴがラッチアップし、Ｉ
ＧＢＴが破壊することを防止できる。
【０１２６】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極９ａに抜けきらずに、ｐ型半導体領域１１の近傍
のＩＧＢＴセルに流れ込むといった状況を改善すること
ができ、ｐ型半導体領域１１に近接したＩＧＢＴセルお
よび、該セルに隣接したＩＧＢＴセルにはｎ+ エミッタ
領域５ａが形成されていないので、ｎ+ エミッタ領域５
ａおよびｐ型ベース領域４ａおよびｎ- 半導体層３およ
びｐ+ 半導体層１で構成される寄生サイリスタが存在せ
ず、たとえ、ｐ型半導体領域１１に近接するＩＧＢＴセ
ルに過大電流が集中しても、寄生サイリスタがオンして
ＩＧＢＴがラッチアップし、ＩＧＢＴが破壊することを
防止できる。
【０１２７】さらに、ＩＧＢＴセルを微細化しても、ｐ
型半導体領域１１のコンタクトホールＣＨp の幅Ｗch2
を広く形成することは問題がなく、また、ｎ+ エミッタ
領域５を有さないＩＧＢＴセルを形成することも問題が
ないので、ＩＧＢＴセルが微細化してセル幅がｎ- 半導
体層３の厚さよりも小さくなり、コンタクトホールＣＨ
1 よりコンタクトホールＣＨp を流れる電流が大きくな
った場合にも、ｐ型半導体領域１１に近接するＩＧＢＴ
セルが他の部分のＩＧＢＴセルに比べて、ラッチアップ
による破壊の可能性を低減でき、たとえ、ｐ型半導体領
域１１に近接するＩＧＢＴセルに過大電流が集中して
も、寄生サイリスタがオンしてＩＧＢＴがラッチアップ
し、ＩＧＢＴが破壊することを防止できる。
【０１２８】＜製造方法＞図２８に示す本実施例のＩＧ
ＢＴの製造方法は、図１８〜図２５を用いて説明した第
５の実施例のＩＧＢＴの製造方法とほぼ同じである。異
なる点は、ｎ+ エミッタ領域５ａの形成工程において、
図２９に示すように、ｐ型半導体領域１１近傍にはｎ+
エミッタ領域５ａが形成されないようなパターンの注入
マスク１６を用いて、ｎ型不純物（砒素等）の注入を行
うことである。
【０１２９】よって、図１８〜図２５を用いて説明した
第５の実施例のＩＧＢＴの製造方法において図２１で説
明した工程を、以上説明した図２９の工程に変えること
で、図２８に示すＩＧＢＴが得られる。
【０１３０】＜第８施例＞また、以上説明した第６およ
び第７の実施例の特徴部分を併せた構成、つまりｐ型半
導体領域１１の表面に部分的に、ｐ型半導体領域１１よ
りも高い濃度のｐ+ 半導体層１２ａが形成され、かつ、
ｐ型半導体領域１１近傍のＩＧＢＴセルには、ｎ+ エミ
ッタ領域５ａは形成されていない構成にすることによっ
て、第６および第７の実施例の利点を併せ持ったＩＧＢ
Ｔを得ることができる。
【０１３１】＜第１変形例＞なお、以上説明した、本発
明に係る絶縁ゲート型半導体装置およびその製造方法の
第１〜第８の実施例は、ＩＧＢＴに適用した例を示した
が、図３０に示すような、ＥＳＴ（Emitter Switched T
hyristor）についても同様に適用することができる。
【０１３２】図３０は、第１の実施例で用いた図２に対
応する図であり、図２と同一の部分に対しては同一符号
が付してある。図２と異なるのは、ゲート電極８間のｎ
+ エミッタ領域５が、１つ飛びに共通化されている点だ
けなので、第１〜第６の実施例と同様の構造にすること
で、同様の効果を得ることができる。
【０１３３】＜第２変形例＞また、本発明に係る絶縁ゲ
ート型半導体装置およびその製造方法の第１〜第８の実
施例は、図３１に示すような、ＭＣＴ（MOS Controlled
Thyristor）についても同様に適用することができる。
【０１３４】図３１は、第１の実施例で用いた図２に対
応する図であり、図２と同一の部分に対しては同一符号
が付してある。図２と異なるのは、ゲート電極８の間に
渡ってｐ型ベース領域４ｂが形成され、その内部にゲー
ト電極８の間に渡るようにｎ型半導体領域１４が形成さ
れ、さらにその内部にｎ+ エミッタ領域５の代わりにｐ
+ エミッタ領域５ｂが形成されて、縦型三重拡散構造と
なっている点だけなので、第１〜第６の実施例と同様の
構造にすることで、同様の効果を得ることができる。
【０１３５】
【発明の効果】請求項１および請求項２記載の絶縁ゲー
ト型半導体装置によれば、半導体領域の近傍の第４半導
体層の上部表面に形成された主電極の幅を、半導体領域
内の主電極の幅より広くしたことにより、装置が、オン
状態のとき、およびオン状態からオフ状態へ移行する際
に、該電極に流入するキャリア電流がの割合が増加し、
第４半導体層に近接する半導体領域内の主電極にキャリ
ア電流が集中する現象が低減するので、寄生サイリスタ
の動作による装置の破壊を防止できる。また、半導体領
域内の主電極および制御電極が微細化しても、半導体領
域の近傍の第４半導体層の上部表面に形成された主電極
の幅は広くすることができるので、第４半導体層に近接
する半導体領域内の主電極にキャリア電流が集中する現
象を低減でき、寄生サイリスタの動作による装置の破壊
を防止できる。
【０１３６】請求項３記載の絶縁ゲート型半導体装置に
よれば、第１半導体層の厚さが、隣接する前記制御電極
の中心線間の距離の５倍以上となった場合に、請求項１
および２記載の絶縁ゲート型半導体装置による効果がと
くに顕著に得られる。
【０１３７】請求項４記載の絶縁ゲート型半導体装置に
よれば、第４半導体層の近傍には寄生サイリスタが構成
されないので、第４半導体層に近接する半導体領域内の
主電極にキャリア電流が集中しても、寄生サイリスタの
動作による装置の破壊を防止できる。
【０１３８】請求項５記載の絶縁ゲート型半導体装置に
よれば、第４半導体層の上部表面に形成された主電極と
のコンタクト抵抗が低減し、キャリア電流がより流れや
すくなるので、第４半導体層に近接する半導体領域内の
主電極にキャリア電流が集中する現象がより低減され、
寄生サイリスタの動作による装置の破壊を防止できる。
【０１３９】請求項６記載の絶縁ゲート型半導体装置の
製造方法によれば、請求項１記載の絶縁ゲート型半導体
装置の製造に適した製造方法を得ることができる。
【０１４０】請求項７記載の絶縁ゲート型半導体装置の
製造方法によれば、請求項１記載の絶縁ゲート型半導体
装置の製造に適したより実際的な製造方法を得ることが
できる。
【０１４１】請求項８記載の絶縁ゲート型半導体装置の
製造方法によれば、請求項１記載の絶縁ゲート型半導体
装置において、第４半導体層の近傍の第２半導体層には
第３半導体層が形成されないので、第４半導体層の近傍
には寄生サイリスタが構成されず、第４半導体層に近接
する半導体領域内の主電極にキャリア電流が集中して
も、寄生サイリスタの動作による装置の破壊を防止した
絶縁ゲート型半導体装置の製造に適した製造方法を得る
ことができる。
【０１４２】請求項９記載の絶縁ゲート型半導体装置の
製造方法によれば、請求項１記載の絶縁ゲート型半導体
装置において、第４半導体層内にストライプ状の第２導
電型の第５半導体層を形成することができるので、キャ
リア電流がより流れやすくなり、第４半導体層に近接す
る半導体領域内の主電極にキャリア電流が集中する現象
がより低減され、寄生サイリスタの動作による装置の破
壊を防止した絶縁ゲート型半導体装置の製造に適した製
造方法を得ることができる。
【０１４３】請求項１０記載の絶縁ゲート型半導体装置
の製造方法によれば、請求項２記載の絶縁ゲート型半導
体装置の製造に適した製造方法を得ることができる。
【０１４４】請求項１１記載の絶縁ゲート型半導体装置
の製造方法によれば、請求項２記載の絶縁ゲート型半導
体装置の製造に適したより実際的な製造方法を得ること
ができる。
【０１４５】請求項１２記載の絶縁ゲート型半導体装置
の製造方法によれば、請求項２記載の絶縁ゲート型半導
体装置において、第４半導体層の近傍の第２半導体層に
は第３半導体層が形成されないので、第４半導体層の近
傍には寄生サイリスタが構成されず、第４半導体層に近
接する半導体領域内の主電極にキャリア電流が集中して
も、寄生サイリスタの動作による装置の破壊を防止した
絶縁ゲート型半導体装置の製造に適した製造方法を得る
ことができる。
【０１４６】請求項１３記載の絶縁ゲート型半導体装置
の製造方法によれば、請求項２記載の絶縁ゲート型半導
体装置において、第４半導体層内にストライプ状の第２
導電型の第５半導体層を形成することができるので、キ
ャリア電流がより流れやすくなり、第４半導体層に近接
する半導体領域内の主電極にキャリア電流が集中する現
象がより低減され、寄生サイリスタの動作による装置の
破壊を防止した絶縁ゲート型半導体装置の製造に適した
製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る絶縁ゲート型半導体装置の第１の
実施例の部分平面図である。
【図２】本発明に係る絶縁ゲート型半導体装置の第１の
実施例の部分断面図である。
【図３】本発明に係る絶縁ゲート型半導体装置の第１の
実施例の部分平面図である。
【図４】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図５】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図６】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図７】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図８】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図９】本発明に係る絶縁ゲート型半導体装置の製造方
法の第１の実施例の製造工程を示す断面図である。
【図１０】本発明に係る絶縁ゲート型半導体装置の第２
の実施例の部分断面図である。
【図１１】本発明に係る絶縁ゲート型半導体装置の製造
方法の第２の実施例の製造工程を示す断面図である。
【図１２】本発明に係る絶縁ゲート型半導体装置の第３
の実施例の部分断面図である。
【図１３】本発明に係る絶縁ゲート型半導体装置の製造
方法の第３の実施例の製造工程を示す断面図である。
【図１４】本発明に係る絶縁ゲート型半導体装置の第５
の実施例の部分平面図である。
【図１５】本発明に係る絶縁ゲート型半導体装置の第５
の実施例の部分断面図である。
【図１６】絶縁ゲート型半導体装置の基本構造を示す断
面図である。
【図１７】本発明に係る絶縁ゲート型半導体装置の第５
の実施例の部分平面図である。
【図１８】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図１９】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２０】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２１】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２２】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２３】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２４】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２５】本発明に係る絶縁ゲート型半導体装置の製造
方法の第５の実施例の製造工程を示す断面図である。
【図２６】本発明に係る絶縁ゲート型半導体装置の第６
の実施例の部分断面図である。
【図２７】本発明に係る絶縁ゲート型半導体装置の製造
方法の第６の実施例の製造工程を示す断面図である。
【図２８】本発明に係る絶縁ゲート型半導体装置の第７
の実施例の部分断面図である。
【図２９】本発明に係る絶縁ゲート型半導体装置の製造
方法の第７の実施例の製造工程を示す断面図である。
【図３０】本発明に係る絶縁ゲート型半導体装置の第１
の変形例の部分断面図である。
【図３１】本発明に係る絶縁ゲート型半導体装置の第２
の変形例の部分断面図である。
【図３２】絶縁ゲート型半導体装置の基本構造を示す断
面図である。
【図３３】絶縁ゲート型半導体装置の基本構造を示す全
体平面図である。
【図３４】従来の絶縁ゲート型半導体装置の基本構造を
示す部分平面図である。
【図３５】従来の絶縁ゲート型半導体装置の基本構造を
示す部分断面図である。
【図３６】従来の絶縁ゲート型半導体装置の基本構造を
示す部分断面図である。
【図３７】従来の絶縁ゲート型半導体装置の動作特性を
示す図である。
【図３８】従来の絶縁ゲート型半導体装置の動作を説明
するための部分断面図である。
【符号の説明】
ＣＨ1 幅Ｗch1 のコンタクトホール ＣＨp 幅Ｗch2 のコンタクトホール １２、１２ａ ｐ+ 半導体層１２ａ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】次に図３３中の一点鎖線で囲まれた領域Ｘ
のエミッタ電極９の一部を取り去った状態の拡大図を図
３４に示す。図３４において、Ｃ−Ｏ−Ｃ’線で示され
る角部の内側には幅Ｗch1 のストライプ状のコンタクト
ホールを有するＩＧＢＴセルが一定の間隔Ｗcel で並列
に多数配置されている。Ｃ−Ｏ−Ｃ’線で示される角部
の外側には幅Ｗch1 のストライプ状のコンタクトホール
を有してｐ型半導体領域１１が形成されている。図３４
上におけるＡ−Ａ’線での断面図を図３５に、Ｂ−Ｂ’
線での断面図を図３６に示す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】図３５には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールを介してエミッ
タ電極９が接続された状態が示されている。図３５に示
されるＡ側部分はＣ−Ｏ−Ｃ’線で示される角部のＣ−
Ｏ線より外側の領域を示し、隣合うＩＧＢＴセルのｐ型
ベース領域４に対応して、ｎ- 半導体層３の表面にｐ型
半導体領域１１が二重拡散で形成され、その上部表面上
には幅Ｗch1 のコンタクトホールを介してエミッタ電極
９が接続されている。ｐ型半導体領域１１はｐ型ベース
領域４よりもはるかに大きく形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】図３６はストライプ状に形成されたコンタ
クトホールの長手方向での断面図であり、ｐ型ベース領
域４がコンタクトホールの長手方向に沿って形成され、
該領域に接続されるように長手方向に沿ってエミッタ電
極９が形成されている。図中のＢ側部分はＣ−Ｏ−Ｃ’
線で示される角部のＯ−Ｃ’線より外側の領域を示し、
ｐ型ベース領域４に重なり合ってｐ型半導体領域１１が
示されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】オン状態でのキャリア密度を考える。キャ
リア密度は図３８に示されるように、ＩＧＢＴセル内部
では均一であり、図３８に示されるように、ｐ型半導体
領域１１下部ではセル端より約４５度の角度でキャリア
が広がっているとする。このとき、ｎ- 半導体層３の厚
みをｔn - とし、ＩＧＢＴセルのｐ型ベース領域４の深さ
をＰxjとする。ＩＧＢＴセルの幅をＷcel とする。この
場合、ゲート電極８の中央を示す線Ｇと、ＩＧＢＴセル
の中央を示す線Ｓで区切られた領域でのキャリア数Ｃ1
は、近似的には次式で示される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】ここで、１／２Ｗch(cel) は、ゲート電極
８の中央を示す線Ｇと、ＩＧＢＴセルの中央を示す線Ｓ
で区切られた領域のキャリアによる電流が流れ込む、セ
ル上のコンタクトホールＣＨl の大きさを示し、Ｗch
(p) はキャリアの広がり状態を示す線Ｌ45で区切られた
領域のキャリアによる電流が流れ込む、ｐ型半導体領域
１１上のコンタクトホールＣＨp の大きさを示す。上式
を整理して、
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】と近似できる。つまり、ＩＧＢＴセルが微
細化してセル幅がｎ- 半導体層３の厚さよりも小さくな
ると、コンタクトホールＣＨ1 よりコンタクトホールＣ
Ｈp を流れる電流が大きくなり、ＩＧＢＴが破壊しやす
くなることを表している。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】本発明に係る絶縁ゲート型半導体装置およ
びその製造方法の第１の態様は、下記の工程（ａ）〜
（ｈ）を備えている。すなわち、（ａ）比較的低濃度の
第１導電型の第１半導体層を準備する工程、（ｂ）前記
第１半導体層の表面に絶縁膜を形成し、その上に導電層
を形成する工程、（ｃ）前記導電層上にパターニングし
て、複数のストライプ状の制御電極を形成する工程、
（ｄ）前記制御電極をマスクとして、第２導電型の不純
物を導入して、前記制御電極間に複数のストライプ状の
第２導電型の第２半導体層を形成する工程、（ｅ）前記
第２半導体層に、第１導電型の不純物を導入してストラ
イプ状の第１導電型の第３半導体層を選択的に形成する
工程、（ｆ）前記第１半導体層の所定部分に第２導電型
の不純物を導入して第２導電型の第４半導体層を形成す
る工程、（ｇ）前記制御電極を囲覆うように層間絶縁膜
を形成する工程、（ｈ）前記層間絶縁膜間の、第２半導
体層および第３半導体層の上部表面と、前記第４半導体
層の上部表面に、電気的に接続された複数のストライプ
状の主電極を形成する工程。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】図１において、Ｃ−Ｏ−Ｃ’線で示される
角部の内側には、幅Ｗch1 のコンタクトホールＣＨ1 を
有するストライプ状のＩＧＢＴセルが一定の間隔Ｗcel
で並列に配置されている。Ｃ−Ｏ−Ｃ’線で示される角
部の外側には幅Ｗch2 のストライプ状のコンタクトホー
ルＣＨp を有してｐ型半導体領域１１が形成されてい
る。図１上におけるＡ−Ａ’線での断面図を図２に示
す。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】図２には、図３２で説明したＩＧＢＴセル
が並列に配置された状態が示され、各々のＩＧＢＴセル
のｐ型ベース領域４およびｎ+ エミッタ領域５の上部表
面上に、幅Ｗch1 のコンタクトホールＣＨ1 を介してエ
ミッタ電極９が接続された状態が示されている。図２に
示されるＡ側部分はＣ−Ｏ−Ｃ’線で示される角部のＣ
−Ｏ線より外側の領域を示し、隣合うＩＧＢＴセルのｐ
型ベース領域４に対応して、ｎ- 半導体層３の表面にｐ
型半導体領域１１が二重拡散で形成され、その上部表面
上には幅Ｗch1 のコンタクトホールＣＨ1 よりも広い幅
Ｗch2 のコンタクトホールＣＨp を介してエミッタ電極
９が接続されている。なお、図３５と同一の部分に対し
ては同一符号が付してある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】図３は、領域Ｙの拡大図である。図３に示
されるように、ゲートパッドＧＰの角部近傍において
は、ＩＧＢＴセルに対し垂直にゲートパッドＧＰが形成
されるため、ｐ型半導体領域１１が突出してＩＧＢＴセ
ル領域が凹状に形成されている部分がある。本実施例は
このような突出したｐ型半導体領域１１においても、Ｉ
ＧＢＴセルの配列を変えることなく、ＩＧＢＴセルに平
行なｐ型半導体領域１１に、コンタクトホールＣＨ1 よ
りも広い幅のコンタクトホールＣＨp を形成し、該コン
タクトホールＣＨp を介してエミッタ電極９とｐ型半導
体領域１１との接触を得ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】図３において、Ｃ−Ｏ−Ｃ’線で示される
角部の外側には、幅Ｗch1 のコンタクトホールＣＨ1 を
有するストライプ状のＩＧＢＴセルが一定の間隔Ｗcel
で並列に配置されている。Ｃ−Ｏ−Ｃ’線で示される角
部の内側には幅Ｗch2 のストライプ状のコンタクトホー
ルＣＨp を有してｐ型半導体領域１１が形成されてい
る。図３上におけるＡ−Ａ’線での断面構造は図２と同
様である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】図１０には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールＣＨ1 を介して
エミッタ電極９が接続された状態が示されている。図１
０に示されるＡ側部分には、ＩＧＢＴセルのｐ型ベース
領域４に対応して、ｎ- 半導体層３の表面にｐ型半導体
領域１１が二重拡散で形成され、さらにｐ型半導体領域
１１の表面に部分的に、ｐ型半導体領域１１よりも高い
濃度のｐ+ 半導体層１２が形成されている。そして、そ
の上部表面上には幅Ｗch1 のコンタクトホールＣＨ1 よ
りも広い幅Ｗch2 のコンタクトホールＣＨp が形成さ
れ、該コンタクトホールＣＨp を介してエミッタ電極９
が接続されている。なお、図３５と同一の部分に対して
は同一符号を付す。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】図１２には、図３２で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４およびｎ+ エミッタ領域５の上部
表面上に、幅Ｗch1 のコンタクトホールＣＨ1 を介して
エミッタ電極９が接続された状態が示されている。図１
２に示されるＡ側部分には、ｎ- 半導体層３の表面にｐ
型半導体領域１１が二重拡散で形成され、その上部表面
上には幅Ｗch1 のコンタクトホールＣＨ1 よりも広い幅
Ｗch2 のコンタクトホールＣＨp が形成され、該コンタ
クトホールＣＨp を介してエミッタ電極９が接続されて
いる。図１２において、ｐ型半導体領域１１近傍のＩＧ
ＢＴセルには、ｎ+ エミッタ領域５は形成されていな
い。なお、図３５と同一の部分に対しては同一符号を付
す。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正内容】
【００８７】＜製造方法＞図１２に示す本実施例のＩＧ
ＢＴの製造方法は、図４〜図９を用いて説明した第１の
実施例のＩＧＢＴの製造方法とほぼ同じである。異なる
点は、ｎ+ エミッタ領域５の形成工程において、図１３
に示すように、ｐ型半導体領域１１近傍にはｎ+ エミッ
タ領域５が形成されないようなパターンの注入マスク１
６を用いて、ｎ型不純物（砒素等）の注入を行うことで
ある。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正内容】
【００９１】＜装置構成＞本実施例の全体平面構造は図
３３と同様であり、図３３に一点鎖線で示される領域Ｘ
に対応する部分の拡大図を図１４に示す。図１４におい
て、Ｃ−Ｏ−Ｃ’線で示される角部の内側には、幅Ｗch
1 のコンタクトホールＣＨ1 を有するストライプ状のＩ
ＧＢＴセルが一定の間隔Ｗcel で並列に配置されてい
る。Ｃ−Ｏ−Ｃ’線で示される角部の外側には幅Ｗch2
のストライプ状のコンタクトホールＣＨp を有してｐ型
半導体領域１１が形成されている。図１４上におけるＡ
−Ａ’線での断面図を図１５に示す。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】図１６に示すＵ型ＩＧＢＴは、図３２で示
した従来のＩＧＢＴセルと同様に、ｐ型半導体基板で構
成され、第１および第２の主面を有するｐ+ 半導体層１
の第１の主面上に、ｎ+ バッファ層２が形成され、その
上にｎ- 半導体層３が形成されている。ｎ- 半導体層３
の上面にｐ型不純物を拡散することによりｐ型ベース領
域４ａが形成され、ｐ型ベース領域４ａの一部領域には
高濃度のｎ型不純物を選択的に拡散することによりｎ+
エミッタ領域５ａが形成されている。また、ｎ+ エミッ
タ領域５ａ、ｐ型ベース領域４ａ、およびｎ- 半導体層
３に跨るように溝が形成され、該溝の内壁面に沿ってゲ
ート絶縁膜７ａが形成され、該ゲート絶縁膜７ａの内側
には、例えば多結晶シリコンで構成されるゲート電極８
ａが埋め込まれている。従って、ゲート電極８ａがｐ型
ベース領域４ａの表面に対向する形で形成されている点
は、第１〜第４の実施例と同様である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正内容】
【００９８】図１５には、以上説明したＵ型ＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＵ型ＩＧＢ
Ｔセルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５
ａの上部表面上に、幅Ｗch1 のコンタクトホールＣＨ1
を介してエミッタ電極９ａが接続された状態が示されて
いる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】図１５に示されるＡ側部分は図１４にＣ−
Ｏ−Ｃ’線で示される角部のＣ−Ｏ線より外側の領域を
示し、隣合うＩＧＢＴセルのｐ型ベース領域４ａに対応
して、ｎ- 半導体層３の表面にｐ型半導体領域１１が二
重拡散で形成され、その上部表面上には幅Ｗch1 のコン
タクトホールＣＨ1 よりも広い幅Ｗch2 のコンタクトホ
ールＣＨp を介してエミッタ電極９ａが接続されてい
る。なお、図３５と同一の部分に対しては同一符号が付
してある。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正内容】
【０１０１】また、ＩＧＢＴのオン状態からオフ状態へ
の移行中についても、コンタクトホールＣＨp の幅Ｗch
2 をホール電流の急激な増加に対応できるように十分広
く形成することによって、ホール電流の一部分がエミッ
タ電極９ａに抜けきらずに、ｐ型半導体領域１１の近傍
のＩＧＢＴセルに流れ込むといった状況を改善すること
ができ、ｐ型半導体領域１１近傍のＩＧＢＴセルが他の
部分のＩＧＢＴセルに比べて、ラッチアップにより破壊
される可能性が高くなることを防ぐことができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正内容】
【０１０４】図１７において、Ｃ−Ｏ−Ｃ’線で示され
る角部の外側には、幅Ｗch1 のコンタクトホールＣＨ1
を有するストライプ状のＩＧＢＴセルが一定の間隔Ｗce
l で並列に配置されている。Ｃ−Ｏ−Ｃ’線で示される
角部の内側には幅Ｗch2 のストライプ状のコンタクトホ
ールＣＨp を有してｐ型半導体領域１１が形成されてい
る。図１７上におけるＡ−Ａ’線での断面構造は、図１
５と同様である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正内容】
【０１１５】＜装置構成＞本実施例において、平面構造
は図１４および図１７に示す第５の実施例と同様であ
り、図１４および図１７における、Ａ−Ａ’線での断面
構造を図２６に示す。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正内容】
【０１１６】図２６には、図１６で説明したＵ型ＩＧＢ
Ｔセルが並列に配置された状態が示され、各々のＩＧＢ
Ｔセルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５
ａの上部表面上に、幅Ｗch1 のコンタクトホールＣＨ1
を介してエミッタ電極９ａが接続された状態が示されて
いる。図２６に示されるＡ側部分には、ＩＧＢＴセルの
ｐ型ベース領域４ａに対応して、ｎ- 半導体層３の表面
にｐ型半導体領域１１が二重拡散で形成され、さらにｐ
型半導体領域１１の表面に部分的に、ｐ型半導体領域１
１よりも高い濃度のｐ+ 半導体層１２ａが形成されてい
る。そして、その上部表面上には幅Ｗch1 のコンタクト
ホールＣＨ1 よりも広い、幅Ｗch2 のコンタクトホール
ＣＨp が形成され、該コンタクトホールＣＨp を介して
エミッタ電極９ａが接続されている。なお、図３５と同
一の部分に対しては同一符号を付す。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】＜装置構成＞本実施例において、平面構造
は図１４および図１７に示す第５の実施例と同様であ
り、図１４および図１７における、Ａ−Ａ’線での断面
構造を図２８に示す。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正内容】
【０１２４】図２８には、図１６で説明したＩＧＢＴセ
ルが並列に配置された状態が示され、各々のＩＧＢＴセ
ルのｐ型ベース領域４ａおよびｎ+ エミッタ領域５ａの
上部表面上に、幅Ｗch1 のコンタクトホールＣＨ1 を介
してエミッタ電極９ａが接続された状態が示されてい
る。図２８に示されるＡ側部分には、ｎ- 半導体層３の
表面にｐ型半導体領域１１が二重拡散で形成され、その
上部表面上には幅Ｗch1のコンタクトホールＣＨ1 より
も広い幅Ｗch2 のコンタクトホールＣＨp が形成され、
該コンタクトホールＣＨp を介してエミッタ電極９ａが
接続されている。図２８において、ｐ型半導体領域１１
近傍のＩＧＢＴセルには、ｎ+ エミッタ領域５ａは形成
されていない。なお、図３５と同一の部分に対しては同
一符号を付す。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】図３０は、第１の実施例で用いた図２に対
応する図であり、図２と同一の部分に対しては同一符号
が付してある。図２と異なるのは、ゲート電極８間のｎ
+ エミッタ領域５が、セル１つ飛びに共通化されている
点だけなので、第１〜第６の実施例と同様の構造にする
ことで、同様の効果を得ることができる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ＣＨ1 幅Ｗch1 のコンタクトホール ＣＨp 幅Ｗch2 のコンタクトホール １２、１２ａ ｐ+ 半導体層
【手続補正３０】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正内容】
【図２５】
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正内容】
【図２６】
【手続補正４３】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正内容】
【図２８】
【手続補正４４】
【補正対象書類名】図面
【補正対象項目名】図２９
【補正方法】変更
【補正内容】
【図２９】
【手続補正４５】
【補正対象書類名】図面
【補正対象項目名】図３８
【補正方法】変更
【補正内容】
【図３８】

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 比較的低濃度の第１導電型の第１半導体
    層の表面内に並列に選択的に形成された、複数のストラ
    イプ状の第２導電型の第２半導体層と、 前記第２半導体層の各々の表面内に選択的に形成され
    た、ストライプ状の比較的高濃度の第１導電型の第３半
    導体層と、 前記第２半導体層における第３半導体層の端部間の第
    １、第２半導体層の上部表面に形成された複数のストラ
    イプ状の絶縁膜と、 前記絶縁層上に形成された複数のストライプ状の制御電
    極と、 前記制御電極を覆って形成された層間絶縁膜と、を有す
    る半導体領域、 前記半導体領域を取り囲むように、前記第１半導体層の
    表面内に形成された第２導電型の第４半導体層と、 前記層間絶縁膜に覆われない、前記第２および前記第３
    半導体層の上部表面と前記第４半導体層の上部表面とに
    形成され電気的に接続された複数のストライプ状の主電
    極、を備え、 前記半導体領域の近傍の前記第４半導体層の上部表面に
    形成された前記主電極のストライプ幅を、前記半導体領
    域内の前記主電極のストライプ幅より広くしたことを特
    徴とする絶縁ゲート型半導体装置。
  2. 【請求項２】 比較的低濃度の第１導電型の第１半導体
    層の表面内に並列に選択的に形成された、複数のストラ
    イプ状の第２導電型の第２半導体層と、 前記第２半導体層の各々の表面内に選択的に形成され
    た、ストライプ状の比較的高濃度の第１導電型の第３半
    導体層と、 前記第２半導体層における第３半導体層の上部表面か
    ら、第２半導体層を貫通して第１半導体層内におよぶ複
    数のストライプ状の溝が形成され、該溝の内壁面およ
    び、前記第３半導体層の上部表面に形成された絶縁膜
    と、 前記絶縁膜が形成された前記溝の内部に形成された複数
    のストライプ状の制御電極と、 前記制御電極および、前記絶縁膜を覆って形成された層
    間絶縁膜と、を有する半導体領域、 前記半導体領域を取り囲むように、前記第１半導体層の
    表面内に形成された第２導電型の第４半導体層、 前記層間絶縁膜に覆われない、前記第２および前記第３
    半導体層の上部表面と前記第４半導体層の上部表面とに
    形成され電気的に接続された複数のストライプ状の主電
    極、を備え、 前記半導体領域の近傍の前記第４半導体層の上部表面に
    形成された前記主電極のストライプ幅を、前記半導体領
    域内の前記主電極のストライプ幅より広くしたことを特
    徴とする絶縁ゲート型半導体装置。
  3. 【請求項３】前記第１半導体層の厚さが、隣接する前記
    制御電極の中心線間の距離の５倍以上となることを特徴
    とする請求項１または２記載の絶縁ゲート型半導体装
    置。
  4. 【請求項４】 前記第４半導体層の近傍の第２半導体層
    には前記第３半導体層が形成されていないことを特徴と
    する、請求項１または２記載の絶縁ゲート型半導体装
    置。
  5. 【請求項５】 前記第４半導体層の上部表面に形成され
    た前記主電極の下の、前記第４半導体層の表面内に比較
    的高濃度の第２導電型の第５半導体層を設けたことを特
    徴とする請求項１〜請求項４のいずれかに記載の絶縁ゲ
    ート型半導体装置。
  6. 【請求項６】 下記の工程（ａ）〜（ｈ）を備える絶縁
    ゲート型半導体装置の製造方法。 （ａ）比較的低濃度の第１導電型の第１半導体層を準備
    する工程、 （ｂ）前記第１半導体層の表面に絶縁膜を形成し、その
    上に導電層を形成する工程、 （ｃ）前記導電層上にパターニングして、複数のストラ
    イプ状の制御電極を形成する工程、 （ｄ）前記制御電極をマスクとして、第１導電型の不純
    物を導入して、前記制御電極間に複数のストライプ状の
    第１導電型の第２半導体層を形成する工程、 （ｅ）前記第２半導体層に、第１導電型の不純物を導入
    してストライプ状の第１導電型の第３半導体層を選択的
    に形成する工程、 （ｆ）前記第１半導体層の所定部分に第２導電型の不純
    物を導入して第２導電型の第４半導体層を形成する工
    程、 （ｇ）前記制御電極を囲覆うように層間絶縁膜を形成す
    る工程、 （ｈ）前記層間絶縁膜間の、第２半導体層および第３半
    導体層の上部表面と、前記第４半導体層の上部表面に、
    電気的に接続された複数のストライプ状の主電極を形成
    する工程。
  7. 【請求項７】前記工程（ｆ）は、前記工程（ａ）の後に
    行われることを特徴とする、請求項６記載の絶縁ゲート
    型半導体装置の製造方法。
  8. 【請求項８】 前記工程（ｅ）において、前記第４半導
    体層近傍の前記第２半導体層には前記第３半導体層が形
    成されないような、マスクを用いることを特徴とする請
    求項６記載の絶縁ゲート型半導体装置の製造方法。
  9. 【請求項９】 前記工程（ｅ）の前に、前記第４半導体
    層に第２導電型の不純物を導入してストライプ状の第２
    導電型の第５半導体層を形成する工程をさらに備えた請
    求項６〜請求項８のいずれかに記載の絶縁ゲート型半導
    体装置の製造方法。
  10. 【請求項１０】 下記の工程（ａ）〜（ｊ）を備える絶
    縁ゲート型半導体装置の製造方法。 （ａ）比較的低濃度の第１導電型の第１半導体層を準備
    する工程、 （ｂ）前記第１半導体層の表面に第２導電型の不純物を
    導入して第２導電型の第２半導体層を形成する工程、 （ｃ）前記第２半導体層の表面に、第１導電型の不純物
    を導入し、選択的に第１導電型の第３半導体層を形成す
    る工程、 （ｄ）前記第３半導体層上部表面から、前記第２、第３
    半導体層を貫通して前記第１半導体層におよぶ、複数の
    ストライプ状の溝を形成する工程、 （ｅ）前記溝の内壁面および、前記第２および第３半導
    体層の上部表面に絶縁膜を形成する工程、 （ｆ）前記溝内部および、前記絶縁膜の上部表面に導電
    層を形成する工程、 （ｇ）前記導電層上にパターニングして、複数のストラ
    イプ状の制御電極を形成する工程、 （ｈ）前記第１半導体層の所定部分に第２導電型の不純
    物を導入して第２導電型の第４半導体層を形成する工
    程、 （ｉ）前記制御電極および、前記第３半導体層の上部表
    面の絶縁膜を覆うような層間絶縁膜を形成する工程、 （ｊ）前記層間絶縁膜間の、第２半導体層および第３半
    導体層の上部表面と、前記第４半導体層の上部表面に、
    電気的に接続された複数のストライプ状の主電極を形成
    する工程。
  11. 【請求項１１】前記工程（ｈ）は、前記（ａ）の工程の
    後に行われることを特徴とする、請求項１０記載の絶縁
    ゲート型半導体装置の製造方法。
  12. 【請求項１２】 前記工程（ｃ）において、選択的に、
    前記第４半導体層近傍の前記第２半導体層には前記第３
    半導体層が形成されないようにすることを特徴とする請
    求項１０記載の絶縁ゲート型半導体装置の製造方法。
  13. 【請求項１３】 前記工程（ｄ）の前に、前記第４半導
    体層に第２導電型の不純物を導入してストライプ状の第
    ２導電型の第５半導体層を形成する工程をさらに備えた
    請求項１０〜請求項１２のいずれかに記載の絶縁ゲート
    型半導体装置の製造方法。
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