JPH07131018A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH07131018A JPH07131018A JP15229093A JP15229093A JPH07131018A JP H07131018 A JPH07131018 A JP H07131018A JP 15229093 A JP15229093 A JP 15229093A JP 15229093 A JP15229093 A JP 15229093A JP H07131018 A JPH07131018 A JP H07131018A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- gate insulating
- forming
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 239000010408 film Substances 0.000 claims description 111
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 abstract description 10
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 トランジスタオフ時の漏洩電流のばらつきが
少ない特性の良い薄膜トランジスタを提供すること。 【構成】 Ｓｉ酸化膜３、Ｓｉ窒化膜４及びＳｉ酸化膜
５でゲート電極を構成する。すると、最上層のＳｉ酸化
膜３の一部を除去する際に、エッチャントを選択するだ
けで、エッチング条件の異なるＳｉ窒化膜４がストッパ
となって、所望の層のみを除去することができる。従っ
て、イオン注入を行う際、不純物拡散領域を形成する前
の素子の各部分の膜厚が、素子ごとに均一となって、安
定した不純物プロファイルのＬＤＤ構造トランジスタを
得ることができる。
少ない特性の良い薄膜トランジスタを提供すること。 【構成】 Ｓｉ酸化膜３、Ｓｉ窒化膜４及びＳｉ酸化膜
５でゲート電極を構成する。すると、最上層のＳｉ酸化
膜３の一部を除去する際に、エッチャントを選択するだ
けで、エッチング条件の異なるＳｉ窒化膜４がストッパ
となって、所望の層のみを除去することができる。従っ
て、イオン注入を行う際、不純物拡散領域を形成する前
の素子の各部分の膜厚が、素子ごとに均一となって、安
定した不純物プロファイルのＬＤＤ構造トランジスタを
得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示デバイ
スの制御素子として利用される薄膜トランジスタ（Thin
Film Transistor：以下ＴＦＴという）及びその製造方
法に関する。
スの制御素子として利用される薄膜トランジスタ（Thin
Film Transistor：以下ＴＦＴという）及びその製造方
法に関する。
【０００２】
【従来の技術】液晶デバイスとしてのＬＣＤにあって
は、近年は単純マトリックス方式からアクティブマトリ
ックス方式の開発が盛んとなっている。アクティブマト
リックス方式には、各画素毎に薄膜トランジスタを付け
たＴＦＴ型と非線形ダイオ−ドを付けたダイオ−ド型と
がある。このうち、ＴＦＴ型は、そのスイッチング特性
と画素容量を利用して、選択期間に印加された電圧を次
の走査まで保持するものであり、大容量で高いコントラ
スト及び中間調を容易に得ることができる。
は、近年は単純マトリックス方式からアクティブマトリ
ックス方式の開発が盛んとなっている。アクティブマト
リックス方式には、各画素毎に薄膜トランジスタを付け
たＴＦＴ型と非線形ダイオ−ドを付けたダイオ−ド型と
がある。このうち、ＴＦＴ型は、そのスイッチング特性
と画素容量を利用して、選択期間に印加された電圧を次
の走査まで保持するものであり、大容量で高いコントラ
スト及び中間調を容易に得ることができる。
【０００３】しかしながら、このＴＦＴ型のＬＣＤは、
印加された電圧を保持する、いわゆるＴＦＴのＯＦＦ期
間に漏洩電流が生じる問題がある。そこで、この漏洩電
流を減少させるために、ＬＤＤ構造のトランジスタが採
用されている。ＬＤＤ構造のトランジスタの製造方法は
種々提案されているが、工程を簡略化するために、自己
整合的に形成する技術が、例えば特開平５−５５２５５
号公報（Ｈ０１Ｌ２１／３３６）に示されている。
印加された電圧を保持する、いわゆるＴＦＴのＯＦＦ期
間に漏洩電流が生じる問題がある。そこで、この漏洩電
流を減少させるために、ＬＤＤ構造のトランジスタが採
用されている。ＬＤＤ構造のトランジスタの製造方法は
種々提案されているが、工程を簡略化するために、自己
整合的に形成する技術が、例えば特開平５−５５２５５
号公報（Ｈ０１Ｌ２１／３３６）に示されている。
【０００４】これを、図２に基づいて説明する．まず、
石英ガラス基板５１上に多結晶シリコン膜５２を形成
し、その上にゲ−ト絶縁膜としてのシリコン酸化膜５３
を形成する（Ａ）。次に、Ｓｉ酸化膜５３の上にド−プ
された多結晶シリコンを堆積し、パタ−ニングしてゲ−
ト電極５４とし、さらにその上に、Ｓｉ酸化膜５５を堆
積させる（Ｂ）。
石英ガラス基板５１上に多結晶シリコン膜５２を形成
し、その上にゲ−ト絶縁膜としてのシリコン酸化膜５３
を形成する（Ａ）。次に、Ｓｉ酸化膜５３の上にド−プ
された多結晶シリコンを堆積し、パタ−ニングしてゲ−
ト電極５４とし、さらにその上に、Ｓｉ酸化膜５５を堆
積させる（Ｂ）。
【０００５】次に、ゲ−ト電極５４の回りをレジスト５
６で覆い、異方性エッチングにより、前記Ｓｉ酸化膜５
３のレジスト５６で覆われていない個所の膜厚を減少さ
せる（Ｃ）。レジスト５６を除去すると、図２Ｄのよう
に前記Ｓｉ酸化膜５３は、ゲ−ト電極５４の両隣の膜厚
が厚く、その横の膜厚が薄くなっているので、前記ゲ−
ト電極５４をマスクとして、上方から前記多結晶シリコ
ン５２内にリンイオン５７を注入すると、多結晶シリコ
ン５２中の不純物濃度は、前記Ｓｉ酸化膜５３の膜厚の
厚い部分は薄く、膜厚の薄い部分は濃くなり、ソ−ス及
びドレインとしてのＬＤＤ構造の不純物拡散領域が自己
整合的に形成される。
６で覆い、異方性エッチングにより、前記Ｓｉ酸化膜５
３のレジスト５６で覆われていない個所の膜厚を減少さ
せる（Ｃ）。レジスト５６を除去すると、図２Ｄのよう
に前記Ｓｉ酸化膜５３は、ゲ−ト電極５４の両隣の膜厚
が厚く、その横の膜厚が薄くなっているので、前記ゲ−
ト電極５４をマスクとして、上方から前記多結晶シリコ
ン５２内にリンイオン５７を注入すると、多結晶シリコ
ン５２中の不純物濃度は、前記Ｓｉ酸化膜５３の膜厚の
厚い部分は薄く、膜厚の薄い部分は濃くなり、ソ−ス及
びドレインとしてのＬＤＤ構造の不純物拡散領域が自己
整合的に形成される。
【０００６】
【発明が解決しようとする課題】従来例にあっては、異
方性エッチングによってＳｉ酸化膜５３の膜厚を減少さ
せる方式であるので、各素子の膜厚が全て均一になるよ
うにエッチングするにはその調整が非常に困難である。
素子ごとの膜厚が微妙に変化すると、ＬＤＤ構造の不純
物プロファイルも変化するので、素子ごとに特性がばら
つき易い問題がある。図４はこの従来例の薄膜トランジ
スタのゲ−ト電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性
を示したものである。エラ−バ−が大きく、トランジス
タオフ時の漏洩電流にばらつきが生じやすいことが分か
る。
方性エッチングによってＳｉ酸化膜５３の膜厚を減少さ
せる方式であるので、各素子の膜厚が全て均一になるよ
うにエッチングするにはその調整が非常に困難である。
素子ごとの膜厚が微妙に変化すると、ＬＤＤ構造の不純
物プロファイルも変化するので、素子ごとに特性がばら
つき易い問題がある。図４はこの従来例の薄膜トランジ
スタのゲ−ト電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性
を示したものである。エラ−バ−が大きく、トランジス
タオフ時の漏洩電流にばらつきが生じやすいことが分か
る。
【０００７】特に、ＬＣＤにあっては数十万画素を有す
るものであるから、素子のばらつきが表示特性に直接影
響を及ぼすので、各素子の特性をかなり厳密に制御する
必要がある。本発明は薄膜トランジスタ及びその製造方
法に関し、斯かる問題点を解消するものである。
るものであるから、素子のばらつきが表示特性に直接影
響を及ぼすので、各素子の特性をかなり厳密に制御する
必要がある。本発明は薄膜トランジスタ及びその製造方
法に関し、斯かる問題点を解消するものである。
【０００８】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板の上に形成された半導体膜と、この半導
体膜の上に、２層以上の積層膜であって、少なくとも２
層がエッチング条件の異なる材質で構成され且つ少なく
とも最下層の膜の領域が上層の膜の領域よりも大きくな
るよう形成されたゲート絶縁膜と、このゲ−ト絶縁膜の
上に形成され、ゲ−ト絶縁膜よりも領域の小さいゲ−ト
電極と、前記半導体膜における前記ゲ−ト電極の両側に
形成され、ソ−ス及びドレインとなるＬＤＤ構造の不純
物拡散領域とを具備したものである。
タは、絶縁基板の上に形成された半導体膜と、この半導
体膜の上に、２層以上の積層膜であって、少なくとも２
層がエッチング条件の異なる材質で構成され且つ少なく
とも最下層の膜の領域が上層の膜の領域よりも大きくな
るよう形成されたゲート絶縁膜と、このゲ−ト絶縁膜の
上に形成され、ゲ−ト絶縁膜よりも領域の小さいゲ−ト
電極と、前記半導体膜における前記ゲ−ト電極の両側に
形成され、ソ−ス及びドレインとなるＬＤＤ構造の不純
物拡散領域とを具備したものである。
【０００９】また、本発明の薄膜トランジスタの製造方
法は、絶縁基板の上に半導体膜を形成する工程と、この
半導体膜の上に、２層以上の積層膜であって、少なくと
も２層がエッチング条件の異なる材質で構成されたゲー
ト絶縁膜を形成する工程と、このゲ−ト絶縁膜の上にゲ
−ト電極を形成する工程と、前記ゲ−ト絶縁膜の少なく
とも最上層を、その領域が下層よりも小さく且つ前記ゲ
−ト電極よりも大きくなるようにエッチング除去する工
程と、前記ゲ−ト電極をマスクとして、前記半導体膜内
に上方からイオンを注入して前記ゲ−ト電極の両側に、
ソ−ス及びドレインとなる不純物拡散領域を形成する工
程とを行うものである。
法は、絶縁基板の上に半導体膜を形成する工程と、この
半導体膜の上に、２層以上の積層膜であって、少なくと
も２層がエッチング条件の異なる材質で構成されたゲー
ト絶縁膜を形成する工程と、このゲ−ト絶縁膜の上にゲ
−ト電極を形成する工程と、前記ゲ−ト絶縁膜の少なく
とも最上層を、その領域が下層よりも小さく且つ前記ゲ
−ト電極よりも大きくなるようにエッチング除去する工
程と、前記ゲ−ト電極をマスクとして、前記半導体膜内
に上方からイオンを注入して前記ゲ−ト電極の両側に、
ソ−ス及びドレインとなる不純物拡散領域を形成する工
程とを行うものである。
【００１０】また、本発明の薄膜トランジスタの製造方
法は、絶縁基板の上に半導体膜を形成する工程と、この
半導体膜の上に、２層以上の積層膜であって、少なくと
も２層がエッチング条件の異なる材質で構成されたゲー
ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜の少なく
とも最上層を、その領域が下層よりも小さくなるように
エッチング除去する工程と、前記ゲ−ト絶縁膜の上に、
このゲ−ト絶縁膜よりも領域の小さなゲ−ト電極を形成
する工程と、前記ゲ−ト電極をマスクとして、前記半導
体膜内に上方からイオンを注入して前記ゲ−ト電極の両
側に、ソ−ス及びドレインとなる不純物拡散領域を形成
する工程とを行うものである。
法は、絶縁基板の上に半導体膜を形成する工程と、この
半導体膜の上に、２層以上の積層膜であって、少なくと
も２層がエッチング条件の異なる材質で構成されたゲー
ト絶縁膜を形成する工程と、前記ゲ−ト絶縁膜の少なく
とも最上層を、その領域が下層よりも小さくなるように
エッチング除去する工程と、前記ゲ−ト絶縁膜の上に、
このゲ−ト絶縁膜よりも領域の小さなゲ−ト電極を形成
する工程と、前記ゲ−ト電極をマスクとして、前記半導
体膜内に上方からイオンを注入して前記ゲ−ト電極の両
側に、ソ−ス及びドレインとなる不純物拡散領域を形成
する工程とを行うものである。
【００１１】
【作用】即ち、ゲ−ト絶縁膜を、少なくとも２層がエッ
チング条件の異なる積層膜で構成する。すると、エッチ
ングによってゲ−ト絶縁膜の少なくとも最上層の一部を
除去する際に、エッチャントを選択するだけで、エッチ
ング条件の異なる他の層がストッパとなって、所望の層
のみを除去することができる。
チング条件の異なる積層膜で構成する。すると、エッチ
ングによってゲ−ト絶縁膜の少なくとも最上層の一部を
除去する際に、エッチャントを選択するだけで、エッチ
ング条件の異なる他の層がストッパとなって、所望の層
のみを除去することができる。
【００１２】従って、イオン注入を行う際、不純物拡散
領域を形成する前の素子の各部分の膜厚が、素子ごとに
均一となって、安定した不純物プロファイルのＬＤＤ構
造トランジスタを得ることができる。
領域を形成する前の素子の各部分の膜厚が、素子ごとに
均一となって、安定した不純物プロファイルのＬＤＤ構
造トランジスタを得ることができる。
【００１３】
【実施例】本発明の実施例を図１に基づいて説明する。
図１は本発明の薄膜トランジスタを作成するプロセスを
示す断面図である。図１Ａにおいて、石英ガラス等の絶
縁基板１の上に、減圧ＣＶＤ法により、７００Åの多結
晶シリコン膜２を形成し、これを１０５０℃で熱酸化し
て、前記多結晶シリコン膜２の上に２００Åのシリコン
酸化膜３を形成する。更に、このＳｉ酸化膜３の上に減
圧ＣＶＤ法により２００Åのシリコン窒化膜４及び６０
０Åのシリコン酸化膜５を順次形成する。このＳｉ酸化
膜３、Ｓｉ窒化膜４及びＳｉ酸化膜５でゲ−ト絶縁膜を
構成する。
図１は本発明の薄膜トランジスタを作成するプロセスを
示す断面図である。図１Ａにおいて、石英ガラス等の絶
縁基板１の上に、減圧ＣＶＤ法により、７００Åの多結
晶シリコン膜２を形成し、これを１０５０℃で熱酸化し
て、前記多結晶シリコン膜２の上に２００Åのシリコン
酸化膜３を形成する。更に、このＳｉ酸化膜３の上に減
圧ＣＶＤ法により２００Åのシリコン窒化膜４及び６０
０Åのシリコン酸化膜５を順次形成する。このＳｉ酸化
膜３、Ｓｉ窒化膜４及びＳｉ酸化膜５でゲ−ト絶縁膜を
構成する。
【００１４】次に、図１Ｂにおいて、前記Ｓｉ酸化膜５
の上に、減圧ＣＶＤ法により２０００Åの多結晶シリコ
ン膜を堆積し９００℃でリン（Ｐ）を拡散する。更に、
この多結晶シリコン膜の上に、減圧ＣＶＤ法により１５
００Åのシリコン酸化膜６を堆積させた後、リソグラフ
ィ技術及びエッチング技術を用いて前記多結晶シリコン
膜を加工し、ゲ−ト電極７を形成する。
の上に、減圧ＣＶＤ法により２０００Åの多結晶シリコ
ン膜を堆積し９００℃でリン（Ｐ）を拡散する。更に、
この多結晶シリコン膜の上に、減圧ＣＶＤ法により１５
００Åのシリコン酸化膜６を堆積させた後、リソグラフ
ィ技術及びエッチング技術を用いて前記多結晶シリコン
膜を加工し、ゲ−ト電極７を形成する。
【００１５】次に、図１Ｃにおいて、前記ゲ−ト電極７
に対しオフセット構造を有するレジスト８をパタ−ニン
グし、通常のＲＩＥ法（条件：ＲＦパワー５００Ｗ、処
理室内圧力４０mTorr、使用ガスＣＨＦ3、ガス流量８０
ccm）により異方性エッチングして、前記ゲ−ト酸化膜
４を除去する。この時、前記Ｓｉ酸化膜５とＳｉ窒化膜
４とはエッチング条件が異なるので、Ｓｉ窒化膜４がス
トッパとなって、Ｓｉ酸化膜５のみが除去される。
に対しオフセット構造を有するレジスト８をパタ−ニン
グし、通常のＲＩＥ法（条件：ＲＦパワー５００Ｗ、処
理室内圧力４０mTorr、使用ガスＣＨＦ3、ガス流量８０
ccm）により異方性エッチングして、前記ゲ−ト酸化膜
４を除去する。この時、前記Ｓｉ酸化膜５とＳｉ窒化膜
４とはエッチング条件が異なるので、Ｓｉ窒化膜４がス
トッパとなって、Ｓｉ酸化膜５のみが除去される。
【００１６】そして、図１Ｄにおいて、イオン注入法に
より、上方からリン（Ｐ）イオン９を加速電圧４０Ｋｅ
Ｖ、ド−ズ量２×１０15ｃｍ-2の条件で、前記多結晶シ
リコン膜２内に注入する。この時、前記レジストのオフ
セット構造により、前記Ｓｉ酸化膜５の残存している部
分（図１ＤのＰ領域）は、図６に示す通り、リンイオン
のピ−ク濃度が、ゲート酸化膜内に存在し、このため、
前記多結晶シリコン膜２内の実効的なド−ズ量が４×１
０13ｃｍ-2と低濃度の領域となる。
より、上方からリン（Ｐ）イオン９を加速電圧４０Ｋｅ
Ｖ、ド−ズ量２×１０15ｃｍ-2の条件で、前記多結晶シ
リコン膜２内に注入する。この時、前記レジストのオフ
セット構造により、前記Ｓｉ酸化膜５の残存している部
分（図１ＤのＰ領域）は、図６に示す通り、リンイオン
のピ−ク濃度が、ゲート酸化膜内に存在し、このため、
前記多結晶シリコン膜２内の実効的なド−ズ量が４×１
０13ｃｍ-2と低濃度の領域となる。
【００１７】一方、Ｓｉ酸化膜５の存在しない部分（図
１ＤのＱ領域）は、図５に示す通り、リンイオンのピ−
ク濃度が、前記多結晶シリコン膜２内に存在し、高濃度
領域となる。従って、この低濃度と高濃度の領域とでＬ
ＤＤ構造が構成される。最後に、窒素雰囲気中で９００
℃、３０分の熱処理を行い、リンを活性化させ、前記ゲ
−ト電極７の両側にソ−ス、ドレインとしてのＬＤＤ構
造の不純物拡散領域１０、１１を形成する。
１ＤのＱ領域）は、図５に示す通り、リンイオンのピ−
ク濃度が、前記多結晶シリコン膜２内に存在し、高濃度
領域となる。従って、この低濃度と高濃度の領域とでＬ
ＤＤ構造が構成される。最後に、窒素雰囲気中で９００
℃、３０分の熱処理を行い、リンを活性化させ、前記ゲ
−ト電極７の両側にソ−ス、ドレインとしてのＬＤＤ構
造の不純物拡散領域１０、１１を形成する。
【００１８】図３は本実施例の薄膜トランジスタのゲ−
ト電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示したも
のである。図４に比べてエラ−バ−が小さく、トランジ
スタオフ時の漏洩電流が安定していることがわかる。
尚、本実施例では、ゲ−ト電極７を加工してから、Ｓｉ
酸化膜５の一部をエッチング除去したが、逆の工程にし
ても何ら問題はない。
ト電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示したも
のである。図４に比べてエラ−バ−が小さく、トランジ
スタオフ時の漏洩電流が安定していることがわかる。
尚、本実施例では、ゲ−ト電極７を加工してから、Ｓｉ
酸化膜５の一部をエッチング除去したが、逆の工程にし
ても何ら問題はない。
【００１９】また、本実施例にあっては、ゲート電極を
Ｓｉ酸化膜３、Ｓｉ窒化膜４及びＳｉ酸化膜５の３層構
造とし、Ｓｉ窒化膜４をストッパとして用いたが、これ
に限定するものではない。例えば、ゲート電極をＳｉ酸
化膜３、Ｓｉ窒化膜４の２層構造とした場合、Ｓｉ酸化
膜３がストッパとして機能する。この場合Ｓｉ窒化膜４
をＲＩＥ法によって除去するための条件としては、例え
ば、ＲＦパワー２００Ｗ、処理室内圧力４０mTorr、使
用ガスＣＨＦ3＋Ｏ2、ガス流量ＣＨＦ3８０ccm、Ｏ2１
６ccmとすればよい。そうすることにより、Ｓｉ窒化膜
４だけが除去され、Ｓｉ酸化膜３は残存する。
Ｓｉ酸化膜３、Ｓｉ窒化膜４及びＳｉ酸化膜５の３層構
造とし、Ｓｉ窒化膜４をストッパとして用いたが、これ
に限定するものではない。例えば、ゲート電極をＳｉ酸
化膜３、Ｓｉ窒化膜４の２層構造とした場合、Ｓｉ酸化
膜３がストッパとして機能する。この場合Ｓｉ窒化膜４
をＲＩＥ法によって除去するための条件としては、例え
ば、ＲＦパワー２００Ｗ、処理室内圧力４０mTorr、使
用ガスＣＨＦ3＋Ｏ2、ガス流量ＣＨＦ3８０ccm、Ｏ2１
６ccmとすればよい。そうすることにより、Ｓｉ窒化膜
４だけが除去され、Ｓｉ酸化膜３は残存する。
【００２０】
【発明の効果】本発明の薄膜トランジスタ及びその製造
方法にあっては、トランジスタオフ時の漏洩電流のばら
つきの少ない特性の良い素子を提供することができる。
方法にあっては、トランジスタオフ時の漏洩電流のばら
つきの少ない特性の良い素子を提供することができる。
【図１】本発明の実施例における薄膜トランジスタの製
造プロセスを示す断面図である。
造プロセスを示す断面図である。
【図２】従来例における図１相当図である。
【図３】本発明の実施例における薄膜トランジスタのゲ
−ト電流−ドレイン電流特性図である。
−ト電流−ドレイン電流特性図である。
【図４】従来例における薄膜トランジスタのゲ−ト電流
−ドレイン電流特性図である。
−ドレイン電流特性図である。
【図５】本発明の実施例における薄膜トランジスタのイ
オン注入後の高濃度領域の不純物プロファイルを示す図
である。
オン注入後の高濃度領域の不純物プロファイルを示す図
である。
【図６】本発明の実施例における薄膜トランジスタのイ
オン注入後の低濃度領域の不純物プロファイルを示す図
である。
オン注入後の低濃度領域の不純物プロファイルを示す図
である。
１ 絶縁基板 ２ 多結晶シリコン膜（半導体膜） ３ シリコン酸化膜（ゲ−ト絶縁膜） ４ シリコン窒化膜（ゲ−ト絶縁膜） ５ シリコン酸化膜（ゲ−ト絶縁膜） ７ ゲ−ト電極 １０、１１ 不純物拡散領域
Claims (3)
- 【請求項１】 絶縁基板の上に形成された半導体膜と、
この半導体膜の上に、２層以上の積層膜であって、少な
くとも２層がエッチング条件の異なる材質で構成され且
つ少なくとも最下層の膜の領域が上層の膜の領域よりも
大きくなるよう形成されたゲート絶縁膜と、このゲ−ト
絶縁膜の上に形成され、ゲ−ト絶縁膜よりも領域の小さ
いゲ−ト電極と、前記半導体膜における前記ゲ−ト電極
の両側に形成され、ソ−ス及びドレインとなるＬＤＤ
（Lightly Doped Drain）構造の不純物拡散領域とを具
備したことを特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁基板の上に半導体膜を形成する工程
と、この半導体膜の上に、２層以上の積層膜であって、
少なくとも２層がエッチング条件の異なる材質で構成さ
れたゲート絶縁膜を形成する工程と、このゲ−ト絶縁膜
の上にゲ−ト電極を形成する工程と、前記ゲ−ト絶縁膜
の少なくとも最上層を、その領域が下層よりも小さく且
つ前記ゲ−ト電極よりも大きくなるようにエッチング除
去する工程と、前記ゲ−ト電極をマスクとして、前記半
導体膜内に上方からイオンを注入して前記ゲ−ト電極の
両側に、ソ−ス及びドレインとなる不純物拡散領域を形
成する工程とを行うことを特徴とした薄膜トランジスタ
の製造方法。 - 【請求項３】 絶縁基板の上に半導体膜を形成する工程
と、この半導体膜の上に、２層以上の積層膜であって、
少なくとも２層がエッチング条件の異なる材質で構成さ
れたゲート絶縁膜を形成する工程と、前記ゲ−ト絶縁膜
の少なくとも最上層を、その領域が下層よりも小さくな
るようにエッチング除去する工程と、前記ゲ−ト絶縁膜
の上に、このゲ−ト絶縁膜よりも領域の小さなゲ−ト電
極を形成する工程と、前記ゲ−ト電極をマスクとして、
前記半導体膜内に上方からイオンを注入して前記ゲ−ト
電極の両側に、ソ−ス及びドレインとなる不純物拡散領
域を形成する工程とを行うことを特徴とした薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229093A JPH07131018A (ja) | 1993-06-23 | 1993-06-23 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229093A JPH07131018A (ja) | 1993-06-23 | 1993-06-23 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131018A true JPH07131018A (ja) | 1995-05-19 |
Family
ID=15537299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15229093A Pending JPH07131018A (ja) | 1993-06-23 | 1993-06-23 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131018A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082139A (ko) * | 2002-04-16 | 2003-10-22 | 엘지.필립스 엘시디 주식회사 | 오프셋 구조를 이용한 액정표시장치용 박막트랜지스터와그 제조방법 |
| KR100526731B1 (ko) * | 2001-02-06 | 2005-11-09 | 가부시키가이샤 히타치세이사쿠쇼 | 표시 장치 및 그 제조 방법 |
| JP2006261692A (ja) * | 2006-05-16 | 2006-09-28 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| JP2007053343A (ja) * | 2005-08-13 | 2007-03-01 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| WO2008062893A1 (en) * | 2006-11-24 | 2008-05-29 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor, thin-film transistor manufacturing method, and display |
| JP2008153643A (ja) * | 2006-11-24 | 2008-07-03 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置 |
| JP2008153641A (ja) * | 2006-11-24 | 2008-07-03 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置 |
| JP2010206214A (ja) * | 2010-05-13 | 2010-09-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1993
- 1993-06-23 JP JP15229093A patent/JPH07131018A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526731B1 (ko) * | 2001-02-06 | 2005-11-09 | 가부시키가이샤 히타치세이사쿠쇼 | 표시 장치 및 그 제조 방법 |
| KR20030082139A (ko) * | 2002-04-16 | 2003-10-22 | 엘지.필립스 엘시디 주식회사 | 오프셋 구조를 이용한 액정표시장치용 박막트랜지스터와그 제조방법 |
| JP2007053343A (ja) * | 2005-08-13 | 2007-03-01 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板及びその製造方法 |
| US8253202B2 (en) | 2005-08-13 | 2012-08-28 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and method of manufacturing the same |
| JP2006261692A (ja) * | 2006-05-16 | 2006-09-28 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
| WO2008062893A1 (en) * | 2006-11-24 | 2008-05-29 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor, thin-film transistor manufacturing method, and display |
| JP2008153643A (ja) * | 2006-11-24 | 2008-07-03 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置 |
| JP2008153641A (ja) * | 2006-11-24 | 2008-07-03 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置 |
| JP2010206214A (ja) * | 2010-05-13 | 2010-09-16 | Mitsubishi Electric Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5789283A (en) | LDD polysilicon thin film transistor and manufacturing method thereof | |
| JPH0888375A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5693546A (en) | Methods of forming thin film transistors having lightly-doped drain and source regions therein | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| JPH07131018A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2618199B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100267755B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH11340474A (ja) | 薄膜トランジスタの製造方法 | |
| JPH034566A (ja) | 薄膜電界効果型トランジスタ―およびその製造方法 | |
| JP3131850B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100670039B1 (ko) | 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법 | |
| JP2630195B2 (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| KR100552936B1 (ko) | 금속 오프셋 영역을 포함하는 결정질 박막트랜지스터의제조 방법 | |
| JP3312541B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP3167445B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100307458B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH0621465A (ja) | 半導体装置とその作製方法 | |
| KR100198629B1 (ko) | 박막트랜지스터의 구조 및 제조방법 | |
| JPH04307941A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0555255A (ja) | 薄膜半導体装置の製造方法 | |
| JPH05259457A (ja) | 薄膜トランジスタ | |
| JPH06132535A (ja) | 薄膜トランジスタ及びその製造方法 |