JPH0713302Y2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH0713302Y2 JPH0713302Y2 JP9824189U JP9824189U JPH0713302Y2 JP H0713302 Y2 JPH0713302 Y2 JP H0713302Y2 JP 9824189 U JP9824189 U JP 9824189U JP 9824189 U JP9824189 U JP 9824189U JP H0713302 Y2 JPH0713302 Y2 JP H0713302Y2
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- JP
- Japan
- Prior art keywords
- fet
- resistor
- drain
- current
- circuit
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、GaAs−FET（ガリウム砒素電解効果トランジ
スタ）を使った高速出力回路の波形改善に関する。
スタ）を使った高速出力回路の波形改善に関する。
〈従来の技術〉 高速波形出力回路の最終段としては従来より第５図に示
すような回路が使用される。増幅素子としてはGaAs−FE
Tが使われ、そのFETは、第６図に示すように半絶縁基板
１の上にＮ形の不純物をドーピングした能動層２を有
し、その上にソースＳ、ゲートＧ、ドレインＤの各電極
を設けたものである。
すような回路が使用される。増幅素子としてはGaAs−FE
Tが使われ、そのFETは、第６図に示すように半絶縁基板
１の上にＮ形の不純物をドーピングした能動層２を有
し、その上にソースＳ、ゲートＧ、ドレインＤの各電極
を設けたものである。
〈考案が解決しようとする課題〉 しかしながら、このような増幅回路では次のような問題
がある。ここでは抵抗R1、R2および伝送線路の特性イン
ピーダンスZ0は互いに等しいとする。FETQ1に電流を流
さないときFETの出力電圧VOUTはVDD/2になるが、ゲート
の電位をソースに対してほぼ同電位とすると第６図に示
すように空乏層３が狭くなり、能動層に一定の電流が流
れる。この電流はIDDSと呼ばれる。この場合、半絶縁基
板１の能動層２に接している上部では、図示のように正
の電荷＋が吸い寄せられている。
がある。ここでは抵抗R1、R2および伝送線路の特性イン
ピーダンスZ0は互いに等しいとする。FETQ1に電流を流
さないときFETの出力電圧VOUTはVDD/2になるが、ゲート
の電位をソースに対してほぼ同電位とすると第６図に示
すように空乏層３が狭くなり、能動層に一定の電流が流
れる。この電流はIDDSと呼ばれる。この場合、半絶縁基
板１の能動層２に接している上部では、図示のように正
の電荷＋が吸い寄せられている。
次に、ゲートをFETのピンチオフ電圧の値だけ負の電位
にした場合、本来は第８図に示すように空乏層が拡がっ
て電流の流れる能動層を閉じてしまいドレインには電流
が流れないようになるが、実際にはFETはしばらくの間
（通常数百pSの間）IDSSの数％の電流が流れる。この現
象は、ゲートがソースと同電位のときに基板１の上部に
たまった電荷が、半絶縁層内であるために、急には移動
できず、数百pSかけて徐々になくなることに起因してい
る。その電荷がなくなるまでの間は第７図に示すように
基板１の上部に電荷が残っており、あたかも能動層２の
下に第２のゲート電極があるのと等価な状態になる。こ
の現象をバック・ゲート効果と呼ぶが、この現象がなく
なるまでは、その電荷の影響で電流の通る能動層が完全
に絞りきられずに電流が少し流れ、VOUTは完全にVDD/2
とはならない。
にした場合、本来は第８図に示すように空乏層が拡がっ
て電流の流れる能動層を閉じてしまいドレインには電流
が流れないようになるが、実際にはFETはしばらくの間
（通常数百pSの間）IDSSの数％の電流が流れる。この現
象は、ゲートがソースと同電位のときに基板１の上部に
たまった電荷が、半絶縁層内であるために、急には移動
できず、数百pSかけて徐々になくなることに起因してい
る。その電荷がなくなるまでの間は第７図に示すように
基板１の上部に電荷が残っており、あたかも能動層２の
下に第２のゲート電極があるのと等価な状態になる。こ
の現象をバック・ゲート効果と呼ぶが、この現象がなく
なるまでは、その電荷の影響で電流の通る能動層が完全
に絞りきられずに電流が少し流れ、VOUTは完全にVDD/2
とはならない。
しかし、やがて電荷がなくなるにつれて完全に電流が流
れなくなり、出力VOUTはVDD/2に落ちつく。すなわち、
第９図の部分Ａのように波形になだらかな変化（以降こ
れを「だれ」と呼ぶ）が生じる。
れなくなり、出力VOUTはVDD/2に落ちつく。すなわち、
第９図の部分Ａのように波形になだらかな変化（以降こ
れを「だれ」と呼ぶ）が生じる。
このようにゲートをFETのピンチオフ電圧の値だけ負の
電位にした場合には、出力波形にだれが生じ、入力波形
に対応するような方形波が得られないという問題があっ
た。
電位にした場合には、出力波形にだれが生じ、入力波形
に対応するような方形波が得られないという問題があっ
た。
なお、FETがオフからオンになる場合でも基板１の上部
に電荷の移動はおこるが、オンの状態は第６図に示すよ
うに本来のゲートＧだけでも十分に能動層２を通電状態
にさせることができるので、本来のゲート電位に対応し
て寄生的に発生するバック・ゲートの効果は小さく、第
９図における部分Ｂに示すように、波形の「だれ」はほ
とんど見られない。
に電荷の移動はおこるが、オンの状態は第６図に示すよ
うに本来のゲートＧだけでも十分に能動層２を通電状態
にさせることができるので、本来のゲート電位に対応し
て寄生的に発生するバック・ゲートの効果は小さく、第
９図における部分Ｂに示すように、波形の「だれ」はほ
とんど見られない。
本考案の目的は、このような点に鑑みてなされたもの
で、応答がよく、だれのない方形波出力が得られる差動
増幅回路を実現しようとするものである。
で、応答がよく、だれのない方形波出力が得られる差動
増幅回路を実現しようとするものである。
〈課題を解決するための手段〉 このような目的を達成するために、本考案は、互いのソ
ースが共通接続されて定電流源に接続されると共に、各
ドレインには抵抗を介してそれぞれ電源電圧が印加さ
れ、かつゲートには相補的入力が与えられる２つのGaAs
−FETと、 CR並列接続回路と伝送線路の直列回路を介して、前記FE
Tのドレインに接続される終端抵抗よりなり、前記CR並
列接続回路の時定数を、前記GaAs−FETのドレインに前
記抵抗のみ接続した場合のドレイン電圧の立ち上がり後
のなだらかな変化の時定数と等しくなるように設定し、
相補的入力に対応して終端抵抗より高速応答の出力が得
られるようにしたことを特徴とする。
ースが共通接続されて定電流源に接続されると共に、各
ドレインには抵抗を介してそれぞれ電源電圧が印加さ
れ、かつゲートには相補的入力が与えられる２つのGaAs
−FETと、 CR並列接続回路と伝送線路の直列回路を介して、前記FE
Tのドレインに接続される終端抵抗よりなり、前記CR並
列接続回路の時定数を、前記GaAs−FETのドレインに前
記抵抗のみ接続した場合のドレイン電圧の立ち上がり後
のなだらかな変化の時定数と等しくなるように設定し、
相補的入力に対応して終端抵抗より高速応答の出力が得
られるようにしたことを特徴とする。
〈作用〉 本考案では、ドレインに接続される抵抗と終端抵抗およ
び特性インピーダンスを実質上それぞれ等しい値にした
状態で、更に伝送線路の途中に挿入したCR並列接続回路
の時定数を所定の時定数となるように調整する。
び特性インピーダンスを実質上それぞれ等しい値にした
状態で、更に伝送線路の途中に挿入したCR並列接続回路
の時定数を所定の時定数となるように調整する。
なお、この所定の時定数は、FETのドレインに前記抵抗
のみ接続した状態でゲートに方形波電圧を与えその時の
ドレイン電圧の立ち上がり後のなだらかな変化を実測す
ることにより求められる。
のみ接続した状態でゲートに方形波電圧を与えその時の
ドレイン電圧の立ち上がり後のなだらかな変化を実測す
ることにより求められる。
このように各部の抵抗値および時定数を設定すると、ゲ
ートに方形波電圧が入力されたとき、出力の終端抵抗に
は立ち上がり後の「だれ」のないきれいな波形（方形
波）の出力電圧が得られる。
ートに方形波電圧が入力されたとき、出力の終端抵抗に
は立ち上がり後の「だれ」のないきれいな波形（方形
波）の出力電圧が得られる。
〈実施例〉 以下図面を参照して本考案の実施例を詳細に説明する。
第１図は本考案に係る差動増幅回路の一実施例を示す構
成図である。図において、Q1，Q2はFETで、Q1のドレイ
ンには抵抗R1を介して電源電圧VDDが印加され、Q2のド
レインには抵抗R11を介して電源電圧VDDが印加されてい
る。また、それぞれのゲートには相補的な入力信号
VIN， が与えられ、ソースは互いに接続されかつ定電流源CSに
接続されている。
第１図は本考案に係る差動増幅回路の一実施例を示す構
成図である。図において、Q1，Q2はFETで、Q1のドレイ
ンには抵抗R1を介して電源電圧VDDが印加され、Q2のド
レインには抵抗R11を介して電源電圧VDDが印加されてい
る。また、それぞれのゲートには相補的な入力信号
VIN， が与えられ、ソースは互いに接続されかつ定電流源CSに
接続されている。
FETQ1のドレインとコモンライン間には、特性インピー
ダンスZ0の伝送線路11と、コンデンサC1と抵抗R3の並列
接続回路と、特性インピーダンスZ0の伝送線路12、およ
び終端抵抗R2の直列接続回路が接続されている。
ダンスZ0の伝送線路11と、コンデンサC1と抵抗R3の並列
接続回路と、特性インピーダンスZ0の伝送線路12、およ
び終端抵抗R2の直列接続回路が接続されている。
またFETQ2のドレインとコモンライン間には、弾性イン
ピーダンスZ0の伝送線路21と、コンデンサC11と抵抗R13
の並列接続回路と、特性インピーダンスZ0の伝送線路2
2、および終端抵抗R12の直列接続回路が接続されてい
る。
ピーダンスZ0の伝送線路21と、コンデンサC11と抵抗R13
の並列接続回路と、特性インピーダンスZ0の伝送線路2
2、および終端抵抗R12の直列接続回路が接続されてい
る。
このような構成において、出力電圧（Q1側の出力電圧は
V1、Q2側の出力電圧はV11）は、第２図に示すようにHIGH
レベルとLOWレベルで互いに対称な波形となる。ここ
で、抵抗R3の値はZ0よりも小さく、コンデンサC1と抵抗
R3の並列接続点からの反射は無視できるものとし、また
抵抗R1、抵抗R2、伝送線路11,12の特性インピーダンスZ
0がそれぞれ等しく、他方抵抗R11、抵抗R12、伝送線路2
1,22の特性インピーダンスZ0もそれぞれが等しいとす
る。
V1、Q2側の出力電圧はV11）は、第２図に示すようにHIGH
レベルとLOWレベルで互いに対称な波形となる。ここ
で、抵抗R3の値はZ0よりも小さく、コンデンサC1と抵抗
R3の並列接続点からの反射は無視できるものとし、また
抵抗R1、抵抗R2、伝送線路11,12の特性インピーダンスZ
0がそれぞれ等しく、他方抵抗R11、抵抗R12、伝送線路2
1,22の特性インピーダンスZ0もそれぞれが等しいとす
る。
すると、伝送線路のどの点でも反射が起きず、波形を論
ずる場合にはこの伝送線路は無いものとして論ずること
ができる。
ずる場合にはこの伝送線路は無いものとして論ずること
ができる。
第２図に示す対称波形について考察すると次の通りであ
る。第２図の範囲Ａにおいて説明する。Q1がオンからオ
フになったとき、前述のバック・ゲート効果でしばらく
の間電流が少し流れ（これを残留電流と呼ぶことにす
る）、やがて零になるが、このときも電流源CSに流れる
電流は一定である（２つのFETのIDSSとほぼ同一の値に
選んである）ので、Q2がオンになったときそこに流れる
電流はICS-Irとなる（ICSはCSの電流値、Irは上記残留
電流）。
る。第２図の範囲Ａにおいて説明する。Q1がオンからオ
フになったとき、前述のバック・ゲート効果でしばらく
の間電流が少し流れ（これを残留電流と呼ぶことにす
る）、やがて零になるが、このときも電流源CSに流れる
電流は一定である（２つのFETのIDSSとほぼ同一の値に
選んである）ので、Q2がオンになったときそこに流れる
電流はICS-Irとなる（ICSはCSの電流値、Irは上記残留
電流）。
このとき、Q1の電流Irは徐々に減少し零になるのに対
し、Q2の電流（ICS-Ir）は徐々に増加してICSになる。
この減り方と増え方は、Irの変化の仕方と一致している
ので、まったく同一の変化の仕方をする。
し、Q2の電流（ICS-Ir）は徐々に増加してICSになる。
この減り方と増え方は、Irの変化の仕方と一致している
ので、まったく同一の変化の仕方をする。
今度はQ1がオフからオンになる場合もまったく同様にQ1
の電流の変化はQ2の残留電流Irと同じ変化の仕方で増加
し、一定のICSになる。
の電流の変化はQ2の残留電流Irと同じ変化の仕方で増加
し、一定のICSになる。
一般に、第１図のような差動増幅器においては、Q1とQ2
とは極力同一特性のFETが選ばれるので、２つのFETのIr
の変化の仕方は同一と言える。したがって、バック・ゲ
ート効果によってQ1がオフになった直後の電流の減り方
と、オンになった直後の電流の増え方は一致している。
そのため、Q1の出力電圧V1はHIGHとLOWとで対称にな
る。このことはQ2の出力波形V11についても同様であ
る。
とは極力同一特性のFETが選ばれるので、２つのFETのIr
の変化の仕方は同一と言える。したがって、バック・ゲ
ート効果によってQ1がオフになった直後の電流の減り方
と、オンになった直後の電流の増え方は一致している。
そのため、Q1の出力電圧V1はHIGHとLOWとで対称にな
る。このことはQ2の出力波形V11についても同様であ
る。
さて、このように差動増幅回路にすることによって出力
波形のHIGHとLOWとを対称にした上で、第１図に示すよ
うに抵抗R1とR2との間に直列に抵抗R3を挿入し、その抵
抗R3に並列にコンデンサC1を接続してCR並列接続回路を
構成する。
波形のHIGHとLOWとを対称にした上で、第１図に示すよ
うに抵抗R1とR2との間に直列に抵抗R3を挿入し、その抵
抗R3に並列にコンデンサC1を接続してCR並列接続回路を
構成する。
ところで、バック・ゲート効果による残留電流は、半絶
縁基板内の比較的高い固有抵抗を通して半絶縁基板上部
に電荷が蓄積される現象であるので、一次の指数関数的
な変化を呈する。いま、計算を簡単にするためにQ1のド
レインには抵抗R1のみを接続したものとする。その場合
のドレイン電圧V0は、第３図に示すように時定数τ０で
指数関数的に変化するものと単純化する。これを式で表
わすと、時刻ｔ＝０以降では、 となる（この場合の時定数τ０は実測により求められ
る）。
縁基板内の比較的高い固有抵抗を通して半絶縁基板上部
に電荷が蓄積される現象であるので、一次の指数関数的
な変化を呈する。いま、計算を簡単にするためにQ1のド
レインには抵抗R1のみを接続したものとする。その場合
のドレイン電圧V0は、第３図に示すように時定数τ０で
指数関数的に変化するものと単純化する。これを式で表
わすと、時刻ｔ＝０以降では、 となる（この場合の時定数τ０は実測により求められ
る）。
このV0の定義と前述のように伝送線路の反射を無視して
るいことにより、第２図の波形についての等価回路は第
４図に示すような構成となる。ここで、R1とR2とR0はそ
れぞれ等しい値とする。
るいことにより、第２図の波形についての等価回路は第
４図に示すような構成となる。ここで、R1とR2とR0はそ
れぞれ等しい値とする。
ｔ＜０においては、V0＝０であってコンデンサC1は充電
されていない。ｔ＝０時点以降コンデンサに流れる電流
が、 であると仮定すると（τ１は定数）、コンデンサの両端
の電圧VC（＝V1−V2）は、 となる。V0からVCを引いた電圧が第４図の左側の抵抗R0
と右側の抵抗R0とに等しく分圧されるから、（１）式と
（３）式から、次の（４）式が得られる。
されていない。ｔ＝０時点以降コンデンサに流れる電流
が、 であると仮定すると（τ１は定数）、コンデンサの両端
の電圧VC（＝V1−V2）は、 となる。V0からVCを引いた電圧が第４図の左側の抵抗R0
と右側の抵抗R0とに等しく分圧されるから、（１）式と
（３）式から、次の（４）式が得られる。
このV2が方形波（すなわち、ｔ＝０以降で一定の値とな
る波形）になるためには、 τ１＝τ０ （５） ｋ＝τ０／2R0C1 （６） でなければならない。このとき、ｔ≧０で V2＝Va/2 （７） となる。そのときのR0を流れる電流は、 （Va/2）／R0 であり、この電流はコンデンサC1とR3から供給されるの
で、 が成り立つ。式（２）、（３）、（５）、（６）から、
（８）式は となる。ｔ≧０で常に（９）が成立するためには、 R3＝2kR0 （10） でなければならない。式（10），（５），（６）から、 C1R3＝τ０ （11） となる。
る波形）になるためには、 τ１＝τ０ （５） ｋ＝τ０／2R0C1 （６） でなければならない。このとき、ｔ≧０で V2＝Va/2 （７） となる。そのときのR0を流れる電流は、 （Va/2）／R0 であり、この電流はコンデンサC1とR3から供給されるの
で、 が成り立つ。式（２）、（３）、（５）、（６）から、
（８）式は となる。ｔ≧０で常に（９）が成立するためには、 R3＝2kR0 （10） でなければならない。式（10），（５），（６）から、 C1R3＝τ０ （11） となる。
以上から明らかなように、R3とC1を式（10）および（1
1）のように選べば、（２）式の仮定は矛盾せず、V2を
だれのない方形波にすることができる。これは、Q2側に
ついても同様である。
1）のように選べば、（２）式の仮定は矛盾せず、V2を
だれのない方形波にすることができる。これは、Q2側に
ついても同様である。
なお、実施例において伝送線路11、21の右端部での反射
を無視するとしたが、実際には低い周波数では伝送線路
11,21から抵抗R3，R13側を見た特性インピーダンスはZ0
よりも少し高いため、反射は多少発生する。しかし、抵
抗R1，R11をZ0と同じ値に設定しているため、その反射
波は吸収されてしまい、上述の考察を補正する必要はな
い。
を無視するとしたが、実際には低い周波数では伝送線路
11,21から抵抗R3，R13側を見た特性インピーダンスはZ0
よりも少し高いため、反射は多少発生する。しかし、抵
抗R1，R11をZ0と同じ値に設定しているため、その反射
波は吸収されてしまい、上述の考察を補正する必要はな
い。
本考案は上記実施例に限定されるものではなく、定電流
源CSをGaAs−FETまたは抵抗としてもよい。Q1，Q2,CSの
供給する電流を必要なだけ大きな値にすることができな
い場合は、R1，R11をZ0より大きな値にして必要な出力
電圧Ｖを得るようにすることもできる（極端な例とし
て、抵抗R1，R11がなくてもよい）。ただし、その場合
には第１図の伝送線路11,12の右端からの反射波を同線
路11,21の左端が反射してしまうので波型の乱れが観測
される。そのため、同線路11,21はきわめて短いか、ま
たは無いことが望ましい。
源CSをGaAs−FETまたは抵抗としてもよい。Q1，Q2,CSの
供給する電流を必要なだけ大きな値にすることができな
い場合は、R1，R11をZ0より大きな値にして必要な出力
電圧Ｖを得るようにすることもできる（極端な例とし
て、抵抗R1，R11がなくてもよい）。ただし、その場合
には第１図の伝送線路11,12の右端からの反射波を同線
路11,21の左端が反射してしまうので波型の乱れが観測
される。そのため、同線路11,21はきわめて短いか、ま
たは無いことが望ましい。
相補出力が必要でない場合は、伝送線路21,22、抵抗
R13、コンデンサC11、抵抗R12は必要ない。
R13、コンデンサC11、抵抗R12は必要ない。
なお、終端抵抗R2,R12は原理上必要な構成要素であっ
て、これは例えばサンプリング・オシロスコープ内の終
端抵抗であってもよい。
て、これは例えばサンプリング・オシロスコープ内の終
端抵抗であってもよい。
〈考案の効果〉 以上詳細に説明したように、本考案によれば、GaAs−FE
Tの増幅器において従来どうしても避けることのできな
かった波形のだれを解決することができる。
Tの増幅器において従来どうしても避けることのできな
かった波形のだれを解決することができる。
第１図は本考案に係る差動増幅器の一実施例を示す構成
図、第２図および第３図は出力波形を示す図、第４図は
等価回路、第５図は従来の高速波形出力回路の最終段の
一例を示す図、第６図ないし第８図はGaAs−FETの特性
を説明するための図、第９図は従来の回路の入出力波形
を示す図である。 Q1，Q2…GaAs−FET、CS…定電流源、11,12,21,22…伝送
線路、R1，R2，R3，R11，R12，R13…抵抗、C1，C11…コ
ンデンサ。
図、第２図および第３図は出力波形を示す図、第４図は
等価回路、第５図は従来の高速波形出力回路の最終段の
一例を示す図、第６図ないし第８図はGaAs−FETの特性
を説明するための図、第９図は従来の回路の入出力波形
を示す図である。 Q1，Q2…GaAs−FET、CS…定電流源、11,12,21,22…伝送
線路、R1，R2，R3，R11，R12，R13…抵抗、C1，C11…コ
ンデンサ。
Claims (1)
- 【請求項１】互いのソースが共通接続されて定電流源に
接続されると共に、各ドレインには抵抗を介してそれぞ
れ電源電圧が印加され、かつゲートには相補的入力が与
えられる２つのGaAs−FETと、 CR並列接続回路と伝送線路の直列回路を介して前記FET
のドレインに接続される終端抵抗よりなり、前記CR並列
接続回路の時定数を、前記GaAs−FETのドレインに前記
抵抗のみ接続した場合のドレイン電圧の立ち上がり後の
なだらかな変化の時定数と等しくなるように設定し、相
補的入力に対応して終端抵抗より高速応答の出力が得ら
れるようにしたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9824189U JPH0713302Y2 (ja) | 1989-08-23 | 1989-08-23 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9824189U JPH0713302Y2 (ja) | 1989-08-23 | 1989-08-23 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338933U JPH0338933U (ja) | 1991-04-15 |
| JPH0713302Y2 true JPH0713302Y2 (ja) | 1995-03-29 |
Family
ID=31647350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9824189U Expired - Lifetime JPH0713302Y2 (ja) | 1989-08-23 | 1989-08-23 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713302Y2 (ja) |
-
1989
- 1989-08-23 JP JP9824189U patent/JPH0713302Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338933U (ja) | 1991-04-15 |
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