JPH07135461A - 論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 パワーダウン付き回路群への入力をパワーダ
ウン前後で一致させ、当該パワーダウン付き回路群の電
源オン／オフによる間欠動作が支障なく行なえるように
する。 【構成】 パワーダウン時に、パワーダウン付き回路群
１に入力する信号を固定してからそのパワーダウン付き
回路群１をパワーダウンさせ、復帰時にパワーダウン付
き回路群１をの電源を復帰させてから固定していたそこ
への入力信号の当該固定状態を解除する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、独立して任意に電源が
オン／オフされるパワーダウン付き回路群とその周辺の
通常回路群からなる論理回路に関するものである。

【０００２】

【従来の技術】近年、回路の省電力化などのために当該
回路中の動作していないブロックや回路全体の電源をオ
フ状態（パワーダウン）にする方式が考えられている。
この方式では、パワーダウンによって回路の電源がオフ
状態になるため、当該回路の論理状態が失われてしま
う。

【０００３】そこで、このような回路（パワーダウン付
き回路）群中にパワーダウン時に電源がオフ状態になら
ずに当該回路の論理状態を記憶する記憶回路を設けて、
パワーダウンに入る時の状態をその記憶回路で記憶して
おき、パワーダウンから出る時（つまり電源投入時）
に、そこの論理状態を元に戻すことで、パワーダウン前
後の回路の論理状態を一致させる方式が提案されてい
る。

【０００４】

【発明が解決しようとする課題】しかし、この方式を用
いれば、パワーダウンの前後でパワーダウン付き回路群
の論理状態を一致させることはできるものの、パワーダ
ウン付き回路群以外の回路からの当該パワーダウン付き
回路群への入力の論理状態が、パワーダウンの前後で異
なると確実な動作が行なえなくなるという問題がある。

【０００５】本発明の目的は、パワーダウン付き回路群
への論理入力をパワーダウン前後で一致させ、パワーダ
ウン付き回路群の動作が確実に行なわれるようにした論
理回路を提供することである。

【０００６】

【課題を解決するための手段】本発明の目的は、独立し
て電源がオン／オフされるパワーダウン付き回路群と、
該パワーダウン付き回路群に論理出力を送る通常回路群
と、上記両回路群に制御信号を送るパワーダウン制御回
路とを具備し、上記パワーダウン付き回路群の電源をオ
フさせるための信号が上記パワーダウン制御回路に入力
したとき、上記パワーダウン制御回路によって、上記通
常回路群の出力が固定され、その後に上記パワーダウン
付き回路群の電源オフが行なわれ、上記パワーダウン付
き回路群を電源オンさせる信号が上記パワーダウン制御
回路に入力したとき、上記パワーダウン制御回路によっ
て、上記パワーダウン付き回路群の電源がオンした後に
上記通常回路群の出力の上記固定が解除されるようにし
たことを特徴とする論理回路によって達成される。

【０００７】本発明では、上記パワーダウン付き回路群
に電源オフ時の回路の状態を保持する記憶回路を具備さ
せ、かつ上記パワーダウン制御回路が電源オフ時に上記
記憶回路を制御するための制御信号を出力するようにす
ることができる。

【０００８】

【作用】本発明では、パワーダウン信号によりパワーダ
ウン付き回路群がパワーダウン状態に入るときは、まず
パワーダウン付き回路群への論理入力が固定され、その
後にパワーダウン付き回路群の電源がオフになる。パワ
ーダウン状態から出るときは、まずパワーダウン付き回
路群の電源がオンとなり、その後にパワーダヴン付き回
路群への入力信号の固定が解除される。このため、当該
パワーダウン付き回路群の論理入力が、パワーダウンの
前後で一致する。よって、パワーダウンが間欠的に発生
する場合でも、確実な動作を行なうことが可能となる。

【０００９】

【実施例】以下、本発明の実施例について説明する。図
１はその第１の実施例を示す論理回路のブロック図であ
る。１は第１の制御信号ＰＤ１を受けて電源のオン／オ
フが独立して制御されるパワーダウン付き回路群、２は
入力するパワーダウン信号ＰＤに応じて第１の制御信号
ＰＤ１、第２の制御信号ＰＤ２を出力するパワーダウン
制御回路、３は第２の制御信号ＰＤ２を受けて出力論理
Ｄの状態の変化を停止／解除する回路群（通常回路群）
である。

【００１０】図２はパワーダウン制御回路２の動作を示
すタイムチートである。この制御回路２は、パワーダウ
ン信号ＰＤがＨレベル（高電位：電源オフを指令する信
号）になると、直ちに制御信号ＰＤ２をＨレベルにし、
それから所定時間の経過の後に制御信号ＰＤ１をＨレベ
ルにする。また、パワーダウン信号ＰＤがＬレベル（低
電位：電源オフを解除、つまり電源オンを指令する信
号）になると、直ちに制御信号ＰＤ１がＬレベルに復帰
し、それから所定時間の経過の後に制御信号ＰＤ２がＬ
レベルに復帰する。

【００１１】ここでは、パワーダウン信号ＰＤがＨレベ
ルになると、まず制御回路２から出力する制御信号ＰＤ
２がＨレベルになることにより回路群３の出力論理Ｄの
状態の変化が停止される。そしてこの後に、制御回路２
から出力する制御信号ＰＤ１がＨレベルになることによ
りパワーダウン付き回路群１が電源オフとなる。

【００１２】パワーダウン信号ＰＤがＬレベルになる
と、制御回路２から出力する制御信号ＰＤ１がＬレベル
に復帰することによりパワーダウン付き回路群１が電源
オンとなる。そしてこの後に、制御信号ＰＤ２がＬレベ
ルに復帰することにより回路群３の出力論理Ｄの状態の
変化の停止が解除される。

【００１３】このように動作することにより、パワーダ
ウン付き回路群１に対する回路群３からの出力論理Ｄの
状態がパワーダウンの前後（電源オン／オフの前後）で
一致し、パワーダウン付き回路群１が電源オン／オフに
より間欠動作しても論理状態が保証され、確実なパワー
ダウン動作が行なわれる。

【００１４】第２の実施例を図３に示す。ここでは、パ
ワーダウン付き回路群１の入力側にクロックＣＫを出力
するクロック回路４を設けた。このクロック回路４は制
御信号ＰＤ２によりその出力クロックＣＫの停止／動作
が制御される。よって、この第２の実施例では、制御回
路２からの制御信号ＰＤ２がＨレベルになることによ
り、回路群３の出力論理Ｄの状態の変化が固定されると
同時にクロックＣＫが停止し、Ｌレベルに復帰すること
よりそれらが解除されるので、第１の実施例と同様にパ
ワーダウン付き回路群１の入力論理の状態をパワーダウ
ンの前後で一致させることができ、そのパワーダウン回
路群１の間欠動作を保証することができるようになる。

【００１５】第３の実施例を図４に示す。ここでは、ク
ロックＣＫを停止する機能を有しないクロック回路４′
および一般の回路群３′とパワーダウン付き回路群１と
の間に、各々ホールド回路５、６を設けて、これらホー
ルド回路５、６の出力をパワーダウン制御回路２から出
力する制御信号ＰＤ２で制御するようにした。

【００１６】この第３の実施例では、一方のホールド回
路５においては制御信号ＰＤ２がＨレベルになったとき
のクロック回路４′の出力クロックＣＫの状態を保持
し、他方のホールド回路６においては制御信号ＰＤ２が
Ｈレベルになったときの回路群３′の出力論理Ｄの状態
を保持し、Ｌレベルのときにそれらの保持を解除するの
で、上記第１、第２の実施例の場合と同様に、パワーダ
ウン付き回路群１への入力をパワーダウンの前後で一致
させることができ、その間欠動作を保証することができ
る。

【００１７】図５は上記したホールド回路５の具体的な
回路を示す図である。なお、他方のホールド回路６もこ
れと全く同様である。このホールド回路５は、制御信号
ＰＤ２を入力する制御端子５１、クロック回路４′から
の出力クロックを入力する入力端子５２、パワーダウン
付き回路群１への出力信号を出力する出力端子５３、イ
ンバータＩＮＶ１〜４、トランスファゲートＴＧ１、２
を具備する。そして、制御端子５１がＬレベルのとき
は、入力端子５２に入力する信号をそのまま出力端子５
３に出力し、Ｈレベルのときは出力信号を固定する。

【００１８】図６はホールド回路５の別の例の具体的な
回路を示す図である。このホールド回路５はインバータ
ＩＮＶ５、トランスファゲートＴＧ３、４を具備する。
５４は電源端子である。他は図５のものと同じである。

【００１９】この図６のホールド回路５では、制御信号
ＰＤ２をＨレベルにしたとき、出力端子５３が必ずＨレ
ベル（ＶＤＤ）の状態に固定されるので、パワーダウン
付き回群１の設計を容易にすることが可能となり、さら
に入力端子５２から出力端子５３までの負荷が小さいた
め高速動作が可能である。なお、電源端子５４を接地に
接続すれば、制御信号ＰＤ２がＨレベルのとき出力端子
５３をＬレベルの状態に固定することができる。

【００２０】第４の実施例を図７に示す。この実施例
は、パワーダウン付き回路群１の入力側回路群として、
別のパワーダウン付き回路群１′を接続し、このパワー
ダウン付き回路群１′が別のパワーダウン制御回路２′
からの制御信号ＰＤ１′で制御されるようにしたもので
ある。このパワーダウン制御回路２′にはパワーダウン
制御信号ＰＤ′が入力する。この実施例は、図４で示し
た回路群３′を制御信号ＰＤ１′で制御されるパワーダ
ウン付き回路群１′に置換したものであり、ここでもホ
ールド回路６によりパワーダウン付き回路群１の電源オ
ン／オフ時の間欠動作を保証することができる。

【００２１】第５の実施例を図８に示す。ここでは、記
憶回路１１を内蔵させたパワーダウン付き回路群１０を
使用し、また、その記憶回路１１を制御するための記憶
回路制御部２１を内蔵させたパワーダウン制御回路２０
を使用している。他は図３に示したものと同じである。

【００２２】この実施例では、パワーダウン付き回路群
１０内の記憶回路１１に対して、パワーダウン時に制御
回路２０の記憶回路制御部２１から制御信号Ｂを出力す
ることにより、パワーダウン時のパワーダウン付き回路
群１０の論理状態を記憶させることができる。

【００２３】このように構成することで、パワーダウン
制御回路２０と記憶回路制御部２１が一体化でき、チッ
プ面積の増加を防止し、かつパワーダウン付き回路群１
０のパワーダウンによる間欠動作を保証することができ
る。

【００２４】

【発明の効果】以上説明したように、本発明によれば、
パワーダウン付き回路群の電源がオフ状態になる「パワ
ーダウン」の前後で当該パワーダウン付き回路群への入
力を一致させることができ、パワーダウン動作を確実に
行なうことができるという利点がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の論理回路のブロック
図である。

【図２】 パワーダウン制御回路の動作のタイミングチ
ャートである。

【図３】 第２の実施例の論理回路のブロック図であ
る。

【図４】 第３の実施例の論理回路のブロック図であ
る。

【図５】 ホールド回路の具体的回路図である。

【図６】 ホールド回路の別の例の具体的回路図であ
る。

【図７】 第４の実施例の論理回路のブロック図であ
る。

【図８】 第５の実施例の論理回路のブロック図であ
る。

【符号の説明】

１、１′、１０：パワーダウン付き回路群、１１：記憶
回路、２、２′、２０：パワーダウン制御回路、２１：
記憶回路制御部、３：回路群、４：クロック回路、５、
５′、６：ホールド回路。

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【手続補正書】

【提出日】平成６年５月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 論理回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】独立して電源がオン／オフされるパワーダ
   ウン付き回路群と、該パワーダウン付き回路群に論理出
   力を送る通常回路群と、上記両回路群に制御信号を送る
   パワーダウン制御回路とを具備し、 上記パワーダウン付き回路群の電源をオフさせるための
   信号が上記パワーダウン制御回路に入力したとき、上記
   パワーダウン制御回路によって、上記通常回路群の出力
   が固定され、その後に上記パワーダウン付き回路群の電
   源オフが行なわれ、 上記パワーダウン付き回路群を電源オンさせる信号が上
   記パワーダウン制御回路に入力したとき、上記パワーダ
   ウン制御回路によって、上記パワーダウン付き回路群の
   電源がオンした後に上記通常回路群の出力の上記固定が
   解除されるようにしたことを特徴とする論理回路。
2. 【請求項２】上記パワーダウン付き回路群が電源オフ時
   の回路の状態を保持する記憶回路を具備し、かつ上記パ
   ワーダウン制御回路が電源オフ時に上記記憶回路を制御
   するための制御信号を出力することを特徴とする請求項
   １に記載の論理回路。