JPH0713865B2 - 書込み動作を有する半導体メモリー装置 - Google Patents

書込み動作を有する半導体メモリー装置

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JPH0713865B2
JPH0713865B2 JP3216480A JP21648091A JPH0713865B2 JP H0713865 B2 JPH0713865 B2 JP H0713865B2 JP 3216480 A JP3216480 A JP 3216480A JP 21648091 A JP21648091 A JP 21648091A JP H0713865 B2 JPH0713865 B2 JP H0713865B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置に関
するもので、特に書込み動作を有するＤＲＡＭ(Dynamic
Random Access Memory)に関するものである。
【０００２】
【従来の技術】半導体メモリー装置、例えばＤＲＡＭに
おいては、アドレス信号によって選択されたメモリーセ
ルに記憶されている情報が電圧として一つのビット線に
示され、ダミーセルに貯蔵されている電荷（またはプリ
チャージ電圧）が先のビット線の電位に対する比較電圧
として補足ビット線に示される。ビット線と補足ビット
線との間の電圧差はセンスアンプ等によって充分に増幅
されてから、入出力線およびデータ出力バッファーを通
じて外部に読出される。
【０００３】このような読出し(read)動作の外に、ＤＲ
ＡＭにおいては所定の情報をアドレス信号によって選択
されたメモリーセルに貯蔵するための書込み(write) 動
作が遂行される。書込み動作時には、ビット線および補
足ビット線の電位がデータ入力バッファーを通じて入っ
てくるデータの電位により決定される。
【０００４】以上のような読出し／書込み動作を有する
ＤＲＡＭに関しては公知の技術資料を通じて容易に理解
することができ、このような従来のＤＲＡＭの列(colum
n)系回路の一般の形を図５に図示した。
【０００５】図５は従来の読出し／書込み動作を説明す
るための列系回路図であり、図６はそれによる動作タイ
ミング図である。
【０００６】（１／２）Ｖccレベルのビット線プリチャ
ージ電圧ＶBLに連結されているビット線等化回路１０
は、行アドレス信号(row addres strobe signal)ＲＡＳ
がプリチャージ中（“ハイ”状態）であるとき、ビット
線対ＢＬ１、ＢＬ２を等化信号ＥＱによって（１／２）
Ｖccレベルに等化する。
【０００７】一方、ＲＡＳがアクティブ中（“ロウ”状
態）のときは、等化信号ＥＱはディスエイブルされ、ワ
ード線ＷＬに連結されたメモリーセル２０が選択され
る。このようになると、ビット線ＢＬにはメモリーセル
２０に貯蔵されていた電荷が放電されると同時に補足ビ
ット線ＢＬ２にはダミーセル（図示されていない）によ
る電荷放電が起こる（またはプリチャージされたレベル
が維持される）。
【０００８】その後、２個のＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタとから構成されたセンスアンプ
３０が各々のセンシングクロックＬＡ１およびＬＡ２に
よって動作することにより、ビット線ＢＬ１および補足
ビット線ＢＬ２の電位差は増幅される。この増幅された
データＲ１は列アドレス信号(column address strobesi
gnal)ＣＡＳによりエネイブルされた列選択信号ＣＳＬ
によって駆動される列ゲート５０を通じて入出力線ＩＯ
１、ＩＯ２に載せられて行く。この入出力線は通常のビ
ット線の等化レベルより高いレベルに等化される（例え
ば、電源電圧ＶccからＭＯＳトランジスタのしきい電圧
程に降下された値）。
【０００９】データＲ１が読出された後、ビット線対は
等化信号ＥＱによって再び等化される。そして、上記の
ような方式で新たなデータＲ２が読出されてから、書込
みエネイブル信号ＷＥが活性化され、外部から入出力線
を通じて入ってくる書込みデータＷがビット線対ＢＬ
１、ＢＬ２の電位を決定する。一般に、ビット線対の電
位差はほぼ電源電圧レベルと同じ状態である。
【００１０】以上のように、“ハイ”状態の列選択信号
ＣＳＬによって開放された列ゲート５０を通じてビット
線と入出力線が連結される場合には、ビット線ＢＬ１お
よび補足ビット線ＢＬ２の電位はそのときに伝送され
る。したがって、入出力線上の入力データがビット線上
に充分に受け入れられるまでには相当な伝送時間が必要
となり、これは結果的に、書込み動作時間の遅延を招
き、好ましくない。
【００１１】また、上述のように、読出し−書込みの変
換時にビット線の電位が電源電圧レベルのスイング幅を
もつと、それによるノイズが誘起されてしまう。さら
に、高集積メモリー装置においてはビット線が長いの
で、ビット線自体がもっている抵抗が大きくなり、この
ようなノイズに一層敏感である。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は半導体メモリー装置における書込み動作時間を迅
速にする回路を提供することにある。また、本発明は読
出し動作後に書込み動作が迅速に、効率的に行なわれる
ことができるような回路を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、読出しと書込み動作を外部制御信号
の状態により行う半導体メモリー装置において、メモリ
ーセルと入出力線との間に連結され、読出しおよび書込
み動作時にデータが通過するビット線対と、書込みエネ
イブル信号に応じた信号（以下、書込み等化信号と呼
ぶ）に応じて制御され、所定レベルの等化電圧が供給さ
れる、ビット線対の間に連結された書込み等化手段と、
列選択信号によって制御され、書込み等化手段に書込み
等化信号を伝送するための等化選択手段と、入出力線対
とビット線対との間に連結され、列選択信号によって制
御される列ゲートと、書込みエネイブル信号が活性化す
る時点で所定時間活性化するように書込み等化信号を発
生するために、列アドレス信号と書込みエネイブル信号
を受信する回路とを具備したことを特徴とする。
【００１４】
【作用】このようにすることで、読出し動作後にビット
線を迅速に等化させて、入力データを書込むことがで
き、書込み動作時間を短縮し、ビット線におけるノイズ
を抑制できるようになる。
【００１５】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図１は本発明によるＤＲＡＭの列系回路を示
す。図１に図示のように、ビット線等化回路１０、メモ
リーセル２０、センスアンプ３０および列ゲート５０は
図５の回路と同様に構成されている。
【００１６】ビット線ＢＬ１および補足ビット線ＢＬ２
の間には三つのＮＭＯＳトランジスタ４１、４２、４３
で構成された書込み等化回路４０が連結されている。Ｎ
ＭＯＳトランジスタ４１および４２はビット線対ＢＬ
１、ＢＬ２の間にチャネルが直列に連結されており、ゲ
ートはノード１００に共通して接続されている。トラン
ジスタ４１および４２のチャネルの間には（１／２）Ｖ
CCレベルのＶBLが印加される。ＮＭＯＳトランジスタ４
３はビット線ＢＬ１および補足ビット線ＢＬ２の間にチ
ャネルが連結され、ノード１００にゲートが接続されて
いる。
【００１７】この三つのＮＭＯＳトランジスタのゲート
を共通に接続するノード１００は等化選択用ＮＭＯＳト
ランジスタ６０を通じて書込み等化信号ＥＱＷに連結さ
れる。この等化選択用ＮＭＯＳトランジスタ６０と列ゲ
ート５０のゲートに列選択信号ＣＬＳが印加される。等
化選択用ＮＭＯＳトランジスタ６０は、ビット線対ＢＬ
１、ＢＬ２が等化電圧ＶBLに等化されるように、書込み
動作の前にノード１００に書込み等化信号ＥＱＷを印加
する。
【００１８】書込み等化信号ＥＱＷは書込みエネイブル
信号ＷＥと列アドレスストローブ信号ＣＡＳで決定され
る信号であって、これを発生するゲート回路は種々のも
のが考えられるが、図２、図３にその一例を示す。
【００１９】図２、図３を参照すると、図２においては
ＣＡＳとＷＥを入力するＮＯＲゲート３１と、ＮＯＲゲ
ート３１の出力を整形するための二つのインバーター３
２、３３とによってクロックφ１が発生される。クロッ
クφ１は、図３で、三つのインバーター３４、３５、３
６と一つのＮＡＮＤゲート３７によってパルス幅が調整
されてから、インバーター３８を通じて書込み等化信号
ＥＱＷとして出力される。
【００２０】図４は本発明による回路の動作タイミング
図である。では、図面を参照して書込み動作を説明す
る。図４に図示のように、列アドレス信号ＣＡＳが活性
化され（“ロウ”態）、書込みエネイブル信号ＷＥが活
性化されると（“ロウ”態）、図２で“ハイ”状態のク
ロックφ１が発生される。
【００２１】このクロックφ１が“ハイ”状態となる
と、パルス幅が短くなった書込み等化信号ＥＱＷが発生
して等化選択用トランジスタ６０のチャネルに印加され
る。列選択信号ＣＳＬが活性化されているので、等化選
択用トランジスタ６０および列ゲート５０は同時にター
ンオンされる。
【００２２】このとき、ビット線対は書込み等化信号Ｅ
ＱＷが“ハイ”状態である間、書込み等化回路４０のＮ
ＭＯＳトランジスタ４１、４２、４３のターンオンによ
ってＶBLに等化されている。このＶBLは（１／２）ＶCC
である。
【００２３】その後、書込み等化信号ＥＱＷが“ロウ”
状態となると、ノード１００の電位が放電されることに
よって、書込み等化回路４０のトランジスタ４１、４
２、４３はターンオフされ、ビット線の電位は入出力線
上に載せられた入力データの電位にしたがってスプリッ
トされて、書込みデータＷを選択されたメモリーセルに
伝送する。
【００２４】本発明の実施例においては等化選択用トラ
ンジスタにＮＭＯＳトランジスタを使用したが、本発明
の技術的な範囲内においては他の半導体素子を使用する
こともできる。
【００２５】
【発明の効果】本発明の実施例によると、従来の書込み
動作時間が１１〜１２ｎｓ（４Ｖ／８０℃）であったの
を６〜７ｎｓに短縮することに成功した。このように、
本発明は読出し動作後にビット線を迅速に等化させてか
ら、入力データを書込むことによって、書込み動作時間
を短縮し、ビット線におけるノイズを抑制する効果があ
る。
【００２６】
【図面の簡単な説明】
【図１】本発明による半導体メモリー装置内の回路図で
ある。
【図２】本発明に使用される制御信号の発生回路図であ
る。
【図３】本発明に使用される制御信号の発生回路図であ
る。
【図４】本発明による回路の動作タイミング図である。
【図５】従来の技術による回路図である。
【図６】図５の回路の動作タイミング図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 読出しと書込み動作を外部の制御信号の
    状態により遂行する半導体メモリー装置において、メモ
    リーセルと入出力線との間に連結され、読出しおよび書
    込み動作時にデータが通過するビット線対と、書込みエ
    ネイブル信号に応じた信号によって制御され、所定のレ
    ベルの等化電圧が供給される、ビット線対の間に連結さ
    れた書込み等化手段と、列選択信号によって制御され、
    書込み等化手段に書込みエネイブル信号に応じた信号を
    伝送する等化選択手段と、入出力線対とビット線対との
    間に連結され、列選択信号によって制御される列ゲート
    と、列アドレス信号と書込みエネイブル信号を入力とし
    て、書込みエネイブル信号の活性化初期に所定時間の間
    活性化される信号を書込みエネイブル信号に応じて発生
    する手段とを具備したことを特徴とする半導体メモリー
    装置。
  2. 【請求項２】 等化選択手段が、チャネルの一端は書込
    みエネイブル信号に応じた信号に接続され、チャネルの
    他端は書込み等化手段に連結され、そしてゲートは列選
    択信号に接続された絶縁ゲート電界効果トランジスタか
    らなる請求項１記載の半導体メモリー装置。
  3. 【請求項３】 書込み等化手段が、チャネルがビット線
    対の間に直列に連結され、このチャネルの間に等化電圧
    が印加されて、そしてゲートが共通して等化選択手段に
    接続された二つ以上のＭＯＳトランジスタからなる請求
    項１または２記載の半導体メモリー装置。
  4. 【請求項４】 書込みエネイブル信号に応じた信号を発
    生する手段が、信号の遅延のない一つの入力端と信号の
    遅延のある他の一つの入力端を有する論理ゲートを少な
    くとも具備している請求項１乃至３のいずれかに記載の
    半導体メモリー装置。
  5. 【請求項５】 外部から入力されるデータを選択された
    メモリーセルにビット線対を通じて伝送する半導体メモ
    リー装置において、ビット線対の間にチャネルが直列に
    連結され、そしてチャネルの間には所定レベルの等化電
    圧が供給され、ゲートが共通に接続された二つのＮＭＯ
    Ｓトランジスタと、このゲートに共通に接続されたノー
    ドと、ノードにチャネルの一端が接続され、そして書込
    みエネイブル信号に応じた信号にチャネルの他端が接続
    されて、列選択信号にゲートが接続されたＮＭＯＳトラ
    ンジスタとを具備したことを特徴とする半導体メモリー
    装置。
  6. 【請求項６】 ビット線対の間にチャネルが連結され、
    上記ノードにゲートが接続された一つのＮＭＯＳトラン
    ジスタがさらに具備される請求項５記載の半導体メモリ
    ー装置。
  7. 【請求項７】 列選択信号がビット線対と入出力線対を
    連結する列ゲートを制御する請求項５または６記載の半
    導体メモリー装置。
  8. 【請求項８】 書込みエネイブル信号に応じた信号が、
    書込みエネイブル信号の活性化初期に所定時間の間活性
    化される請求項５乃至７のいずれかに記載の半導体メモ
    リー装置。
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