JPH07142940A - Ｍｏｓｆｅｔ電力増幅器 - Google Patents

Ｍｏｓｆｅｔ電力増幅器

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JPH07142940A
JPH07142940A JP5309685A JP30968593A JPH07142940A JP H07142940 A JPH07142940 A JP H07142940A JP 5309685 A JP5309685 A JP 5309685A JP 30968593 A JP30968593 A JP 30968593A JP H07142940 A JPH07142940 A JP H07142940A
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JP
Japan
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stage
offset
voltage
power output
power amplifier
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JP5309685A
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Shinichi Akita
晋一 秋田
Taisuke Ikeda
泰典 池田
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New Japan Radio Co Ltd
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New Japan Radio Co Ltd
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Abstract

(57)【要約】 【目的】 無効貫通電流の減少とクロスオーバ歪の減少
を達成できるオフセットを行なった電力増幅器を提供す
ること。 【構成】 電力出力段５がＣＭＯＳ構成でなるプッシ
ュプル型のＭＯＳＦＥＴ電力増幅器において、電力出力
段５の直前にオフセット段６、７を設け、その電力出力
段５のＭＯＳＦＥＴのゲート電圧バイアスを行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、携帯音響製品、携帯パ
ーソナルコンピュータ、携帯マルチメディア機器、移動
電話機等の携帯用電気機器において、音声信号を増幅す
るＭＯＳＦＥＴ電力増幅器に関するものである。
【０００２】
【従来の技術】携帯用電気機器の音声信号の電力増幅
は、従来ではバイポーラトランジスタ回路によって実現
されていたが、使用する電源電圧の低電圧化に伴って、
バイポーラトランジスタが本質的に持っているコレクタ
・エミッタ間飽和電圧（Ｖｃｅ）が出力電圧の利用効率
を落してしまい、結果として出力パワーが不十分となっ
たり、電力効率が低下するという問題が大きくなってき
た。
【０００３】そこで、昇圧回路を付加し、電源電圧を昇
圧して電力増幅部を動作させることが行なわれてきた
が、電力効率の面の改善は進まなかった。
【０００４】一方、ＦＥＴ素子を使用して電力増幅器を
構成する試みが成された。しかし、品質の要求が厳しく
ない分野には応用されているものの、ハイファイ分野で
は充分に高い電圧で動作させることができる場合以外
は、実用化されていない。
【０００５】これは、ＦＥＴは電流を駆動する能力がバ
イポーラトランジスタに劣っており、パイポーラトラン
ジスタ並に電力を駆動しようとすると、それ以上に無効
電力（貫通電流による）を消費する結果になることが不
可避であるからである。
【０００６】ところで、近年バイアス電流を出力振幅に
応じて制御する方法を実用化して、大振幅のときだけ電
流駆動能力を増加させて電力効率を改善した、図４に示
すようなＭＯＳＦＥＴ電力増幅器が提案されている（IE
EE J.SOLID STATE CIRCUITS,Vol.SC-17,no.6,pp929-98
2, Dec.1982 ）。この図５の回路は準ソースホロワ電力
増幅器とよばれるもので、図中、１は入力端子、２は出
力端子、３は正側増幅段、４は負側増幅段である。また
５はＣＭＯＳプッシュプル構成の電力出力段であって、
出力用ＰＭＯＳＦＥＴＱ１と出力用ＮＭＯＳＦＥＴＱ２
とからなる。
【０００７】またこのような準ソースホロワ電力増幅器
においては、入力無信号時の消費電力低減化のために、
図５に示すように、増幅段３、４に対して入力オフセッ
トを持たせる方法も提案されている。Ｖ１、Ｖ２が入力
オフセット電圧である（IEEEJ.SOLID STATE CIRCUITS,V
ol.SC-20,no.6,pp1200-1205, Dec.1982 ）。
【０００８】
【発明が解決しようとする課題】ところで、上記したよ
うな準ソースホロワ電力増幅器においては、入力が無信
号時には電力出力段５のＭＯＳＦＥＴＱ１、Ｑ２のゲー
トは、無効電流（貫通電流）が少なくなり、且つクロス
オーバ歪も少なくなるように、安定的に制御されなけれ
ばならない。
【０００９】すなわち、増幅段３、４内にオフセットが
あってその出力電圧が所定の電圧からシフトしてしまう
と、電力出力段５のＭＯＳＦＥＴＱ１、Ｑ２に過大な無
効電流が流れたり、逆に深く逆バイアスされてクロスオ
ーバー歪が大きくなる等の問題が起こる。
【００１０】また、入力側にオフセットを持たせた図５
に示す準ソースホロワ電力増幅器では、そのオフセット
電圧が増幅段３、４で増幅されるため、増幅段３、４に
対称性（同一性）が要求されるがこれは困難であり、Ｍ
ＯＳＦＥＴＱ１、Ｑ２からなる電力出力段５では上記し
た逆バイアスはより大きなものとなり易くクロスオーバ
の歪はより顕著となり易い。
【００１１】そこで、反対に逆バイアス量を低減しよう
とするとオフセット電圧をごく微少な値に設定する必要
が生じるが、製造時のバラツキの影響を大きく受けるよ
うになる。
【００１２】本発明の目的は、安定したオフセットを行
なって、上記した問題を解決し、電力出力段の少無効電
流、低クロスオーバ歪を実現し、効率的に駆動できるよ
うにしたＭＯＳＦＥＴ電力増幅器を提供することであ
る。
【００１３】
【課題を解決するための手段】本発明の目的は、電力出
力段がＣＭＯＳ構成からなるプッシュプル型のＭＯＳＦ
ＥＴ電力増幅器において、上記電力出力段の前段にオフ
セット段を設け、該オフセット段の前段に入力信号を増
幅する増幅段を設け、上記オフセット段において上記電
力出力段のＭＯＳＦＥＴのゲートバイアス電圧を設定す
るようにしたことを特徴とするＭＯＳＦＥＴ電力増幅器
によって達成される。
【００１４】また、電力出力段がＣＭＯＳ構成からなる
プッシュプル型のＭＯＳＦＥＴ電力増幅器において、入
力信号を増幅する増幅段への上記電力出力段からの帰還
回路に、上記電力出力段のＭＯＳＦＥＴのゲートバイア
ス電圧を設定する抵抗ネットワークを設けたことを特徴
とするＭＯＳＦＥＴ電力増幅器によっても達成されるよ
うになる。
【００１５】
【実施例】以下、本発明の実施例について説明する。図
１はその第１の実施例の電力増幅器の回路図である。本
実施例では、電力出力段５のＰＭＯＳＦＥＴＱ１とＮＭ
ＯＳＦＥＴＱ２のゲート電圧バイアス用として、ＰＭＯ
ＳＦＥＴＱ１用の正側オフセット（レベルシフト）段
６、ＮＭＯＳＦＥＴＱ２用の負側オフセット（レベルシ
フト）段７を設けている。そして、その正側オフセット
段６の前段に正側差動増幅段８を、負側オフセット段７
の前段に負側差動増幅段９を設け、この両差動増幅段
７、８の反転入力端子に入力端子１に入力する電圧を印
加させた。この両差動増幅段８、９の非反転入力側は出
力端子２に接続され、各々ボルテーホロワとして機能す
る。
【００１６】正側オフセット段６は正側差動増幅段８の
出力を受けるＰＭＯＳＦＥＴＱ３と定電圧バイアスのＮ
ＭＯＳＦＥＴＱ４をＣＭＯＳ接続した回路から構成さ
れ、負側オフセット段７は定電圧バイアスのＰＭＯＳＦ
ＥＴＱ５と負側差動増幅段９の出力を受けるＮＭＯＳＦ
ＥＴＱ６をＣＭＯＳ接続した回路から構成される。Ｖｓ
１はバイアス電圧である。
【００１７】また、正側差動増幅段８は、差動接続され
るＮＭＯＳＦＥＴＱ７、Ｑ８、その差動接続回路の能動
負荷としてカレントミラー接続されるＰＭＯＳＦＥＴＱ
９、Ｑ１０、動作電流源として機能するＮＭＯＳＦＥＴ
Ｑ１１から構成される。Ｖｓ２はバイアス電圧である。
【００１８】更に、負側差動増幅段９は、差動接続され
るＰＭＯＳＦＥＴＱ１２、Ｑ１３、その差動接続回路の
能動負荷としてカレントミラー接続されるＮＭＯＳＦＥ
ＴＱ１４、Ｑ１５、動作電流源として機能するＰＭＯＳ
ＦＥＴＱ１６から構成されている。
【００１９】さて、入力端子１に電圧が入力すると、両
差動増幅段８、９の非反転入力側に帰還されている出力
端子２の電圧との差電圧がその差動増幅段８又は差動増
幅器９で増幅され、出力端子２の電圧が入力端子１の電
圧に等しくなる方向に電力出力段５のＭＯＳＦＥＴＱ
１、Ｑ２が制御される。
【００２０】よって、入力端子１の入力が無信号のとき
は、その入力端子１の電圧は電源電圧Ｖｄｄの半分（Ｖ
ｄｄ／２）であり、その電圧が出力端子２に現れる。
【００２１】この無信号時には、電力出力段５のゲート
電圧は、そこのＭＯＳＦＥＴＱ１、Ｑ２の閾値（Ｖｔ
ｈ）よりも小さい方が無効電流低減のためには望まし
い。この無効電流を減少させることクロスオーバ歪を減
少させることとは相反する関係にあるが、オフセットを
最適に設定することで両者を満足させることができる。
【００２２】そこでこの実施例では、オフセット段６、
７において電力出力段５に出力するためのゲート電圧を
その電力出力段５のＭＯＳＦＥＴＱ１、Ｑ２のＶｔｈに
応じて数Ｖだけシフトさせてやる。
【００２３】このためには、オフセット段６において
は、ＭＯＳＦＥＴＱ３とＱ４のサイズ比（チャンネルの
幅Ｗ／チャンネル長Ｌ）を、またオフセット段７におい
てはＭＯＳＦＥＴＱ５とＱ６のサイズ比を適宜設定して
行なう。
【００２４】いま、例えば、電力出力段５のＰＭＯＳＦ
ＥＴＱ１の閾値（Ｖｔｈ）が６５０ｍＶであるとする
と、このときは、無信号時のゲート電圧（Ｖｇｓ）が１
５０ｍＶになるようにオフセット段６の出力電圧を設定
して、そのときカットオフにさせれば、５００ｍＶの余
裕をそこに持たせることができる。
【００２５】よって、このＰＭＯＳＦＥＴＱ１のドレイ
ンがフローティング状態になる入力電圧範囲は、５００
ｍＶ／Ｇ（但しＧは増幅段６と差動増幅段８の合計ゲイ
ン）であり、数ｍＶ以下にできることから、クロスオー
バ歪も小さく保つことができる。
【００２６】これに対して、前述した図５の回路ように
増幅段３、４の入力側にオフセット電圧を与える手法に
おいては、意図的に発生できる電圧は最小でも数十ｍＶ
がせいぜいであり、これを電圧増幅して電力出力段のゲ
ート電圧シフト用とした場合、製造誤差も増幅されてい
ることを考えると、安定的に制御するのは極めて難し
い。例えば、増幅段３、４のゲインを低く設定して入力
オフセット電圧を比較的大きな値にした場合でも、その
入力オフセット電圧がそのまま入力電圧範囲を減少させ
るので、動作電圧範囲を狭める結果となる。
【００２７】このように、この図１に示す第１の実施例
の電力増幅器では、電力出力段５に無効な貫通電流が増
大することを防止することができる。このため、無信号
時のアイドリング電流をクロスオーバ歪が大きくならな
い程度の小さな値に抑えることができるばかりか、動作
時においても他の回路部で消費電流が増大するような帰
還を必要としないので、効率的なオフセットができる。
また、入力側に意図的なオフセット電圧を発生させるも
のではないので、入力電圧範囲をオフセットの影響を受
けずに広く設定でき、大振幅動作が可能となる。
【００２８】図２は第２の実施例の電力増幅器を示す図
である。図１に示した第１の実施例の電力増幅器と同一
のものには同一の符号を付している。ここでは、１系統
の差動増幅段１０を使用している。この差動増幅段１０
は、差動接続されるＰＭＯＳＦＥＴＱ１７、Ｑ１８、そ
の差動接続回路の能動負荷としてカレントミラー接続さ
れるＮＭＯＳＦＥＴＱ１９、Ｑ２０、動作電流源として
機能するＰＭＯＳＦＥＴＱ２１から構成されている。ま
た、正側オフセット段１１を負側オフセット段７と同様
な構成として、定電圧バイアスされるＰＭＯＳＦＥＴＱ
２２、差動増幅段１０の出力を受けるＮＭＯＳＦＥＴＱ
２３から構成している。
【００２９】この第２の実施例の電力増幅器では、入力
側が１系統の差動増幅段で構成されるので、図１で説明
した２系統の差動増幅段を使用する場合に比べて、コス
ト的に有利であるばかりか、２系統以上の回路に発生す
るランダムなオフセット誤差の影響を低減することもで
きる。
【００３０】図３は第３の実施例の電力増幅器を示す図
である。ここでは、前述した図４の回路において、増幅
段３、４と電力出力段５の帰還側に抵抗ネットワークに
よりオフセットを設定している。
【００３１】このオフセットは、電源と接地間に直列接
続した抵抗Ｒ１〜Ｒ３、抵抗Ｒ１とＲ２の共通接続点と
出力端子２と間に接続した帰還抵抗Ｒ４、Ｒ５、抵抗Ｒ
２とＲ３の共通接続点と出力端子２との間に接続した帰
還抵抗Ｒ６、Ｒ７からなるものであり、抵抗Ｒ４とＲ５
の共通接続点を増幅段３の非反転入力端子に、抵抗Ｒ６
とＲ７の共通接続点を増幅段４の非反転入力端子に接続
している。ここで、抵抗Ｒ１、Ｒ３としては例えば１０
ＫΩ、Ｒ２として１００〜２００Ω、Ｒ４、Ｒ６として
１００ＫΩ、Ｒ５、Ｒ７として５ＫΩが使用できる。
【００３２】この図３の第３の実施例では、抵抗Ｒ２の
両端間に、［Ｒ２・Ｖｄｄ／（Ｒ１＋Ｒ２＋Ｒ３）］の
電位差を持たせることができる。これによって、増幅段
３と４の相対的オフセット量（オフセット量の差）を設
定することができる。そして、正側増幅段３のオフセッ
ト量やゲインは抵抗Ｒ４、Ｒ５の比により設定され、こ
れによりＰＭＯＳＦＥＴＱ１のゲート電圧バイアス値が
決定される。また、負側増幅段４のオフセット量やゲイ
ンは抵抗Ｒ６、Ｒ７の比により設定され、これによりＮ
ＭＯＳＦＥＴＱ２のゲート電圧バイアス値が決定され
る。
【００３３】このように、ここではオフセット電圧発生
のために抵抗ネットワークによる電圧分割を利用してい
るので、無効電流が少なく、且つクロスオーバ歪の少な
くなるオフセット電圧をきめ細かに比較的小さい値まで
安定的に柔軟に設定できるようになり、その際に基板上
の配置等に与える負担も少なくできる。この抵抗の取り
出し位置は半導体製造工程において、最終工程に近い配
線工程で行なうことができ、トランジスタ等の製造バラ
ツキを補完するトリミングも可能である。更に、オフセ
ット量は回路の形を替えずに調整可能であり、マスタス
ライスも可能である。
【００３４】
【発明の効果】以上から本発明によれば、トレードオフ
の関係にある無効電流とクロスオーバ歪の両者を満足さ
せるようなオフセット電圧を発生させることができる。
そしてこのとき、オフセット段を電力出力段の直前に設
けるので、発生させたオフセット電圧が動作電圧範囲に
悪影響を及ぼすことを回避できる。またこのオフセット
を抵抗ネットワークによる電圧分割で発生させることも
でき、きめ細かに比較的小さい値まで安定的に柔軟に設
定できるようになり、その際に基板上の配置等に与える
負担も少なくなる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の電力増幅器の回路図
である。
【図２】 本発明の第２の実施例の電力増幅器の回路図
である。
【図３】 本発明の第３の実施例の電力増幅器の回路図
である。
【図４】 従来の電力増幅器のブロック図である。
【図５】 従来の別の電力増幅器のブロック図である。
【符号の説明】
１：入力端子、２：出力端子、３：正側増幅段、４：負
側増幅段、５：電力出力段、６：正側オフセット段、
７：負側オフセット段、８：正側差動入力段、９：負側
差動入力段、１０：１系統の差動入力段。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｌ 9184−5Ｊ 17/687

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 電力出力段がＣＭＯＳ構成からなるプッ
    シュプル型のＭＯＳＦＥＴ電力増幅器において、上記電
    力出力段の前段にオフセット段を設け、該オフセット段
    の前段に入力信号を増幅する増幅段を設け、上記オフセ
    ット段において上記電力出力段のＭＯＳＦＥＴのゲート
    バイアス電圧を設定するようにしたことを特徴とするＭ
    ＯＳＦＥＴ電力増幅器。
  2. 【請求項２】 上記オフセット段を上記電力出力段のＰ
    ＭＯＳＦＥＴ側用の正側オフセット段と、ＮＭＯＳＦＥ
    Ｔ側用の負側オフセット段に分離して設けると共に、上
    記増幅段を上記正側オフセット段と上記負側オフセット
    段に共通の差動入力段として設け、又は上記正側オフセ
    ット段用の正側差動入力段と上記負側オフセット段用の
    負側差動入力段に分離して設けたことを特徴とする請求
    項１に記載のＭＯＳＦＥＴ電力増幅器。
  3. 【請求項３】 電力出力段がＣＭＯＳ構成からなるプッ
    シュプル型のＭＯＳＦＥＴ電力増幅器において、入力信
    号を増幅する増幅段への上記電力出力段からの帰還回路
    に、上記電力出力段のＭＯＳＦＥＴのゲートバイアス電
    圧を設定する抵抗ネットワークを設けたことを特徴とす
    るＭＯＳＦＥＴ電力増幅器。
JP5309685A 1993-11-17 1993-11-17 Ｍｏｓｆｅｔ電力増幅器 Pending JPH07142940A (ja)

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