JPH07142968A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07142968A JPH07142968A JP5286522A JP28652293A JPH07142968A JP H07142968 A JPH07142968 A JP H07142968A JP 5286522 A JP5286522 A JP 5286522A JP 28652293 A JP28652293 A JP 28652293A JP H07142968 A JPH07142968 A JP H07142968A
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Abstract
(57)【要約】
【目的】 低電圧電源化、Ｉ／Ｏ数の増加、高速化を同
時に可能とする半導体集積回路を提供する。 【構成】 第１の電源電圧系（ＶCC）で動作する入力回
路１、２と、上記入力回路１、２の出力を外部から供給
される第２の電源電圧系（ＶCCＱ）の出力に変換するレ
ベルシフタ３と、上記第２の電源電圧系で動作する第１
のインバータ４、第２のインバータ５、第１の導電型ト
ランジスタ６と、上記第１の導電型トランジスタ６と直
列に接続され上記入力回路１、２の出力に基づき動作す
る第２の導電型トランジスタ７とを備える。第２の電源
電圧系（ＶCCＱ）は外部から供給されるのでその容量に
制約はなくＩ／Ｏ数を増加できるとともに、第１の電源
電圧系（ＶCC）を低くした場合でも出力８のＨレベルの
低下を防止できる。
時に可能とする半導体集積回路を提供する。 【構成】 第１の電源電圧系（ＶCC）で動作する入力回
路１、２と、上記入力回路１、２の出力を外部から供給
される第２の電源電圧系（ＶCCＱ）の出力に変換するレ
ベルシフタ３と、上記第２の電源電圧系で動作する第１
のインバータ４、第２のインバータ５、第１の導電型ト
ランジスタ６と、上記第１の導電型トランジスタ６と直
列に接続され上記入力回路１、２の出力に基づき動作す
る第２の導電型トランジスタ７とを備える。第２の電源
電圧系（ＶCCＱ）は外部から供給されるのでその容量に
制約はなくＩ／Ｏ数を増加できるとともに、第１の電源
電圧系（ＶCC）を低くした場合でも出力８のＨレベルの
低下を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は低い電源電圧で動作可
能な半導体集積回路に関するものである。
能な半導体集積回路に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路の出力回路とし
て、図２に示すようなものがある。同図において、１
ａ、１ｂは出力制御信号（ＯＥＭ）を１つの入力とし、
正論理のデータ（Ｄ）あるいは負論理のデータ（バー
Ｄ）を他の１つの入力とするＮＡＮＤゲート、２ａ〜２
ｃはＮＡＮＤゲート１ａの出力を遅延等するためのイン
バータ、２ｄ〜２ｆはＮＡＮＤゲート１ｂの出力を遅延
等するためのインバータ、１１及び７はそれぞれインバ
ータ２ｃ、２ｆの出力を受け、データ（Ｄ）を出力する
Ｎチャネル（Ｎｃｈ）トランジスタ、８はＮｃｈトラン
ジスタ７及び１１の出力端子に接続された出力ノード
（ＯＵＴ）である。Ｎｃｈトランジスタ７と１１は直列
に接続されるとともに、Ｎｃｈトランジスタ１１は電源
（ＶCC）が接続され、他方、Ｎｃｈトランジスタ７は接
地されている。
て、図２に示すようなものがある。同図において、１
ａ、１ｂは出力制御信号（ＯＥＭ）を１つの入力とし、
正論理のデータ（Ｄ）あるいは負論理のデータ（バー
Ｄ）を他の１つの入力とするＮＡＮＤゲート、２ａ〜２
ｃはＮＡＮＤゲート１ａの出力を遅延等するためのイン
バータ、２ｄ〜２ｆはＮＡＮＤゲート１ｂの出力を遅延
等するためのインバータ、１１及び７はそれぞれインバ
ータ２ｃ、２ｆの出力を受け、データ（Ｄ）を出力する
Ｎチャネル（Ｎｃｈ）トランジスタ、８はＮｃｈトラン
ジスタ７及び１１の出力端子に接続された出力ノード
（ＯＵＴ）である。Ｎｃｈトランジスタ７と１１は直列
に接続されるとともに、Ｎｃｈトランジスタ１１は電源
（ＶCC）が接続され、他方、Ｎｃｈトランジスタ７は接
地されている。
【０００３】次に動作について説明する。所定のデータ
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭ
が"High"レベル（以下、Ｈと記す）になる。ここでデー
タ（Ｄ）がＨの場合、ＮＡＮＤゲート１ａの出力は"Lo
w"レベル（以下、Ｌと記す）になるからインバータ２ｃ
の出力はＨになる。他方、ＮＡＮＤゲート１ｂの出力は
Ｈになるからインバータ２ｆの出力はＬになる。したが
って、Ｎｃｈトランジスタ１１はＯＮし、Ｎｃｈトラン
ジスタ７はＯＦＦし、出力ノード８（ＯＵＴ）にはＨが
出力される。また、データ（Ｄ）がＬの場合は逆にＬが
出力される。
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭ
が"High"レベル（以下、Ｈと記す）になる。ここでデー
タ（Ｄ）がＨの場合、ＮＡＮＤゲート１ａの出力は"Lo
w"レベル（以下、Ｌと記す）になるからインバータ２ｃ
の出力はＨになる。他方、ＮＡＮＤゲート１ｂの出力は
Ｈになるからインバータ２ｆの出力はＬになる。したが
って、Ｎｃｈトランジスタ１１はＯＮし、Ｎｃｈトラン
ジスタ７はＯＦＦし、出力ノード８（ＯＵＴ）にはＨが
出力される。また、データ（Ｄ）がＬの場合は逆にＬが
出力される。
【０００４】ところで、近年、半導体集積回路の用途の
拡大に伴い高速化、多Ｉ／Ｏ化とともに低電圧化、すな
わち低い電源電圧により動作することが求められてい
る。というのは半導体集積回路の集積度が高くなりその
最小の線幅が細くなることにより耐電圧が低くなるから
であり、また電圧の振幅が大きいと高速化が困難なため
である。図２に示す回路の場合、その出力ノード８（Ｏ
ＵＴ）に現れるＨ信号のレベルはＮｃｈトランジスタ１
１のしきい値電圧をＶthNとして、ＶOUT＝ＶCC−ＶthN
となる。しかし、低電圧化する場合において、このよう
な低い出力電圧しか得られないとノイズマージンが少な
くなり誤動作しやすく、正常に動作しないことがある。
したがって、図２の回路そのままでは低電圧化は困難で
ある。
拡大に伴い高速化、多Ｉ／Ｏ化とともに低電圧化、すな
わち低い電源電圧により動作することが求められてい
る。というのは半導体集積回路の集積度が高くなりその
最小の線幅が細くなることにより耐電圧が低くなるから
であり、また電圧の振幅が大きいと高速化が困難なため
である。図２に示す回路の場合、その出力ノード８（Ｏ
ＵＴ）に現れるＨ信号のレベルはＮｃｈトランジスタ１
１のしきい値電圧をＶthNとして、ＶOUT＝ＶCC−ＶthN
となる。しかし、低電圧化する場合において、このよう
な低い出力電圧しか得られないとノイズマージンが少な
くなり誤動作しやすく、正常に動作しないことがある。
したがって、図２の回路そのままでは低電圧化は困難で
ある。
【０００５】そこで、このような問題を解決する従来の
半導体集積回路の出力回路として、図３に示すようなも
のがある。同図において、３１ａ、３１ｂはＰｃｈトラ
ンジスタ、３２ａ、３２ｂはＮｃｈトランジスタであ
り、これらトランジスタはＮＡＮＤゲート１ａ及びイン
バータ２ａの出力電圧を調整するレベルシフタ３を構成
する。１２ａはＮｃｈトランジスタ、１２ｂはＰｃｈチ
ャネルトランジスタであり、トランジスタ１２ａ、１２
ｂはインバータ回路１２を構成する。ＮＡＮＤゲート１
ａ、１ｂ、インバータ２ａ、２ｄ〜２ｆ、Ｎｃｈトラン
ジスタ７、１１及び出力ノード８は図２の出力回路と同
様のものである。
半導体集積回路の出力回路として、図３に示すようなも
のがある。同図において、３１ａ、３１ｂはＰｃｈトラ
ンジスタ、３２ａ、３２ｂはＮｃｈトランジスタであ
り、これらトランジスタはＮＡＮＤゲート１ａ及びイン
バータ２ａの出力電圧を調整するレベルシフタ３を構成
する。１２ａはＮｃｈトランジスタ、１２ｂはＰｃｈチ
ャネルトランジスタであり、トランジスタ１２ａ、１２
ｂはインバータ回路１２を構成する。ＮＡＮＤゲート１
ａ、１ｂ、インバータ２ａ、２ｄ〜２ｆ、Ｎｃｈトラン
ジスタ７、１１及び出力ノード８は図２の出力回路と同
様のものである。
【０００６】次に動作について説明する。所定のデータ
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭが
Ｈになる。ここでデータ（Ｄ）がＨの場合、ＮＡＮＤゲ
ート１ａの出力はＬになるからインバータ２ａの出力は
Ｈになり、それによりＮｃｈトランジスタ３２ａ、３２
ｂはそれぞれＯＦＦ、ＯＮになる。するとＰｃｈトラン
ジスタ３１ａのゲートはＬになるからＯＮになり、その
ことによりＰｃｈトランジスタ３１ｂのゲートがＨとな
りＯＦＦとなる。したがって、レベルシフタ３の出力で
あるノードＡはＬになる。レベルシフタ３はこれの電源
電圧ＶPPとＮＡＮＤゲート１等の電源電圧ＶCCとの差に
よる貫通電流を防止するためのものである。
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭが
Ｈになる。ここでデータ（Ｄ）がＨの場合、ＮＡＮＤゲ
ート１ａの出力はＬになるからインバータ２ａの出力は
Ｈになり、それによりＮｃｈトランジスタ３２ａ、３２
ｂはそれぞれＯＦＦ、ＯＮになる。するとＰｃｈトラン
ジスタ３１ａのゲートはＬになるからＯＮになり、その
ことによりＰｃｈトランジスタ３１ｂのゲートがＨとな
りＯＦＦとなる。したがって、レベルシフタ３の出力で
あるノードＡはＬになる。レベルシフタ３はこれの電源
電圧ＶPPとＮＡＮＤゲート１等の電源電圧ＶCCとの差に
よる貫通電流を防止するためのものである。
【０００７】レベルシフタ３の出力を受けるインバータ
１２は、Ｎｃｈトランジスタ１２ａ、Ｐｃｈトランジス
タ１２ｂとから構成されるＣＭＯＳインバータであるか
ら、その出力はＨになり、Ｎｃｈトランジスタ１１はＯ
Ｎする。他方、インバータ２ｆの出力はＬであるからＮ
ｃｈトランジスタ７はＯＦＦし、結局、出力ノード８
（ＯＵＴ）にはＨが出力される。また、データ（Ｄ）が
Ｌの場合は逆にＬが出力される。
１２は、Ｎｃｈトランジスタ１２ａ、Ｐｃｈトランジス
タ１２ｂとから構成されるＣＭＯＳインバータであるか
ら、その出力はＨになり、Ｎｃｈトランジスタ１１はＯ
Ｎする。他方、インバータ２ｆの出力はＬであるからＮ
ｃｈトランジスタ７はＯＦＦし、結局、出力ノード８
（ＯＵＴ）にはＨが出力される。また、データ（Ｄ）が
Ｌの場合は逆にＬが出力される。
【０００８】ところで図３の出力回路がＨを出力すると
き、Ｎｃｈトランジスタ１１のしきい値をＶthとすると
出力ノード８（ＯＵＴ）のＶOUT＝ＶCC−ＶthNとなる。
したがって、ＶPP≧ＶCC＋ＶthNを満足するＶPP電源を
内部で発生させ、同図のようにレベルシフタ３及びイン
バータ１２の電源として用いることによりＶOUT＝ＶC C
とすることができる。
き、Ｎｃｈトランジスタ１１のしきい値をＶthとすると
出力ノード８（ＯＵＴ）のＶOUT＝ＶCC−ＶthNとなる。
したがって、ＶPP≧ＶCC＋ＶthNを満足するＶPP電源を
内部で発生させ、同図のようにレベルシフタ３及びイン
バータ１２の電源として用いることによりＶOUT＝ＶC C
とすることができる。
【０００９】しかし、図３の出力回路では、レベルシフ
タ３およびその出力を受けるインバータ１２を構成する
Ｐｃｈトランジスタ３１ａ、３１ｂ、１２ｂのドレイン
が半導体集積回路の内部で発生するＶPP電源に接続され
ており、Ｉ／Ｏ数が多くなると図３の回路が増え、それ
に伴ってＶPP電源の供給能力を上げなければならない。
また、高速化をはかるためにもＶPP供給能力を大きくす
る必要がある。しかしそれにはＶPP発生回路のＶPP電圧
を蓄えるキャパシタの容量を増やさなければならず、そ
れだけチップサイズが大きくなってしまう。さらに、Ｎ
ｃｈトランジスタ１１の電源がＶCCであり固定されてい
るため、一定のＨレベルの出力しかできない。
タ３およびその出力を受けるインバータ１２を構成する
Ｐｃｈトランジスタ３１ａ、３１ｂ、１２ｂのドレイン
が半導体集積回路の内部で発生するＶPP電源に接続され
ており、Ｉ／Ｏ数が多くなると図３の回路が増え、それ
に伴ってＶPP電源の供給能力を上げなければならない。
また、高速化をはかるためにもＶPP供給能力を大きくす
る必要がある。しかしそれにはＶPP発生回路のＶPP電圧
を蓄えるキャパシタの容量を増やさなければならず、そ
れだけチップサイズが大きくなってしまう。さらに、Ｎ
ｃｈトランジスタ１１の電源がＶCCであり固定されてい
るため、一定のＨレベルの出力しかできない。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
は、上記のように構成されているため出力のＨレベルが
電源ＶCCよりも低くなり、半導体集積回路の低電圧化が
困難である。また、出力のＨレベルの低下をなくす回路
構成をとるとＶPP電源の供給能力を大きくしなければな
らず、Ｉ／Ｏ数の増加（多Ｉ／Ｏ化）及び高速化が困難
であるという問題があった。
は、上記のように構成されているため出力のＨレベルが
電源ＶCCよりも低くなり、半導体集積回路の低電圧化が
困難である。また、出力のＨレベルの低下をなくす回路
構成をとるとＶPP電源の供給能力を大きくしなければな
らず、Ｉ／Ｏ数の増加（多Ｉ／Ｏ化）及び高速化が困難
であるという問題があった。
【００１１】この発明は、上記のような問題を解決する
ためになされたもので、低電圧化、多Ｉ／Ｏ化、高速化
を同時に可能とする半導体集積回路を提供することを目
的とする。
ためになされたもので、低電圧化、多Ｉ／Ｏ化、高速化
を同時に可能とする半導体集積回路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】請求項１に係る半導体集
積回路は、第１の電源電圧と、外部から供給され上記第
１の電源電圧よりも電圧が高い第２の電源電圧と、上記
第１の電源電圧で動作する入力回路と、上記入力回路の
出力を上記第２の電源電圧に対応するレベルに変換する
レベルシフタとを備えるとともに、上記第２の電源電圧
で動作し、上記レベルシフタの出力を反転する第１のイ
ンバータと、上記第１のインバータの出力を反転する第
２のインバータと、上記第２のインバータの出力と上記
入力回路の出力とにより駆動される出力回路とを備える
ものである。
積回路は、第１の電源電圧と、外部から供給され上記第
１の電源電圧よりも電圧が高い第２の電源電圧と、上記
第１の電源電圧で動作する入力回路と、上記入力回路の
出力を上記第２の電源電圧に対応するレベルに変換する
レベルシフタとを備えるとともに、上記第２の電源電圧
で動作し、上記レベルシフタの出力を反転する第１のイ
ンバータと、上記第１のインバータの出力を反転する第
２のインバータと、上記第２のインバータの出力と上記
入力回路の出力とにより駆動される出力回路とを備える
ものである。
【００１３】
【作用】請求項１に係る発明においては、入力回路が第
１の電源電圧で動作し、第１のインバータ、第２のイン
バータ及び出力回路が外部から供給される第２の電源電
圧で動作し、レベルシフタが上記入力回路の出力レベル
を変換し、上記第１のインバータと上記第２のインバー
タとにより上記レベルシフタの出力を増幅し、上記出力
回路が上記第２のインバータの出力及び上記入力回路の
出力に基づき動作する。
１の電源電圧で動作し、第１のインバータ、第２のイン
バータ及び出力回路が外部から供給される第２の電源電
圧で動作し、レベルシフタが上記入力回路の出力レベル
を変換し、上記第１のインバータと上記第２のインバー
タとにより上記レベルシフタの出力を増幅し、上記出力
回路が上記第２のインバータの出力及び上記入力回路の
出力に基づき動作する。
【００１４】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１にこの実施例１の半導体集積回路
の出力回路を示す。同図において、１ａ、１ｂは出力制
御信号（ＯＥＭ）を１つの入力とし、正論理のデータ
（Ｄ）あるいは負論理のデータ（バーＤ）を他の１つの
入力とするＮＡＮＤゲート、２ａはＮＡＮＤゲート１ａ
の出力を反転するインバータ、２ｄ〜２ｆはＮＡＮＤゲ
ート１ｂの出力を反転・遅延するインバータ、３１ａ、
３１ｂはＰｃｈトランジスタ、３２ａ、３２ｂはＮｃｈ
トランジスタであり、これらトランジスタはＮＡＮＤゲ
ート１ａ及びインバータ２ａの出力電圧を調整するレベ
ルシフタ３を構成する。４１、５１はＰｃｈトランジス
タ、４２、５２はＮｃｈチャネルトランジスタであり、
トランジスタ４１、４２はインバータ回路４を、トラン
ジスタ５１、５２はインバータ回路５をそれぞれ構成す
る。インバータ５はインバータ４の出力を受けこれを反
転する。
ついて説明する。図１にこの実施例１の半導体集積回路
の出力回路を示す。同図において、１ａ、１ｂは出力制
御信号（ＯＥＭ）を１つの入力とし、正論理のデータ
（Ｄ）あるいは負論理のデータ（バーＤ）を他の１つの
入力とするＮＡＮＤゲート、２ａはＮＡＮＤゲート１ａ
の出力を反転するインバータ、２ｄ〜２ｆはＮＡＮＤゲ
ート１ｂの出力を反転・遅延するインバータ、３１ａ、
３１ｂはＰｃｈトランジスタ、３２ａ、３２ｂはＮｃｈ
トランジスタであり、これらトランジスタはＮＡＮＤゲ
ート１ａ及びインバータ２ａの出力電圧を調整するレベ
ルシフタ３を構成する。４１、５１はＰｃｈトランジス
タ、４２、５２はＮｃｈチャネルトランジスタであり、
トランジスタ４１、４２はインバータ回路４を、トラン
ジスタ５１、５２はインバータ回路５をそれぞれ構成す
る。インバータ５はインバータ４の出力を受けこれを反
転する。
【００１５】６はレベルシフタ３の出力をインバータ４
及び５を介して受けるＰｃｈトランジスタ、７はＰｃｈ
トランジスタ６と直列に接続されるとともに、インバー
タ２ｆの出力を受けるＮｃｈトランジスタ、８はＰｃｈ
トランジスタ６とＮｃｈトランジスタ７の出力端子に接
続された出力ノード（ＯＵＴ）である。
及び５を介して受けるＰｃｈトランジスタ、７はＰｃｈ
トランジスタ６と直列に接続されるとともに、インバー
タ２ｆの出力を受けるＮｃｈトランジスタ、８はＰｃｈ
トランジスタ６とＮｃｈトランジスタ７の出力端子に接
続された出力ノード（ＯＵＴ）である。
【００１６】上記のＮＡＮＤゲート１ａ、１ｂ、インバ
ータ２ａ、２ｄ〜２ｆは電源ＶCCにより動作し、これ以
外のレベルシフタ３、インバータ４及び５は半導体集積
回路の外部からこれらのために供給される電源ＶCCＱに
より動作する。
ータ２ａ、２ｄ〜２ｆは電源ＶCCにより動作し、これ以
外のレベルシフタ３、インバータ４及び５は半導体集積
回路の外部からこれらのために供給される電源ＶCCＱに
より動作する。
【００１７】次に動作について説明する。所定のデータ
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭが
Ｈになる。ここでデータ（Ｄ）がＨの場合、ＮＡＮＤゲ
ート１ａの出力はＬになるからインバータ２ａの出力は
Ｈになり、それによりＮｃｈトランジスタ３２ａ、３２
ｂはそれぞれＯＦＦ、ＯＮになる。するとＰｃｈトラン
ジスタ３１ａのゲートはＬであるからＯＮになり、その
ことによりＰｃｈトランジスタ３１ｂのゲートがＨとな
りＯＦＦとなる。したがって、レベルシフタ３の出力で
あるノードＡはＬになる。
（Ｄ、バーＤ）がセットされると出力制御信号ＯＥＭが
Ｈになる。ここでデータ（Ｄ）がＨの場合、ＮＡＮＤゲ
ート１ａの出力はＬになるからインバータ２ａの出力は
Ｈになり、それによりＮｃｈトランジスタ３２ａ、３２
ｂはそれぞれＯＦＦ、ＯＮになる。するとＰｃｈトラン
ジスタ３１ａのゲートはＬであるからＯＮになり、その
ことによりＰｃｈトランジスタ３１ｂのゲートがＨとな
りＯＦＦとなる。したがって、レベルシフタ３の出力で
あるノードＡはＬになる。
【００１８】ところで、レベルシフタ３はこれの電源Ｖ
PPと内部電圧ＶCCとの差による貫通電流を防止するため
のものである。レベルシフタ３がないとするとインバー
タ４に入力される電圧レベルはＶCCであるが、他方イン
バータ４に供給される電源電圧はＶCCＱである。したが
って、トランジスタに電源電圧ＶCCＱと入力電圧ＶCCと
の差に対応する電位差が生じ、貫通電流が流れる。そこ
でレベルシフタ３によりインバータ４に入力される電圧
をＶCCＱとしてこの差をなくし、貫通電流を防止する。
PPと内部電圧ＶCCとの差による貫通電流を防止するため
のものである。レベルシフタ３がないとするとインバー
タ４に入力される電圧レベルはＶCCであるが、他方イン
バータ４に供給される電源電圧はＶCCＱである。したが
って、トランジスタに電源電圧ＶCCＱと入力電圧ＶCCと
の差に対応する電位差が生じ、貫通電流が流れる。そこ
でレベルシフタ３によりインバータ４に入力される電圧
をＶCCＱとしてこの差をなくし、貫通電流を防止する。
【００１９】レベルシフタ３の出力を受けるインバータ
４及び５は、Ｎｃｈトランジスタ４２、５２、Ｐｃｈト
ランジスタ４１、５１とから構成されるＣＭＯＳインバ
ータであるから、インバータ４の出力はＨに、インバー
タ５の出力はＬになり、Ｐｃｈトランジスタ６はＯＮす
る。他方、インバータ２ｆの出力はＬであるからＮｃｈ
トランジスタ７はＯＦＦし、結局、出力ノード８（ＯＵ
Ｔ）にはＨが出力される。また、データ（Ｄ）がＬの場
合は逆にＬが出力される。
４及び５は、Ｎｃｈトランジスタ４２、５２、Ｐｃｈト
ランジスタ４１、５１とから構成されるＣＭＯＳインバ
ータであるから、インバータ４の出力はＨに、インバー
タ５の出力はＬになり、Ｐｃｈトランジスタ６はＯＮす
る。他方、インバータ２ｆの出力はＬであるからＮｃｈ
トランジスタ７はＯＦＦし、結局、出力ノード８（ＯＵ
Ｔ）にはＨが出力される。また、データ（Ｄ）がＬの場
合は逆にＬが出力される。
【００２０】ところで図１の出力回路がＨを出力すると
き、Ｎｃｈトランジスタ１１のしきい値をＶthNとする
と出力ノード８（ＯＵＴ）のＶOUT＝ＶCCＱ−ＶthNとな
る。したがって、ＶCCＱ≧ＶCC＋ＶthNを満足するＶCC
Ｑ電源を外部から供給することによりＨ出力レベルをＶ
OUT＝ＶCCとすることができる。
き、Ｎｃｈトランジスタ１１のしきい値をＶthNとする
と出力ノード８（ＯＵＴ）のＶOUT＝ＶCCＱ−ＶthNとな
る。したがって、ＶCCＱ≧ＶCC＋ＶthNを満足するＶCC
Ｑ電源を外部から供給することによりＨ出力レベルをＶ
OUT＝ＶCCとすることができる。
【００２１】このようにレベルシフタ３、インバータ
４、５、Ｐｃｈトランジスタ６の電源を内部で発生する
ＶPP電源によらず、外部から供給するＶCCＱにより動作
させるから、Ｈ出力電圧をＶCCとすることができる。ま
た、ＶPP電源の供給能力に制約されることなくＩ／Ｏ数
を多くすることができる。さらに、ＶCCＱの電圧を変化
させることによりＨ出力電圧を調整することができる。
４、５、Ｐｃｈトランジスタ６の電源を内部で発生する
ＶPP電源によらず、外部から供給するＶCCＱにより動作
させるから、Ｈ出力電圧をＶCCとすることができる。ま
た、ＶPP電源の供給能力に制約されることなくＩ／Ｏ数
を多くすることができる。さらに、ＶCCＱの電圧を変化
させることによりＨ出力電圧を調整することができる。
【００２２】また、インバータ４及び５がないとする
と、Ｐｃｈトランジスタ６のサイズが大きい場合、これ
を駆動する際にＶCCＱからＧＮＤに流れる貫通電流が大
きくなり消費電力が増えるが、図１の回路ではレベルシ
フタ３の出力をインバータ４及び５で受け増幅した後に
Ｐｃｈトランジスタ６のゲートに入力しているので、サ
イズの大きなＰｃｈトランジスタ６を用いた場合であっ
ても、貫通電流を増やさずにこれを駆動することができ
る。出力トランジスタのサイズを大きくすることは、大
きな出力を得る場合に必要なことである。
と、Ｐｃｈトランジスタ６のサイズが大きい場合、これ
を駆動する際にＶCCＱからＧＮＤに流れる貫通電流が大
きくなり消費電力が増えるが、図１の回路ではレベルシ
フタ３の出力をインバータ４及び５で受け増幅した後に
Ｐｃｈトランジスタ６のゲートに入力しているので、サ
イズの大きなＰｃｈトランジスタ６を用いた場合であっ
ても、貫通電流を増やさずにこれを駆動することができ
る。出力トランジスタのサイズを大きくすることは、大
きな出力を得る場合に必要なことである。
【００２３】
【発明の効果】以上のように、この発明によれば第１の
電源電圧系で動作する入力回路と、上記入力回路の出力
を外部から供給される第２の電源電圧系で動作するレベ
ルシフタ、第１のインバータ、第２のインバータ、出力
回路とを備えたので、レベルシフタの貫通電流を抑制し
つつ、低電圧化、多Ｉ／Ｏ化、高速化、大出力化を同時
に行うことができる。
電源電圧系で動作する入力回路と、上記入力回路の出力
を外部から供給される第２の電源電圧系で動作するレベ
ルシフタ、第１のインバータ、第２のインバータ、出力
回路とを備えたので、レベルシフタの貫通電流を抑制し
つつ、低電圧化、多Ｉ／Ｏ化、高速化、大出力化を同時
に行うことができる。
【図１】この発明の実施例１による半導体集積回路を示
す回路図である。
す回路図である。
【図２】従来の半導体集積回路の出力回路を示す回路図
である。
である。
【図３】従来の半導体集積回路の出力回路を示す回路図
である。
である。
１ ＮＡＮＤゲート ２ インバータ ３ レベルシフタ ３１ Ｐｃｈトランジスタ ３２ Ｎｃｈトランジスタ ４ インバータ ４１ Ｎｃｈトランジスタ ４２ Ｐｃｈトランジスタ ５ インバータ ５１ Ｎｃｈトランジスタ ５２ Ｐｃｈトランジスタ ６ Ｐｃｈトランジスタ ７ Ｎｃｈトランジスタ
Claims (1)
- 【請求項１】 第１の電源電圧と、外部から供給され上
記第１の電源電圧よりも電圧が高い第２の電源電圧と、
上記第１の電源電圧で動作する入力回路と、上記入力回
路の出力を上記第２の電源電圧に対応するレベルに変換
するレベルシフタとを備えるとともに、上記第２の電源
電圧で動作し、上記レベルシフタの出力を反転する第１
のインバータと、上記第１のインバータの出力を反転す
る第２のインバータと、上記第２のインバータの出力と
上記入力回路の出力とにより駆動される出力回路とを備
える半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286522A JPH07142968A (ja) | 1993-11-16 | 1993-11-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286522A JPH07142968A (ja) | 1993-11-16 | 1993-11-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142968A true JPH07142968A (ja) | 1995-06-02 |
Family
ID=17705505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5286522A Pending JPH07142968A (ja) | 1993-11-16 | 1993-11-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
| KR100313497B1 (ko) * | 1998-10-24 | 2002-01-12 | 김영환 | 내부전원공급기의전원전송스위치및제어회로 |
| KR100375751B1 (ko) * | 1999-05-12 | 2003-03-15 | 샤프 가부시키가이샤 | 전압 레벨 시프터 및 폴리실리콘 디스플레이 |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
-
1993
- 1993-11-16 JP JP5286522A patent/JPH07142968A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996042139A1 (en) * | 1995-06-13 | 1996-12-27 | Advanced Micro Devices, Inc. | Input receiver, output driver, and input/output driver circuits capable of high voltage operation for an integrated circuit |
| KR100313497B1 (ko) * | 1998-10-24 | 2002-01-12 | 김영환 | 내부전원공급기의전원전송스위치및제어회로 |
| KR100375751B1 (ko) * | 1999-05-12 | 2003-03-15 | 샤프 가부시키가이샤 | 전압 레벨 시프터 및 폴리실리콘 디스플레이 |
| JP2006067311A (ja) * | 2004-08-27 | 2006-03-09 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
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