JPH07143108A - データ通信回路 - Google Patents

データ通信回路

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JPH07143108A
JPH07143108A JP6140077A JP14007794A JPH07143108A JP H07143108 A JPH07143108 A JP H07143108A JP 6140077 A JP6140077 A JP 6140077A JP 14007794 A JP14007794 A JP 14007794A JP H07143108 A JPH07143108 A JP H07143108A
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JP
Japan
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pulse
data
slave device
communication circuit
data communication
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Application number
JP6140077A
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English (en)
Inventor
Michel Chevroulet
シェブルーレ ミッシェル
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CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement
Original Assignee
CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement
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Publication date
Application filed by CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement filed Critical CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 本発明はディジタル情報の通信に関連するハ
ードウエアを最小にする。 【構成】 スレーブ装置３、マスタ装置２及び２−線バ
ス６を備えるデータ通信回路において、マスタ装置２は
２線間の電位差（ｖ（ｔ））を形成して電力をスレーブ
３に与える。スレーブ装置３はパルスを検出しまた各パ
ルスの検出時に同期信号（ｃｌｋ）を形成するパルス復
号器２０を備える。マスタ装置２は、ディジタル情報が
スレーブ装置３から読み出せれるとき、パルス形成回路
に同一状態を有する一連のデータパルスを形成させるた
めのパルス制御回路４０を備える。さらにスレーブ装置
３はデータパルスの選択されたものの状態を読み出され
るべきディジタル情報に応じて一連に変えるための回路
４３、５８を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に少なくとも１つ
のスレーブ装置、マスタ装置並びにスレーブ装置及びマ
スタ装置の間を接続できこの間の情報を通過させる２−
線バスとを具備するデータ通信回路に関し、このデータ
通信回路においてマスタ装置は２線間の電位差を形成し
スレーブ装置に電力を与える。本発明はデータを格納す
るためのランダム−アクセス−メモリ（ＲＡＭ）装置の
ようなスレーブ装置を有するマイクロコンピュータの使
用に適しており、そしてそれほど例示的な出願にに関連
して本発明を以下に開示することは便利であろう。しか
しながら、本発明がこの出願に限定されないことが認識
されるべきであろう。
【０００２】
【従来の技術】多くの既存の電子システムが他の動作を
制御するための１つの装置を使用する。このような制御
機能を行う装置はマスタとして知られている一方、マス
タの命令匂う等する装置はスレーブとして知られてい
る。マイクロコンピュータはこのシステムの一例を与え
る。マイクロコンピュータの中央処理装置又はＣＰＵは
１セットの命令を実行する。読み出し専用メモリ又はＲ
ＯＭはこのセットの命令を格納するのに使用される一
方、ランダム−アクセスメモリ又はＲＡＭはＣＰＵによ
りこれらの命令の実行において形成されかつ使用される
可変データを格納するのに使用される。データ、アドレ
ス及び制御バスはＣＰＵ，ＲＯＭ及びＲＡＭを接続しこ
れらの間の通信を可能にする。
【０００３】ＣＰＵは、ＲＡＭにデータを格納したいと
き、データが格納されるべきＲＡＭに「書き込み」命令
をデータ及びアドレスと同様に送る。ＲＡＭは選択され
たアドレスにデータを格納する。同様に、ＣＰＵは、Ｒ
ＡＭに格納されたデータに接近したいとき、ＲＡＭに
「読み出し」命令を送りそしてデータに接近したいアド
レスとを送る。ＲＡＭはそのアドレスからのデータをＣ
ＰＵによる使用のためにデータバスに置く。ＣＰＵはマ
スタとして動作しそしてＲＡＭスレーブの読み出し／書
き込み動作を制御する。ＲＡＭの動作はＣＰＵによる制
御バスに置かれたクロック信号によりＣＰＵの動作と同
期する。
【０００４】このタイプの既存システムにおいて、３つ
の分離多重−書き込みバスは、ＲＡＭとＣＰＵとの間
に、この間をそれぞれ通過し、同様にＣＰＵ及びＲＡＭ
の双方に電圧源の接続を与えるデータ及び制御情報につ
いて、しばしば接続される。
【０００５】
【発明が解決しようとする課題】しかしながら、マスタ
及びスレーブ間のディジタル情報の通信に関連するハー
ドウエアを最小化することがしばしば望ましい。いくつ
かの既存データ通信回路はマスタ及びスレーブ間に接続
される単一の２−線バスだけを使用する。このような回
路において、２線のバスはマスタ及びスレーブ間のデー
タを移すだけでなく、スレーブを駆動するのに必要とさ
れる電力を供給するのに使用される。マスタから送られ
るディジタル情報は２−線バスに置かれる搬送波信号を
変調することに（周波数又は振幅変調のいずれか）使用
される。スレーブは２線バス間にこの被変調信号により
電圧供給及び時間基準として形成される電位差を使用す
るので、被変調信号を復調しかつマスタから送られるデ
ィジタル情報を抽出することが可能になる。
【０００６】この動作をマスタの動作と同期させるため
に、時間基準と同期しなけらばならない局部時間−ベー
スはスレーブに要求される。この余分のハードウエア要
求は既存データ通信回路の設計を望ましくなく複雑化す
る。さらに、ディジタル情報による搬送波信号の変調は
送られ得るディジタル情報のバンド幅を制限する。周知
のナイキストルール、バンド幅によれば、又はこの場合
にディジタル情報のビット伝送率は、搬送波信号の周波
数の半分に制限される。この制限は回避するのが望まし
い別の問題である。
【０００７】本発明の目的は既知のデータ通信回路の不
利益を緩和し又は克服するデータ通信回路を提供するこ
とである。
【０００８】
【課題を解決するための手段及び作用】この目的を考慮
に入れて、本発明は少なくとも１つのスレーブ装置、前
記スレーブ装置の動作を制御するためのマスタ装置と、
前記マスタ及び前記スレーブ装置間で接続可能でその間
のディジタル情報を通過させるための２−線バスとを具
備し、前記マスタ装置は前記２線間の電位差を形成し前
記スレーブ装置に電力を供給するデータ通信回路におい
て、前記マスタ装置は前記電位差でパルスを形成するた
めのパルス形成手段を形成し、前記パルスは前記ディジ
タル情報を表す振幅を有し、そして前記スレーブ装置は
前記パルスを検出し、各前記パルスの検出時に同期信号
を形成するためのパスル複号化手段を具備することを特
徴とするデータ通信回路を提供する。
【０００９】マスタ及びスレーブ間のデータ通信回路が
設けられ、これは情報、電力及び同期信号を２線だけ
に、局部時間−ベースをスレーブに要求することなし
に、伝える。さらに、回路の必要なバンド幅はマスタ及
びスレーブ間に送られるディジタル情報のビット伝送率
のハンド幅に接近する。本発明の１つの実施例におい
て、パルス形成手段は、第１の所定値よりも小さな振幅
を有する第１のデータパルス又は前記第１の所定値より
も大きな振幅を有する第２のデータパルスを形成する手
段を備え、前記第１のデータパルスは、論理低又は論理
高状態の１つにあり、また前記第２のデータパルスは前
記他の状態にある。マスタ装置は、前記ディジタル情報
が前記スレーブ装置から読み出されるとき、前記パルス
形成手段に同一状態を有する一連のデータパルスを形成
させるためのパルス制御手段をさらに備えてもよく、ま
た、スレーブ装置は、データパルスの選択されたものの
状態を、読み出されるべきディジタル情報に応じて前記
一連に変える手段を備えてもよい。
【００１０】マスタ装置は、スレーブ装置から、例え
ば、論理低パルスをデータバスに置くことにより、デー
を読み出すことができ、その選択されたものはスレーブ
装置により論理高パルスに変えられる。下記の記載は詳
細に本発明のデータ通信回路の多種特徴に言及する。本
発明の理解を容易にするために、参照が添付図面への記
載においてなされ、そこではデータ通信回路は好ましい
実施例で説明される。データ通信回路は図面で説明され
る好ましい実施例に制限されないことは理解されるべき
である。
【００１１】
【実施例】図面の図１を説明する。マスタ装置２及び３
つのスレーブ装置３、４及び５を有するデータ通信回路
が示される。マスタ装置２は２つの出力端子２ａ及び２
ｂを有するが、スレーブ装置３、４及び５は入力端子対
３ａ及び３ｂ、４ａ及び４ｂ、５ａ及び５ｂをそれぞれ
有する。２−線データバス６は各スレーブ装置の入力端
子をマスタの出力端子に接続する。３つのスレーブ装置
が図１に示されるけれど、本発明の他の実施例はスレー
ブ装置の任意の数を具備してもよい。
【００１２】図２はバス６間に時間の関数として現れる
電位差ｖ（ｔ）のグラフであり、ディジタル情報がマス
タ装置２及びスレーブ装置３、４及び５間で移転される
プロトコルを表す。電位差ｖ（ｔ）のトレース１０は、
バイナリコード０，１，０，０を表すディジタルパルス
１１、１２、１３及び１４が続く、リセットパルスＲＡ
Ｚの伝送を表す。（ｖdd−ｖss）に等しい電位差ｖ
（ｔ）は、ここにｖdd及びｖssがそれぞれ各スレーブ装
置に動作することを可能にさせる「正」及び「負」電圧
供給レベルであるが、バス６にマスタによって安定状態
条件下、例えばいかなる情報もマスタ装置及びスレーブ
装置の一つ間に移されないときに、置かれる。ｖdd及び
ｖssの実際値は使用される回路設計及び技術に依存する
であろうし、さらに任意の適当な電圧レベルを採用して
もよい。
【００１３】リセットパルスＲＡＺ及びデータパルス１
１、１２、１３及び１４は電位差ｖ（ｔ）の安定状態値
での偏差として理解される。示される実施例において、
これらの偏差は電位差を減少させるが、他の実施例では
パルスは電圧をバス６の線間で増加させるようにしても
よい。電力をスレーブ装置に与えるのに有益なエネルギ
ーが図２に示されるパルスの間隔と周期の関数であるの
で、これらのパルスの間隔はその間の時間間隔と比較し
て好ましく小さい。
【００１４】多重−レベルプロトコルは通信をマスタ装
置及びスレーブ装置間で行うために使用され、これによ
ってディジタル情報はパルスの振幅に含まれる。このプ
ロトコルによれば、リセット信号はパルスをバス６に置
くことによって通信され、このパルスは所定レベル１５
よりも大きな振幅を有する。同様に論理１は所定レベル
１６よりも大きいいが所定レベル１５よりも小さな振幅
を有するパルスをバス６に置くことにより通信される。
論理０は所定レベル１６よりも小さいいが所定レベル１
７よりも大きな振幅を持つパルスをバス６に置くことに
より通信される。本発明の他の実施例において、パルス
の振幅は他のデータを表示するようにしてもよいことが
認識されるべきである。例えば、レベル１６よりも小さ
い振幅を有するパルスは論理１を表してもよいが、レベ
ル１６よりも大きな振幅を有するパルスは論理０を表し
てもよい。
【００１５】マスタ装置及びスレーブ装置間の同期はバ
ス６にマスタ２により置かれる各パルスの存在を検出す
ることにより達成される。何時電位差ｖ（ｔ）が電圧レ
ベル１７とｖssとの間の差以下に落ちるかを検出ため
に、各スレーブはその対の入力端子間の電圧をモニタす
る。マスタ装置２が論理１、論理０又はリセットパルス
をバス６に置くかにかかわらず、各スレーブはそのパル
スの存在を検出し、そしてクロック信号として検出され
るシリーズパルスを使用することができる。
【００１６】図３は回路の一例を示し、この回路は各ス
レーブ装置によって使用されてもよくバス６に置かれた
パルスによって伝達されるディジタル情報を複号化す
る。パルス複号器２０は基本的には３つの比較器２１、
２２及び２３並びに４つの抵抗２４、２５、２６及び２
７を具備する。各比較器は反転入力及び非反転入力を有
し、そしてその２つの入力が選択された電圧以下に落ち
るときに論理的高出力信号を形成する。パルス複号器２
０は２つの端子２８及び２９を有しこれらの端子はマス
タ装置２の「正」出力端子２ａ及び「負」出力端子２ｂ
にそれぞれ接続される。基準ｖ+ 及びｖ- 端子２ａ及び
２ｂの一時的な電圧をそれぞれ示す。端子２８は保護ダ
イオード３０を経由して端子３１に接続されこの端子は
各スレーブ装置に動力を供給するために電圧ｖddを供給
する。端子２９は端子３２に接続されこの端子はスレー
ブ装置に電圧ｖssを供給する。バス６のパルスであっ
て、図２において１１〜１４と参照符号されたものの存
在にもかかわらず、電位差ｖ（ｔ）をｖdd−ｖssに又は
これに近く維持するために、端子２９はダイオード３０
の非導通入力にキャパシタ３３を介して接続される。
【００１７】端子２８は各比較器の反転入力に接続され
る。抵抗２４、２５、２６及び２７は同一のオーム値Ｒ
を有しかつ端子３１及び３２間で直列に接続されて電圧
分割器ネットワークを形成する。電圧分割ネットワーク
の隣接抵抗間の各接続は異なる比較器の非反転端子を与
える。このようにして、比較器２１、２２及び２３はそ
れらの非反転入力の電圧ｖ+ を電圧３／４（ｖdd−ｖs
s）＋ｖss、１／２（ｖdd＋ｖss）及び１／４（ｖdd−
ｖss）＋ｖssとそれぞれ比較する。
【００１８】説明例として、いかなるディジタル情報も
マスタ装置及びスレーブ装置間で移転されないとき、双
方ｖ+ 及びｖddは５ボルトであり、ｖssは１ボルトであ
り、そして電圧レベル１７、１６及び１５はそれぞれ
４、３及び２ボルトであることが仮定されるであろう。
これらの安定状態条件下、各比較器２１、２２及び２３
は論理低信号をその出力に形成する。
【００１９】ＲＡＺパルスをバスに配置して電圧ｖ+を
１．５ボルトに降下させることがさらに仮定されるであ
ろう。同様に、データパルスが論理０を表してｖ+を
３．５ボルトに降下させ、そしてデータパルスが論理１
を表してｖ+を２．５ボルトに降下させることが仮定さ
れるであろう。このようにして、論理０を表すデータパ
ルスがバス６に存在するとき、比較器２１、２２及び２
３の入力端子間の電圧差はそれぞれ０．５ボルト、−
０．５ボルト及び−１．５ボルトである。同様に、論理
１を表すデータパルスがバス６に存在するとき、比較器
２１、２２及び２３の入力端子間の電圧差はそれぞれ
１．５ボルト、０．５ボルト及び−０．５ボルトにな
る。最後に、リセット信号がバスに存在するとき、比較
器２１、２２及び２３の入力端子間の電圧差はそれぞれ
２．５ボルト、２．５ボルト及び０．５ボルトになる。
【００２０】各比較器は、その入力端子間の電位差が選
択された閾値以下に降下したとき、論理的高信号をその
出力に形成する。上記例において、０ボルトの閾値が各
比較器に対して選択されてもよい。上記例から、ＲＡＺ
パルス、論理１データパルス又は論理０データパルスが
バスに置かれる毎に、この閾値の使用は、この例示の場
合に、比較器２１による「ｃｌｋ」パルスの形成に至る
ことが分かる。同様に、比較器２２の出力は論理的に高
になって論理１パルスがバスに置かれるときは何時も
「データ」パルスを形成するが、比較器２３の出力は高
になっただけで、リセットパルスがバスに存在するとき
「ＲＡＺ」パルスを形成する。
【００２１】パルス複号器２０によりトレース１０に応
じて図２に示されるように形成されるｃｌｋ、データ及
びＲＡＺパルスは図４に表される。ｃｌｋパルスはマス
タ装置及びそのスレーブ装置が動作の同期を行うことを
可能にするが、データパルスはシステム設計者により使
用されることができ、スレーブ装置に命令を与えること
に使用して所望の動作を行うためにアドレス、データ又
は制御ビットを表す。さらにＲＡＺパルスはマスタによ
って使用されることができスレーブ装置をリセットす
る。
【００２２】図５を説明する。図１のマスタ装置２、ス
レーブ装置３及びバス６が一般的に示される。マスタ装
置２はパルスコントローラ４０、パルス形成手段４１、
及びスレーブ装置３から受けられる情報を複号化するた
めの手段４０ａを具備する。スレーブ装置３はパルス複
号器４２、スレーブ装置コントローラ４３、ＲＡＭ４４
及びパルス状態変化手段４５を具備する。マスタ装置２
はまた電圧ｖm をパルスコントローラ４０及びパルス形
成手段４１に与えるための正供給レール４６を具備す
る。
【００２３】パルス形成手段４１は基本的に３つのｐ−
チャンネル及び１つのｎ−チャンネルエンハンスメント
タイプ金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴｓ）
であってそれぞれ４７、４８、４９及び５０と参照符号
が付けられたもの及び電流源５１を具備する。ＭＯＳＦ
ＥＴｓ４７及び４８並びに電流源５１は一体に、正供給
レール４６及び接地供給間に、電流ミラー構成で接続さ
れる。ＭＯＳＦＥＴ４８のソースからドレーンへ流れる
電流は一定でありかつ電流源５１により、そのドレーン
間の電圧の任意変化にかかわらず、形成される電流Ｉc
に比例する。ＭＯＳＦＥＴ４８のドレーンはＭＯＳＦＥ
Ｔ４９のソースにまたＭＯＳＦＥＴ５０のドレーンに接
続される。ＭＯＳＦＥＴｓ４９及び５０のゲートは双方
パルスコントローラ４０に接続されるが、ＭＯＳＦＥＴ
４９のドレーン及びＭＯＳＦＥＴ５０のソースは接地供
給に接続される。ＭＯＳＦＥＴ４８のドレーンはバス６
の第１の線に端子２ａを経由して接続される。バス６の
第２の線はマスタ装置２の接地供給に接続される。
【００２４】スレーブ装置３の正電力供給レール５２は
バス６の第１の線にダイオード３０及び端子３ａを経由
して接続される。レール５２は電力をパルス複号器４
２、スレーブ装置コントローラ４３及びＲＡＭ４４に供
給する。以上説明したように、キャパシタ３３はレール
５３及び接地供給間に接続されてスレーブ３にｖdd−ｖ
ssの一定レベルに又は近くに供給される電圧を維持す
る。パルス複号器４２はスレーブ装置コントローラ４３
にそのｃｌｋ、データ及びＲＡＺ端子出力によって、図
３に示されるように接続される。スレーブ装置コントロ
ーラ４３はＲＡＭ４４にアドレスバス５３、ＲＡＭへの
データ書き込み用バス５４、ＲＡＭ４４からのデータ読
み出し用バス５５、読み出し可能接続５６及び書き込み
可能接続５７により接続される。
【００２５】この例示的配置において、端子２ｂ及び３
ｂは双方とも接地に接続されそして結果として電圧ｖ-
及びｖ+は双方とも０ボルトに固定される。パルス状態
変化部４５は基本的にｐ−チャンネルエンハンスメント
タイプＭＯＳＦＥＴ５８を具備し、そのソースが端子３
ａに接続してあり、そのドレーンが接地供給に接続して
あり、またそのゲートがスレーブ装置コントローラ４３
に接続してある。
【００２６】安定状態条件において、いかなるデータも
マスタ装置２及びスレーブ装置間で移転されるとき、パ
ルスコントローラ４０は負電圧をＭＯＳＦＥＴ４９のゲ
ートに印加し、かくしてＭＯＳＦＥＴ４９を導通させ
る。これらの条件下、ＭＯＳＦＥＴｓ５０及び５８のゲ
ートに印加される電圧はＭＯＳＦＥＴｓ５０及び５８を
非導通にするものである。ＭＯＳＦＥＴ４８のソースか
らドレーンへ流れる一定電流はＭＯＳＦＥＴ４９を流れ
る。ＭＯＳＦＥＴ４９のゲート−ソース電圧を制御する
ことによって、そのドレーン及びソース間の電圧及びそ
のためバス６の２つの線間の電圧は所望値に設定されて
もよい。例えば、パルスコントローラ４０は負電圧をＭ
ＯＳＦＥＴ４０のゲートに与えることによって４ボルト
の電圧ｖ+は端子２ａで形成される。４ボルトの電圧ｖd
dはしたがってまた形成されて電力をスレーブ装置３に
供給する。
【００２７】マスタ装置２がデータをスレーブ装置３に
送りたいとき、ＭＯＳＦＥＴｓ４９又は５０のいずれか
のゲートに印加される電圧は変更される。もし論理０が
送られるならば、ＭＯＳＦＥＴ４９のゲートに印加され
る電圧は、１つのパルスの周期期間中、そのソース及び
ドレーン間の電圧に対して、十分に低下され、図２のレ
ベル１７及び１６間に降下する。
【００２８】リセットパルスが送られるとき、負電圧パ
ルスがＭＯＳＦＥＴ５０のゲートに印加されて、ＭＯＳ
ＦＥＴ５０をそのパルス期間の間導通させる。パルスの
大きさはＭＯＳＦＥＴ５０のドレーン及びソース間の電
圧を図２のレベル１５以下に降下させるほどのものであ
る。この場合、マスタ装置２の端子２ａで電圧ｖ+ を制
御するのはＭＯＳＦＥＴ５０でありＭＯＳＦＥＴ４９で
はない。電位差でバス６の線間に形成される論理０、論
理１及びリセットパルスはパルス複号器４２により、図
３に関連して説明されたように受けられそして複号化さ
れる。パルス複号器４３から形成されたｃｌｋ、データ
及びＲＡＺ信号はＲＡＭ４４の動作を制御するためのス
レーブコントローラ４３に供給される。スレーブ装置コ
ントローラ４３はシフトレジスタ、論理ゲート及びＤ−
ラッチを具備し、このＤ−ラッチはパルス複号器から送
られるデータ信号を格納し解釈しかつ所望の読み出し／
書き込み動作をＲＡＭ４４に及びからバス５３、５４及
び５５を経由して行う。
【００２９】マスタ装置２がデータをスレーブ装置３か
ら読み出したいとき、まず一連の論理１及び論理０パル
スをスレーブ３に送り、これらのパルスはデータをＲＡ
Ｍ４４での特定アドレスから読み出すためにこれにより
命令として解釈されであろう。スレーブ装置コントロー
ラ４３はシフト−レジスタ又は他の内部格納装置に送ら
れるべきデータを回収し格納する。マスタ装置２はスレ
ーブ装置３によりクロックとして使用される一連の
「０」’ｓを続いて送る。
【００３０】スレーブ装置３がＲＡＭ４４から回収され
たデータを通信するとき、パルスコントローラ４０はＭ
ＯＳＦＥＴ４９のベースに印加される電圧を制御するこ
とにより一連の論理的低パルスは電位差でバス６の間に
形成される。もしマスタ装置２に通信されるべきデータ
ビットが論理０であるならば、スレーブ装置はパルスを
変更しない。
【００３１】複号手段４０ａはスレーブ装置３により送
られる情報の読み出しを可能にする。これらの手段は受
けられた電圧レベルを一定閾値と比較する比較器回路を
具備する。しかしながら、通信されるべきデータビット
が論理１であるならば、スレーブ装置コントローラ３は
負電圧パルスをＭＯＳＦＥＴ５８のベースに印加するこ
とによりそのドレーン及びソース間の電圧降下は図２の
レベル１６及び１５間の値にパルスの間隔として落ち
る。スレーブ装置３は、マスタにより読み出せれるべき
データビットが論理１である毎に、論理的低パルスを論
理的高パルスに変える。
【００３２】スレーブ装置３からのデータがマスタ装置
２により読み出されるとき、バス６の２線間のインピー
ダンス及び電圧ｖ+はＭＯＳＦＥＴ４８並びに２つのＭ
ＯＳＦＥＴｓ４９及び５０の一つを、どちらがそのゲー
トに印加される最低電圧を有していても、流れる電流に
より制御される。図５に示される例示的配置において、
バス６のインピーダンスは非−線型インピーダンス（Ｍ
ＯＳＦＥＴｓ４９、５０及び５８）の使用により制御さ
れる。本発明の他の実施例において、固定及び／又は可
変抵抗のような線形インピーダンスが使用されてもよ
い。
【００３３】スレーブ装置コントローラ４３は、例えば
選択的にこの抵抗をスレーブ装置３の端子３ａに接続し
てバスインピーダンスを変更しそしてマスタ装置２によ
りバス６に置かれた選択データパルスの状態を変える。
当業者により認識されるであろうように、復号器２０に
より形成される実際のｃｌｋ、データ及びＲＡＺパルス
図４に示されるようではなく、むしろ測定できる立ち上
がり又は立ち下がり時間を有するであろう。図６は概略
的に最大立ち上がり時間ｔm max 及びパルス復号器２０
により形成されるパルスの最小パルス間隔ｔmin を示
す。パルス復号器２０からの各パルスが同時に初期化さ
れるので、もしスレーブ装置がｃｌｋパルスの立ち上が
り区間上のデータ及びＲＡＺパルスを読むなら、誤差が
生じる。スレーブにパルス復号器２０からのデータ及び
ＲＡＺを寄生から自由に読ませることを可能にさせるた
めに、ｃｌｋパルスはしたがてｔm max より大きくまた
（ｔm max ＋ｔmin ）より小さな量だけ遅延してもよ
い。
【００３４】図６はまた概略的に最大パルス間隔ｔmax
及び最小パルス周期Ｔminを示す。スレーブ装置に電力
を供給するのに有利なエネルギーはバス６のパルスの振
幅だけでなくｔmax 及びＴmin 間の関係の関数である。
したがってシステム設計者は、特別の応用で使用される
スレーブ装置の電力要求に依存して、ｔmax 及びＴmin
を特定して選択してもよい。例えば、パルスはその周期
のＴmin の半分以下である間隔ｔmin を有してもよい。
【００３５】最後に、データ通信回路に対して添付され
たクレームに規定される本発明の周囲から離れることな
く、多種の変形及び／又は付加がなされてもよいことが
理解されるべきである。
【００３６】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル情報の通信に関連されるハードウエアを最小化
できる。
【図面の簡単な説明】
【図１】本発明に係るデータ通信回路の概略図である。
【図２】図１のデータ通信回路との使用のための通信プ
ロトコールの概略図である。
【図３】図１のデータ通信回路のパルス複号化手段の回
路図である。
【図４】図３のパルス複号化手段により形成されるＣ１
ｋ、データ及びＲＡＺパルスの概略表示である。
【図５】マスタ及び図１のデータ通信回路のスレーブの
１つの概略回路図である。
【図６】図３のパルス複号化手段により形成されるパル
スの形状の表示である。
【符号の説明】
２…マスタ装置 ３…スレーブ装置 ６…２−線バス ４１…パルス形成手段 ４２…パルス復号手段 ４３、５８…状態変化手段 ４９…データパルス形成手段

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つのスレーブ装置（３）、
    前記スレーブ装置（３）の動作を制御するためのマスタ
    装置（２）、並びに前記マスタ装置（２）及び前記スレ
    ーブ装置（３）間で接続可能でその間のディジタル情報
    を通過させるための２−線バス（６）を備えるデータ通
    信回路において、 前記マスタ装置（２）は前記２線間の電位差（ｖ
    （ｔ））を形成して電力を前記スレーブ装置（３）に与
    え、 前記マスタ（２）は前記電位差（ｖ（ｔ））でパルスを
    形成するためのパルス形成手段（４１）を備え、前記パ
    ルス形成手段（４１）は第１の所定値（１６）より小さ
    な振幅を有する第１のデータパルス及び前記第１の所定
    値（１６）より大きな振幅を有する第２のデータパルス
    を形成する手段（４９）を備え、前記第１のデータパル
    スは論理的低又は論理的高状態にあり、前記第２のデー
    タパルスは前記他の状態にあり、さらに前記スレーブ装
    置（３）は前記パルスを検出し、また同期信号（ｃｌ
    ｋ）を各前記パルスの検出時に形成するためのパルス復
    号手段（２０）を備え、 前記マスタ装置（２）は、前記ディジタル情報が前記ス
    レーブ装置（３）から読み出されるとき、前記パルス形
    成手段に同一状態を有する一連の前記データパルスを形
    成させるためのパルス制御手段（４０）を備え、そして
    前記スレーブ装置（３）はデータパルスの選択されたも
    のの状態を、前記一連のものに、読み出されるべきディ
    ジタル情報に応じて、変えるための手段（４３、５８）
    を備えることを特徴とするデータ通信回路。
  2. 【請求項２】 前記状態変化手段（４３、５８）は前記
    バス（６）の２線間のインピーダンスを、前記選択パル
    ス期間中に、変更する手段（５８）を備えることを特徴
    とする、請求項１に記載のデータ通信回路。
  3. 【請求項３】 前記パルス形成手段（４１）は第２の所
    定値（１５）よりも大きな振幅を有するリセットパルス
    を形成するための手段（５０）を備えることを特徴とす
    る、請求項１又は２に記載のデータ通信回路。
  4. 【請求項４】 前記第２の所定値（１５）は前記第１の
    所定値よりも大きいことを特徴とする、請求項３に記載
    のデータ通信回路。
  5. 【請求項５】 前記パルス復号手段（４２）は、前記第
    １の値（１６）よりも小さな振幅を有する前記パルスの
    任意の１つの検出時に、論理低レベル又は論理高レベル
    の１つを有し、さらに前記第１の値（１６）よりも大き
    な振幅を有するパルスの検出時に他の前記レベルを有す
    る情報信号（データ）を形成する手段（２２、２４、２
    ５、２６、２７）を備えることを特徴とする、請求項１
    乃至４の任意の１つに記載のデータ通信回路。
  6. 【請求項６】 前記パルス復号手段（４２）は前記第２
    の値（１５）よりも大きな振幅を有する前記パルスの任
    意の１つの検出時にリセット信号（ＲＡＺ）を形成する
    手段（２３、２４、２５、２６、２７）を備えることを
    特徴とする、請求項５に記載のデータ通信回路。
  7. 【請求項７】 各前記パルスは前記電位差（ｖ（ｔ））
    の減少を生じさせることを特徴とする、請求項１乃至６
    の任意の１つに記載のデータ通信回路。
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