JPH07147541A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07147541A JPH07147541A JP29345993A JP29345993A JPH07147541A JP H07147541 A JPH07147541 A JP H07147541A JP 29345993 A JP29345993 A JP 29345993A JP 29345993 A JP29345993 A JP 29345993A JP H07147541 A JPH07147541 A JP H07147541A
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- Japan
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- analog signal
- analog
- digital
- input
- signal
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Abstract
(57)【要約】
【目的】 デジタル信号を、単一のデジタル／アナログ
変換部を用いて多チャンネルのアナログ信号に変換す
る。 【構成】 単一のデジタル／アナログ変換部１と、デジ
タル／アナログ変換したアナログ信号が入力されるサン
プルホールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn と、サ
ンプルホールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn と対
応しており、サンプルホールド回路2d1 ，2d2 ，2d3 ，
2d4 〜2dn がホールドしているアナログ信号の値が出力
されるアナログ信号出力端子2c1 ，2c2 ，2c3 ，2c4 〜
2cn とを備える。
変換部を用いて多チャンネルのアナログ信号に変換す
る。 【構成】 単一のデジタル／アナログ変換部１と、デジ
タル／アナログ変換したアナログ信号が入力されるサン
プルホールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn と、サ
ンプルホールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn と対
応しており、サンプルホールド回路2d1 ，2d2 ，2d3 ，
2d4 〜2dn がホールドしているアナログ信号の値が出力
されるアナログ信号出力端子2c1 ，2c2 ，2c3 ，2c4 〜
2cn とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を多チャ
ンネルのアナログ信号に変換する半導体集積回路、及び
多チャンネルのアナログ信号をデジタル信号に変換する
半導体集積回路に関するものである。
ンネルのアナログ信号に変換する半導体集積回路、及び
多チャンネルのアナログ信号をデジタル信号に変換する
半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、デジタル／アナログ変換部（以下
D/A 変換部という）を内蔵している半導体集積回路は、
アナログ信号を取扱う分野における信号処理のデジタル
化にともなって、数多く使用されてきている。また、各
システム内で取扱うデジタル信号のチャンネル数も増加
する傾向にあり、多数のチャンネルのアナログ信号を出
力できる多数のアナログ信号出力端子を備えている半導
体集積回路も多種類で実用されている。
D/A 変換部という）を内蔵している半導体集積回路は、
アナログ信号を取扱う分野における信号処理のデジタル
化にともなって、数多く使用されてきている。また、各
システム内で取扱うデジタル信号のチャンネル数も増加
する傾向にあり、多数のチャンネルのアナログ信号を出
力できる多数のアナログ信号出力端子を備えている半導
体集積回路も多種類で実用されている。
【０００３】図５は、例えば８ビットのデジタル信号の
値をアナログ信号の値に変換する電流加算方式と呼ばれ
ている単チャンネルのD/A 変換部の構成を示すブロック
図である。このD/A 変換部１は、抵抗回路1aとオペアン
プ回路1bとからなっている。抵抗回路1aは、９個の抵抗
Ｒ1 ，Ｒ2 …Ｒ9 が直列接続され、その直列回路の一側
端子には基準電圧ＶR が与えられており、他側端子は接
地されている。
値をアナログ信号の値に変換する電流加算方式と呼ばれ
ている単チャンネルのD/A 変換部の構成を示すブロック
図である。このD/A 変換部１は、抵抗回路1aとオペアン
プ回路1bとからなっている。抵抗回路1aは、９個の抵抗
Ｒ1 ，Ｒ2 …Ｒ9 が直列接続され、その直列回路の一側
端子には基準電圧ＶR が与えられており、他側端子は接
地されている。
【０００４】この直列回路の一側端子は抵抗Ｒ10を介し
てスイッチＳ1 の共通端子と、抵抗Ｒ1 とＲ2 との接続
部は抵抗Ｒ11を介してスイッチＳ2 の共通端子と、抵抗
Ｒ2とＲ3 との接続部は抵抗Ｒ12を介してスイッチＳ3
の共通端子と、抵抗Ｒ3 とＲ4 との接続部は抵抗Ｒ13を
介してスイッチＳ4 の共通端子と、抵抗Ｒ4 とＲ5 との
接続部は抵抗Ｒ14を介してスイッチＳ5 の共通端子と、
抵抗Ｒ5 とＲ6 との接続部は抵抗Ｒ15を介してスイッチ
Ｓ6 の共通端子と、抵抗Ｒ6 とＲ7 との接続部は抵抗Ｒ
16を介してスイッチＳ7 の共通端子と、抵抗Ｒ7 とＲ8
との接続部は抵抗Ｒ17を介してスイッチＳ8 の共通端子
と夫々接続されている。スイッチＳ1 ，Ｓ2 〜Ｓ8 の一
側切換端子は共通に接続されており、一方、他側切換端
子は共通に接続されて接地されている。
てスイッチＳ1 の共通端子と、抵抗Ｒ1 とＲ2 との接続
部は抵抗Ｒ11を介してスイッチＳ2 の共通端子と、抵抗
Ｒ2とＲ3 との接続部は抵抗Ｒ12を介してスイッチＳ3
の共通端子と、抵抗Ｒ3 とＲ4 との接続部は抵抗Ｒ13を
介してスイッチＳ4 の共通端子と、抵抗Ｒ4 とＲ5 との
接続部は抵抗Ｒ14を介してスイッチＳ5 の共通端子と、
抵抗Ｒ5 とＲ6 との接続部は抵抗Ｒ15を介してスイッチ
Ｓ6 の共通端子と、抵抗Ｒ6 とＲ7 との接続部は抵抗Ｒ
16を介してスイッチＳ7 の共通端子と、抵抗Ｒ7 とＲ8
との接続部は抵抗Ｒ17を介してスイッチＳ8 の共通端子
と夫々接続されている。スイッチＳ1 ，Ｓ2 〜Ｓ8 の一
側切換端子は共通に接続されており、一方、他側切換端
子は共通に接続されて接地されている。
【０００５】一方、オペアンプ回路1bは、オペアンプOA
の負入力端子−と出力端子との間に抵抗Ｒ20を介装させ
ており、オペアンプOAの正入力端子＋は接地されてい
る。抵抗回路1aとオペアンプ回路1bとは、スイッチ
Ｓ1 ，Ｓ2 〜Ｓ8 の一側切換端子を共通に接続した接続
部と、オペアンプOAの負入力端子−とを接続して接続さ
れている。オペアンプOAの出力端子はアナログ信号出力
端子1cと接続されている。なお、スイッチＳ1 ，Ｓ2 〜
Ｓ8 は８ビットのデジタル信号Ａ1 〜Ａ8 により切換動
作させられるようになっている。
の負入力端子−と出力端子との間に抵抗Ｒ20を介装させ
ており、オペアンプOAの正入力端子＋は接地されてい
る。抵抗回路1aとオペアンプ回路1bとは、スイッチ
Ｓ1 ，Ｓ2 〜Ｓ8 の一側切換端子を共通に接続した接続
部と、オペアンプOAの負入力端子−とを接続して接続さ
れている。オペアンプOAの出力端子はアナログ信号出力
端子1cと接続されている。なお、スイッチＳ1 ，Ｓ2 〜
Ｓ8 は８ビットのデジタル信号Ａ1 〜Ａ8 により切換動
作させられるようになっている。
【０００６】次にこのD/A 変換部の動作を説明する。基
準電圧ＶR により抵抗Ｒ1 ，Ｒ2 〜Ｒ9 の直列回路には
電流Ｉ0 が流れる。また８ビットのデジタル信号Ａ1 〜
Ａ8の値によってスイッチＳ1 〜Ｓ8 を切換動作させる
と、デジタル信号に応じて電流成分Ｉa が変化させられ
てアナログ信号が抵抗回路1aから出力される。このアナ
ログ信号がオペアンプOAへ入力され、電流成分Ｉa と抵
抗Ｒ20とによりアナログ信号の値が求まり、デジタル／
アナログ変換（以下D/A 変換という）したアナログ信号
の値Ｖ0 がアナログ信号出力端子1cへ出力される。
準電圧ＶR により抵抗Ｒ1 ，Ｒ2 〜Ｒ9 の直列回路には
電流Ｉ0 が流れる。また８ビットのデジタル信号Ａ1 〜
Ａ8の値によってスイッチＳ1 〜Ｓ8 を切換動作させる
と、デジタル信号に応じて電流成分Ｉa が変化させられ
てアナログ信号が抵抗回路1aから出力される。このアナ
ログ信号がオペアンプOAへ入力され、電流成分Ｉa と抵
抗Ｒ20とによりアナログ信号の値が求まり、デジタル／
アナログ変換（以下D/A 変換という）したアナログ信号
の値Ｖ0 がアナログ信号出力端子1cへ出力される。
【０００７】図６は、このような単チャンネルのD/A 変
換部１を多数用いて、多チャンネルのデジタル信号をア
ナログ信号に変換し、変換したアナログ信号を出力する
従来の半導体集積回路のブロック図である。半導体集積
回路３にはチャンネルが異なる８ビットのデジタル信号
Ｄ1 ，Ｄ2 ，Ｄ3 …Ｄn が各別に入力される抵抗回路1a
1 ，1a2 ，1a3 〜1an と、抵抗回路1a1 ，1a2 ，1a3 〜
1an から出力される電流成分が入力されるオペアンプ1b
1 ，1b2 ，1b3 〜1bn とを内蔵しており、オペアンプ1b
1 ，1b2 ，1b3 〜1bn が出力するアナログ信号の値
Ｖ01，Ｖ02，Ｖ03〜Ｖ0nが出力されるアナログ信号出力
端子1c1 ，1c2 ，1c3 〜1cn を備えて構成されている。
これにより多チャンネルのデジタル信号Ｄ1 ，Ｄ2 ，Ｄ
3 …Ｄn がD/A 変換部１へ入力されると、D/A 変換部１
は入力されたチャンネルのデジタル信号を前述したよう
にしてアナログ信号に変換し、入力されているチャンネ
ルのデジタル信号を変換したアナログ信号の値Ｖ01，Ｖ
02，Ｖ03〜Ｖ0nをアナログ信号出力端子1c1 ，1c2 ，1c
3 〜1cn へ各別に出力することになる。このような半導
体集積回路は現在のカラーテレビジョン受像機では10種
類程度のアナログコントロールを行う、例えば音量, 色
の濃さ, 明るさ, コントラスト, 色合い, シャープネ
ス, 低音, 高音, バランス, 音量, 等の調整を行うため
に用いられる。
換部１を多数用いて、多チャンネルのデジタル信号をア
ナログ信号に変換し、変換したアナログ信号を出力する
従来の半導体集積回路のブロック図である。半導体集積
回路３にはチャンネルが異なる８ビットのデジタル信号
Ｄ1 ，Ｄ2 ，Ｄ3 …Ｄn が各別に入力される抵抗回路1a
1 ，1a2 ，1a3 〜1an と、抵抗回路1a1 ，1a2 ，1a3 〜
1an から出力される電流成分が入力されるオペアンプ1b
1 ，1b2 ，1b3 〜1bn とを内蔵しており、オペアンプ1b
1 ，1b2 ，1b3 〜1bn が出力するアナログ信号の値
Ｖ01，Ｖ02，Ｖ03〜Ｖ0nが出力されるアナログ信号出力
端子1c1 ，1c2 ，1c3 〜1cn を備えて構成されている。
これにより多チャンネルのデジタル信号Ｄ1 ，Ｄ2 ，Ｄ
3 …Ｄn がD/A 変換部１へ入力されると、D/A 変換部１
は入力されたチャンネルのデジタル信号を前述したよう
にしてアナログ信号に変換し、入力されているチャンネ
ルのデジタル信号を変換したアナログ信号の値Ｖ01，Ｖ
02，Ｖ03〜Ｖ0nをアナログ信号出力端子1c1 ，1c2 ，1c
3 〜1cn へ各別に出力することになる。このような半導
体集積回路は現在のカラーテレビジョン受像機では10種
類程度のアナログコントロールを行う、例えば音量, 色
の濃さ, 明るさ, コントラスト, 色合い, シャープネ
ス, 低音, 高音, バランス, 音量, 等の調整を行うため
に用いられる。
【０００８】
【発明が解決しようとする課題】ところで前述したよう
にデジタル信号を多チャンネルのアナログ信号に変換す
る従来の半導体集積回路は、アナログ信号のチャンネル
数と同数のD/A 変換部を必要としている。そして、この
ようなD/A 変換部は多数の抵抗からなる抵抗回路を多数
用いて構成されているため、D/A 変換部は広いパターン
占有面積を要する。そのため、このような半導体集積回
路は大型化が余儀なくされるという問題がある。
にデジタル信号を多チャンネルのアナログ信号に変換す
る従来の半導体集積回路は、アナログ信号のチャンネル
数と同数のD/A 変換部を必要としている。そして、この
ようなD/A 変換部は多数の抵抗からなる抵抗回路を多数
用いて構成されているため、D/A 変換部は広いパターン
占有面積を要する。そのため、このような半導体集積回
路は大型化が余儀なくされるという問題がある。
【０００９】本発明は斯かる問題に鑑み、単一のデジタ
ル／アナログ変換部を用いてデジタル信号を多チャンネ
ルのアナログ信号に変換する半導体集積回路、及び単一
のデジタル／アナログ変換部を用いて多チャンネルのア
ナログ信号をデジタル信号に変換し、またデジタル信号
を多チャンネルのアナログ信号に変換する半導体集積回
路を提供することを目的とする。
ル／アナログ変換部を用いてデジタル信号を多チャンネ
ルのアナログ信号に変換する半導体集積回路、及び単一
のデジタル／アナログ変換部を用いて多チャンネルのア
ナログ信号をデジタル信号に変換し、またデジタル信号
を多チャンネルのアナログ信号に変換する半導体集積回
路を提供することを目的とする。
【００１０】
【課題を解決するための手段】第１発明に係る半導体集
積回路は、デジタル信号をアナログ信号に変換する単一
のデジタル／アナログ変換部と、デジタル信号をアナロ
グ信号に変換したアナログ信号の値をサンプルホールド
する多数のサンプルホールド回路と、このサンプルホー
ルド回路と対応した同数のアナログ信号出力端子とを備
えて構成する。第２発明に係る半導体集積回路は、逐次
比較するためのアナログ信号に変換されるデジタル信
号、及びデジタル信号を多チャンネルのアナログ信号に
変換すべき当該デジタル信号が入力される単一のデジタ
ル／アナログ変換部と、該デジタル／アナログ変換部が
変換したアナログ信号を入力すべきサンプルホールド回
路と、該サンプルホールド回路と対応して接続されてい
る多数のアナログ出力端子とを備えて構成する。
積回路は、デジタル信号をアナログ信号に変換する単一
のデジタル／アナログ変換部と、デジタル信号をアナロ
グ信号に変換したアナログ信号の値をサンプルホールド
する多数のサンプルホールド回路と、このサンプルホー
ルド回路と対応した同数のアナログ信号出力端子とを備
えて構成する。第２発明に係る半導体集積回路は、逐次
比較するためのアナログ信号に変換されるデジタル信
号、及びデジタル信号を多チャンネルのアナログ信号に
変換すべき当該デジタル信号が入力される単一のデジタ
ル／アナログ変換部と、該デジタル／アナログ変換部が
変換したアナログ信号を入力すべきサンプルホールド回
路と、該サンプルホールド回路と対応して接続されてい
る多数のアナログ出力端子とを備えて構成する。
【００１１】
【作用】第１発明では、複数のデジタル信号のうち、ア
ナログ信号に変換してアナログ信号出力端子へ出力した
い所定のデジタル信号を、デジタル／アナログ変換部へ
入力する。デジタル／アナログ変換されたアナログ信号
を、所定のサンプルホールド回路を選択して、選択した
サンプルホールド回路へ入力する。サンプルホールド回
路は入力されたアナログ信号をサンプリングしてホール
ドする。ホールドしたアナログ信号は所定チャンネルの
アナログ信号出力端子へ出力される。また、他のデジタ
ル信号をデジタル／アナログ変換部へ入力する場合は、
全てのサンプルホールド回路を非選択状態にし、アナロ
グ信号出力端子へ出力しているアナログ信号が変化しな
いようにする。他のデジタル信号をデジタル／アナログ
変換したアナログ信号を、他の所定のサンプルホールド
回路を選択して選択した他の所定のサンプルホールド回
路へ入力する。他の所定のサンプルホールド回路は、入
力されたアナログ信号をサンプリングしてホールドす
る。ホールドしたアナログ信号を他の所定チャンネルの
アナログ信号出力端子へ出力する。これにより、デジタ
ル／アナログ変換部を複数必要とせず、デジタル／アナ
ログ変換部のパターン占有面積が小さくなり、半導体集
積回路を小型化できる。
ナログ信号に変換してアナログ信号出力端子へ出力した
い所定のデジタル信号を、デジタル／アナログ変換部へ
入力する。デジタル／アナログ変換されたアナログ信号
を、所定のサンプルホールド回路を選択して、選択した
サンプルホールド回路へ入力する。サンプルホールド回
路は入力されたアナログ信号をサンプリングしてホール
ドする。ホールドしたアナログ信号は所定チャンネルの
アナログ信号出力端子へ出力される。また、他のデジタ
ル信号をデジタル／アナログ変換部へ入力する場合は、
全てのサンプルホールド回路を非選択状態にし、アナロ
グ信号出力端子へ出力しているアナログ信号が変化しな
いようにする。他のデジタル信号をデジタル／アナログ
変換したアナログ信号を、他の所定のサンプルホールド
回路を選択して選択した他の所定のサンプルホールド回
路へ入力する。他の所定のサンプルホールド回路は、入
力されたアナログ信号をサンプリングしてホールドす
る。ホールドしたアナログ信号を他の所定チャンネルの
アナログ信号出力端子へ出力する。これにより、デジタ
ル／アナログ変換部を複数必要とせず、デジタル／アナ
ログ変換部のパターン占有面積が小さくなり、半導体集
積回路を小型化できる。
【００１２】第２発明では、アナログ信号をデジタル信
号に変換する場合、逐次比較するためのアナログ信号に
変換されるデジタル信号をデジタル／アナログ変換部へ
入力する。デジタル／アナログ変換部から出力されるア
ナログ信号と、デジタル信号に変換すべきアナログ信号
とを逐次比較して、アナログ信号をデジタル信号に変換
する。アナログ信号に変換すべきデジタル信号を多チャ
ンネルのアナログ信号に変換する場合、複数のデジタル
のうち、所定のデジタル信号をデジタル／アナログ変換
部へ入力する。デジタル／アナログ変換されたアナログ
信号を、選択した所定のサンプルホールド回路へ入力す
る。サンプルホールド回路は、入力されたアナログ信号
をサンプリングしてホールドし、ホールドしたアナログ
信号を所定チャンネルのアナログ信号出力端子へ出力す
る。これにより、デジタル／アナログ変換部を複数必要
とせず、デジタル／アナログ変換部のパターン占有面積
を小さくできて、半導体集積回路を小型化できる。
号に変換する場合、逐次比較するためのアナログ信号に
変換されるデジタル信号をデジタル／アナログ変換部へ
入力する。デジタル／アナログ変換部から出力されるア
ナログ信号と、デジタル信号に変換すべきアナログ信号
とを逐次比較して、アナログ信号をデジタル信号に変換
する。アナログ信号に変換すべきデジタル信号を多チャ
ンネルのアナログ信号に変換する場合、複数のデジタル
のうち、所定のデジタル信号をデジタル／アナログ変換
部へ入力する。デジタル／アナログ変換されたアナログ
信号を、選択した所定のサンプルホールド回路へ入力す
る。サンプルホールド回路は、入力されたアナログ信号
をサンプリングしてホールドし、ホールドしたアナログ
信号を所定チャンネルのアナログ信号出力端子へ出力す
る。これにより、デジタル／アナログ変換部を複数必要
とせず、デジタル／アナログ変換部のパターン占有面積
を小さくできて、半導体集積回路を小型化できる。
【００１３】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体集積回路の構成を示
すブロック図である。アナログ信号に変換すべき例えば
８ビットのデジタル信号2eは、D/A 変換部１の抵抗回路
1aへ入力される。D/A 変換部１は抵抗回路1aとオペアン
プ回路1bとからなっており、抵抗回路1aでD/A 変換され
たアナログ信号はオペアンプ回路1bへ入力され、オペア
ンプ回路1bにより求めたアナログ信号の値はサンプルホ
ールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn へ入力され、
サンプリングスイッチSP1 ，SP2 ，SP3 ，SP4 〜SPn を
介してコンデンサＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 〜Ｃn へ与え
られる。サンプルホールド回路2d1 ，2d2 ，2d3 ，2d4
〜2dn のコンデンサＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 〜Ｃn がホ
ールドしているアナログ信号の値Ｖ01，Ｖ02，Ｖ03，Ｖ
04〜Ｖ0nは、サンプルホールド回路2d1 ，2d2 ，2d3 ，
2d4 〜2dn と対応して同数で設けられているアナログ信
号出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn へ各別に出力
されるようになっている。
述する。図１は本発明に係る半導体集積回路の構成を示
すブロック図である。アナログ信号に変換すべき例えば
８ビットのデジタル信号2eは、D/A 変換部１の抵抗回路
1aへ入力される。D/A 変換部１は抵抗回路1aとオペアン
プ回路1bとからなっており、抵抗回路1aでD/A 変換され
たアナログ信号はオペアンプ回路1bへ入力され、オペア
ンプ回路1bにより求めたアナログ信号の値はサンプルホ
ールド回路2d1 ，2d2 ，2d3 ，2d4 〜2dn へ入力され、
サンプリングスイッチSP1 ，SP2 ，SP3 ，SP4 〜SPn を
介してコンデンサＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 〜Ｃn へ与え
られる。サンプルホールド回路2d1 ，2d2 ，2d3 ，2d4
〜2dn のコンデンサＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 〜Ｃn がホ
ールドしているアナログ信号の値Ｖ01，Ｖ02，Ｖ03，Ｖ
04〜Ｖ0nは、サンプルホールド回路2d1 ，2d2 ，2d3 ，
2d4 〜2dn と対応して同数で設けられているアナログ信
号出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn へ各別に出力
されるようになっている。
【００１４】サンプリングスイッチSP1 ，SP2 ，SP3 ，
SP4 …SPn は、CPU 2fから出力されるスイッチ制御信号
SCにより各別にオン, オフ動作させるようになってい
る。そしてこれらによりデジタル信号を多チャンネルの
アナログ信号に変換する半導体集積回路３が構成されて
いる。
SP4 …SPn は、CPU 2fから出力されるスイッチ制御信号
SCにより各別にオン, オフ動作させるようになってい
る。そしてこれらによりデジタル信号を多チャンネルの
アナログ信号に変換する半導体集積回路３が構成されて
いる。
【００１５】次にこのように構成した半導体集積回路の
動作をCPU 2fの制御内容を示す図２のフローチャートと
ともに説明する。先ず、アナログ信号出力端子2c1 ，2c
2 ，2c3 ，2c4 〜2cn には、アナログ信号の値Ｖ01，Ｖ
02，Ｖ03，Ｖ04〜Ｖ0nにより制御される回路（図示せ
ず）を接続する。さて、CPU 2fを駆動させると、アナロ
グ信号出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn に接続し
ている回路を制御する必要があるか否か、即ち、信号出
力端子2c1 〜2cn のアナログ信号の値Ｖ01〜Ｖ0nを変化
させる必要があるか否かをCPU 2fにより判別する（S1)
。ここでアナログ信号の値Ｖ01〜Ｖ0nを変更せず現状
のまま保持する場合は、CPU 2fにより出力されるスイッ
チ制御信号SCを出力させずサンプリングスイッチSP1 〜
SPn の全てをオフにする(S2)。そうするとアナログ信号
出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn の各アナログ信
号の値は、サンプルホールド回路2d1 ，2d2 ，2d3 ，2d
4 〜2dn がホールドしているアナログ信号の値に保持さ
れる。
動作をCPU 2fの制御内容を示す図２のフローチャートと
ともに説明する。先ず、アナログ信号出力端子2c1 ，2c
2 ，2c3 ，2c4 〜2cn には、アナログ信号の値Ｖ01，Ｖ
02，Ｖ03，Ｖ04〜Ｖ0nにより制御される回路（図示せ
ず）を接続する。さて、CPU 2fを駆動させると、アナロ
グ信号出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn に接続し
ている回路を制御する必要があるか否か、即ち、信号出
力端子2c1 〜2cn のアナログ信号の値Ｖ01〜Ｖ0nを変化
させる必要があるか否かをCPU 2fにより判別する（S1)
。ここでアナログ信号の値Ｖ01〜Ｖ0nを変更せず現状
のまま保持する場合は、CPU 2fにより出力されるスイッ
チ制御信号SCを出力させずサンプリングスイッチSP1 〜
SPn の全てをオフにする(S2)。そうするとアナログ信号
出力端子2c1 ，2c2 ，2c3 ，2c4 〜2cn の各アナログ信
号の値は、サンプルホールド回路2d1 ，2d2 ，2d3 ，2d
4 〜2dn がホールドしているアナログ信号の値に保持さ
れる。
【００１６】次に、例えばアナログ信号出力端子2c1 に
接続された回路を制御すべくアナログ信号出力端子2c1
のアナログ信号の値Ｖ01を変化させると判別した場合
（S1)には、スイッチ制御信号SCによりサンプリングス
イッチSP1 〜SPn を全てオフにする（S3) 。続いて８ビ
ットの所定のデジタル信号2eをD/A 変換部１へ入力する
（S4) 。そしてアナログ信号出力端子2c1 と対応してい
るサンプルホールド回路2d1 のサンプリングスイッチSP
1 のみをオンさせて（S5) 、ステップ（S1) へ戻る。そ
うするとD/A 変換部１で変換されたアナログ信号の値が
サンプリングされてコンデンサＣ1 にホールドされ、ア
ナログ信号出力端子2c1 へ出力され、アナログ信号出力
端子2c1 のアナログ信号の値Ｖ01が変化して、アナログ
信号出力端子2c1 に接続された回路が制御される。この
とき、他のサンプリングスイッチSP2 〜SPn はオフした
ままであり、他のアナログ信号出力端子2c2 〜2cn のア
ナログ信号の値Ｖ02〜Ｖ0nは変化しない。次に例えばア
ナログ信号出力端子2c2 に接続された回路を制御すべく
アナログ信号出力端子2c2 のアナログ信号の値Ｖ02を変
化させると判別した場合（S1) には、スイッチ制御信号
SCによりサンプリングスイッチSP1 〜SPn を全てオフに
する（S3) 。続いて８ビットの所定のデジタル信号2eを
D/A 変換部１へ入力する（S4) 。そしてアナログ信号出
力端子2c2 と対応しているサンプルホールド回路2d2 の
サンプリングスイッチSP1 のみをオンさせて（S5) 、ス
テップ（S1) へ戻る。これによりD/A 変換部１で変換さ
れたアナログ信号の値がサンプリングされてコンデンサ
Ｃ2 にホールドされ、アナログ信号出力端子2c2 へ出力
され、アナログ信号出力端子2c2 のアナログ信号の値Ｖ
02が変化して、アナログ信号出力端子2c2 に接続された
回路が制御される。このとき他のサンプリングスイッチ
SP1 ，SP3 〜SPn はオフしたままであり、他のアナログ
信号出力端子2c1 ，2c3 〜2cnのアナログ信号の値
Ｖ01，Ｖ03〜Ｖ0nは変化しない。このようにして、いず
れのアナログ信号出力端子のアナログ信号の値も前記同
様に変化させることができる。そしてｎ個のデジタル信
号は時分割にD/A 変換され、各アナログ信号出力端子か
らアナログ信号の値として出力されることになる。
接続された回路を制御すべくアナログ信号出力端子2c1
のアナログ信号の値Ｖ01を変化させると判別した場合
（S1)には、スイッチ制御信号SCによりサンプリングス
イッチSP1 〜SPn を全てオフにする（S3) 。続いて８ビ
ットの所定のデジタル信号2eをD/A 変換部１へ入力する
（S4) 。そしてアナログ信号出力端子2c1 と対応してい
るサンプルホールド回路2d1 のサンプリングスイッチSP
1 のみをオンさせて（S5) 、ステップ（S1) へ戻る。そ
うするとD/A 変換部１で変換されたアナログ信号の値が
サンプリングされてコンデンサＣ1 にホールドされ、ア
ナログ信号出力端子2c1 へ出力され、アナログ信号出力
端子2c1 のアナログ信号の値Ｖ01が変化して、アナログ
信号出力端子2c1 に接続された回路が制御される。この
とき、他のサンプリングスイッチSP2 〜SPn はオフした
ままであり、他のアナログ信号出力端子2c2 〜2cn のア
ナログ信号の値Ｖ02〜Ｖ0nは変化しない。次に例えばア
ナログ信号出力端子2c2 に接続された回路を制御すべく
アナログ信号出力端子2c2 のアナログ信号の値Ｖ02を変
化させると判別した場合（S1) には、スイッチ制御信号
SCによりサンプリングスイッチSP1 〜SPn を全てオフに
する（S3) 。続いて８ビットの所定のデジタル信号2eを
D/A 変換部１へ入力する（S4) 。そしてアナログ信号出
力端子2c2 と対応しているサンプルホールド回路2d2 の
サンプリングスイッチSP1 のみをオンさせて（S5) 、ス
テップ（S1) へ戻る。これによりD/A 変換部１で変換さ
れたアナログ信号の値がサンプリングされてコンデンサ
Ｃ2 にホールドされ、アナログ信号出力端子2c2 へ出力
され、アナログ信号出力端子2c2 のアナログ信号の値Ｖ
02が変化して、アナログ信号出力端子2c2 に接続された
回路が制御される。このとき他のサンプリングスイッチ
SP1 ，SP3 〜SPn はオフしたままであり、他のアナログ
信号出力端子2c1 ，2c3 〜2cnのアナログ信号の値
Ｖ01，Ｖ03〜Ｖ0nは変化しない。このようにして、いず
れのアナログ信号出力端子のアナログ信号の値も前記同
様に変化させることができる。そしてｎ個のデジタル信
号は時分割にD/A 変換され、各アナログ信号出力端子か
らアナログ信号の値として出力されることになる。
【００１７】なお、本実施例ではデジタル信号を８ビッ
トとしたが、８ビットに限定されるものではない。また
D/A 変換部の変換方式、サンプルホールド回路の回路構
成は、同様の機能を有するものであればよく、実施例の
ものに限定されるものではない。
トとしたが、８ビットに限定されるものではない。また
D/A 変換部の変換方式、サンプルホールド回路の回路構
成は、同様の機能を有するものであればよく、実施例の
ものに限定されるものではない。
【００１８】更に実施例に示しているサンプルホールド
回路2d1 〜2dn は、コンデンサＣ1〜Ｃn によりアナロ
グ信号の値をホールドしているため、定期的にデータの
サンプリングをする必要があり、CPU によるオートスキ
ャン機能によって自動的に時分割にサンプリングをする
ようになしているが、サンプルホールド回路にホールド
しているアナログ信号の値のリフレッシュを必要としな
い方式を採用しても同様の効果が得られる。
回路2d1 〜2dn は、コンデンサＣ1〜Ｃn によりアナロ
グ信号の値をホールドしているため、定期的にデータの
サンプリングをする必要があり、CPU によるオートスキ
ャン機能によって自動的に時分割にサンプリングをする
ようになしているが、サンプルホールド回路にホールド
しているアナログ信号の値のリフレッシュを必要としな
い方式を採用しても同様の効果が得られる。
【００１９】図３は単一のD/A 変換部を備え、多チャン
ネルのアナログ信号をデジタル信号に変換し、デジタル
信号を多チャンネルのアナログ信号に変換する半導体集
積回路の構成を示すブロック図である。半導体集積回路
３のアナログ信号入力端子ＶI1，ＶI2〜ＶImに入力され
たアナログ信号はサンプルホールド回路3c1 ，3c2 〜3c
m へ各別に入力される。サンプルホールド回路3c1 ，3c
2 〜3cm から出力されるアナログ信号の値は、それを択
一的に選択するセレクタSEL を介してコンパレータCPの
一入力端子へ入力され、コンパレータCPから出力される
アナログ信号の値はアナログ／デジタル制御回路ADC へ
入力される。
ネルのアナログ信号をデジタル信号に変換し、デジタル
信号を多チャンネルのアナログ信号に変換する半導体集
積回路の構成を示すブロック図である。半導体集積回路
３のアナログ信号入力端子ＶI1，ＶI2〜ＶImに入力され
たアナログ信号はサンプルホールド回路3c1 ，3c2 〜3c
m へ各別に入力される。サンプルホールド回路3c1 ，3c
2 〜3cm から出力されるアナログ信号の値は、それを択
一的に選択するセレクタSEL を介してコンパレータCPの
一入力端子へ入力され、コンパレータCPから出力される
アナログ信号の値はアナログ／デジタル制御回路ADC へ
入力される。
【００２０】アナログ／デジタル制御回路ADC から出力
される制御信号ＳCNT は逐次近似レジスタRST へ与えら
れる。逐次近似レジスタRST のデジタル信号の値は入力
データ切換部3fを介してD/A 変換部１へ入力される。D/
A 変換部１がD/A 変換したアナログ信号の値はコンパレ
ータCPの他入力端子へ入力され、またサンプルホールド
回路2d1 ，2d2 〜2dn へ入力される。サンプルホールド
回路2d1 ，2d2 〜2dnがホールドしたアナログ信号の値
はアナログ信号出力端子ＶOUT1，ＶOUT2〜ＶOUTnへ各別
に出力される。逐次近似レジスタRST のデジタル信号の
値はデジタル信号入出力兼用端子ＤIOへ出力される。デ
ジタル信号入出力兼用端子ＤIOに入力されたデジタル信
号の値はデータレジスタ3eへ入力され、データレジスタ
3eのデジタル信号の値は入力データ切換部3fを介してD/
A 変換部１へ入力される。なお、破線で取り囲んだ部分
はA/D 変換回路3bとなっている。
される制御信号ＳCNT は逐次近似レジスタRST へ与えら
れる。逐次近似レジスタRST のデジタル信号の値は入力
データ切換部3fを介してD/A 変換部１へ入力される。D/
A 変換部１がD/A 変換したアナログ信号の値はコンパレ
ータCPの他入力端子へ入力され、またサンプルホールド
回路2d1 ，2d2 〜2dn へ入力される。サンプルホールド
回路2d1 ，2d2 〜2dnがホールドしたアナログ信号の値
はアナログ信号出力端子ＶOUT1，ＶOUT2〜ＶOUTnへ各別
に出力される。逐次近似レジスタRST のデジタル信号の
値はデジタル信号入出力兼用端子ＤIOへ出力される。デ
ジタル信号入出力兼用端子ＤIOに入力されたデジタル信
号の値はデータレジスタ3eへ入力され、データレジスタ
3eのデジタル信号の値は入力データ切換部3fを介してD/
A 変換部１へ入力される。なお、破線で取り囲んだ部分
はA/D 変換回路3bとなっている。
【００２１】このように構成した半導体集積回路３は、
入力データ切換部3fを逐次近似レジスタRST を選択する
ように切換えた場合は、逐次近似レジスタRST から、変
換すべきアナログ信号と比較するためのアナログ信号に
変換されるデジタル信号がD/A 変換部１へ入力される。
そしてホールド回路3c1 〜3cm に入力されてホールドし
ているアナログ信号をセレクタSEL が選択したアナログ
信号と、D/A 変換部１から出力されたアナログ信号とが
コンパレータCPで比較される。その比較結果がアナログ
／デジタル制御回路ADC へ入力され、逐次比較動作によ
って、セレクタSEL が選択したアナログ信号を所定ビッ
トのデジタル信号に変換し、変換したデジタル信号を逐
次近似レジスタRST に格納する。変換が終了すると、逐
次近似レジスタRST に格納したデジタル信号をデジタル
信号入出力兼用端子ＤI0へ出力する。またセレクタSEL
により他のサンプルホールド回路3c1 〜3cm のアナログ
信号を選択してデジタル信号に変換でき、多チャンネル
のアナログ信号をデジタル信号に変換できる。
入力データ切換部3fを逐次近似レジスタRST を選択する
ように切換えた場合は、逐次近似レジスタRST から、変
換すべきアナログ信号と比較するためのアナログ信号に
変換されるデジタル信号がD/A 変換部１へ入力される。
そしてホールド回路3c1 〜3cm に入力されてホールドし
ているアナログ信号をセレクタSEL が選択したアナログ
信号と、D/A 変換部１から出力されたアナログ信号とが
コンパレータCPで比較される。その比較結果がアナログ
／デジタル制御回路ADC へ入力され、逐次比較動作によ
って、セレクタSEL が選択したアナログ信号を所定ビッ
トのデジタル信号に変換し、変換したデジタル信号を逐
次近似レジスタRST に格納する。変換が終了すると、逐
次近似レジスタRST に格納したデジタル信号をデジタル
信号入出力兼用端子ＤI0へ出力する。またセレクタSEL
により他のサンプルホールド回路3c1 〜3cm のアナログ
信号を選択してデジタル信号に変換でき、多チャンネル
のアナログ信号をデジタル信号に変換できる。
【００２２】一方、入力データ切換部3fをデータレジス
タ3eを選択するように切換えた場合は、データ入出力兼
用端子ＤI0から入力されデータレジスタ3eに格納してい
るデジタル信号がD/A 変換部１へ入力されてアナログ信
号に変換される。変換されたアナログ信号はサンプルホ
ールド回路2d1 〜2dn へ入力されて図１におけるD/A変
換動作と同様の動作により、アナログ信号をアナログ信
号出力端子ＶOUT1〜ＶOUTnへ出力する。つまり、この半
導体集積回路は、多チャンネルのアナログ信号をデジタ
ル信号に変換し、デジタル信号を多チャンネルのアナロ
グ信号に変換する。図５は半導体集積回路の他の実施例
の構成を示すブロック図である。サンプルホールド回路
2d1 ，2d2 〜2dn がホールドしているアナログ信号がセ
レクタSELへ入力されるようになっており、それ以外の
構成は図３に示した半導体集積回路の構成と同様となっ
ている。そして同一構成部分には同一符号を付してい
る。この半導体集積回路３は図３に示した半導体集積回
路３と同様の動作をする。またサンプルホールド回路2d
1 〜2dn から出力されたアナログ信号をセレクタSEL に
より選択し、選択したアナログ信号を、アナログ入力端
子ＶI1〜ＶInから入力されたアナログ信号と同様に逐次
比較動作によりA/D 変換できる。それによりサンプルホ
ールド回路2d1 〜2dn から出力されたアナログ信号の誤
差、つまり、アナログ信号出力端子ＶOUT1〜ＶOUTnに接
続される外部回路の動作に起因して変化するそのアナロ
グ信号の誤差を検出できる。
タ3eを選択するように切換えた場合は、データ入出力兼
用端子ＤI0から入力されデータレジスタ3eに格納してい
るデジタル信号がD/A 変換部１へ入力されてアナログ信
号に変換される。変換されたアナログ信号はサンプルホ
ールド回路2d1 〜2dn へ入力されて図１におけるD/A変
換動作と同様の動作により、アナログ信号をアナログ信
号出力端子ＶOUT1〜ＶOUTnへ出力する。つまり、この半
導体集積回路は、多チャンネルのアナログ信号をデジタ
ル信号に変換し、デジタル信号を多チャンネルのアナロ
グ信号に変換する。図５は半導体集積回路の他の実施例
の構成を示すブロック図である。サンプルホールド回路
2d1 ，2d2 〜2dn がホールドしているアナログ信号がセ
レクタSELへ入力されるようになっており、それ以外の
構成は図３に示した半導体集積回路の構成と同様となっ
ている。そして同一構成部分には同一符号を付してい
る。この半導体集積回路３は図３に示した半導体集積回
路３と同様の動作をする。またサンプルホールド回路2d
1 〜2dn から出力されたアナログ信号をセレクタSEL に
より選択し、選択したアナログ信号を、アナログ入力端
子ＶI1〜ＶInから入力されたアナログ信号と同様に逐次
比較動作によりA/D 変換できる。それによりサンプルホ
ールド回路2d1 〜2dn から出力されたアナログ信号の誤
差、つまり、アナログ信号出力端子ＶOUT1〜ＶOUTnに接
続される外部回路の動作に起因して変化するそのアナロ
グ信号の誤差を検出できる。
【００２３】
【発明の効果】以上詳述したように第１発明によれば、
単一のデジタル／アナログ変換部を用いて、デジタル信
号を多チャンネルのアナログ信号に変換できるから、従
来のように、チャンネル数と同数のデジタル／アナログ
変換部を備える必要がない。そのためデジタル／アナロ
グ変換部のパターン専有面積を大幅に縮小し得て、デジ
タル信号を多チャンネルのアナログ信号に変換する半導
体集積回路の小型化が図れる。
単一のデジタル／アナログ変換部を用いて、デジタル信
号を多チャンネルのアナログ信号に変換できるから、従
来のように、チャンネル数と同数のデジタル／アナログ
変換部を備える必要がない。そのためデジタル／アナロ
グ変換部のパターン専有面積を大幅に縮小し得て、デジ
タル信号を多チャンネルのアナログ信号に変換する半導
体集積回路の小型化が図れる。
【００２４】第２発明によれば、単一のデジタル／アナ
ログ変換部を共用して、デジタル信号を多チャンネルの
アナログ信号に変換でき、また多チャンネルのアナログ
信号を逐次比較動作によりデジタル信号に変換できる。
それにより、デジタル／アナログ変換部のパターン専有
面積を大幅に縮小できて、デジタル信号を多チャンネル
のアナログ信号に、また多チャンネルのアナログ信号を
デジタル信号に変換する半導体集積回路の小型化が図れ
る、等の優れた効果を奏する。
ログ変換部を共用して、デジタル信号を多チャンネルの
アナログ信号に変換でき、また多チャンネルのアナログ
信号を逐次比較動作によりデジタル信号に変換できる。
それにより、デジタル／アナログ変換部のパターン専有
面積を大幅に縮小できて、デジタル信号を多チャンネル
のアナログ信号に、また多チャンネルのアナログ信号を
デジタル信号に変換する半導体集積回路の小型化が図れ
る、等の優れた効果を奏する。
【図１】第１発明に係る半導体集積回路の構成を示すブ
ロック図である。
ロック図である。
【図２】CPU の制御内容を示すフローチャートである。
【図３】第２発明に係る半導体集積回路の構成を示すブ
ロック図である。
ロック図である。
【図４】半導体集積回路の他の構成を示すブロック図で
ある。
ある。
【図５】デジタル／アナログ変換部のブロック図であ
る。
る。
【図６】多チャンネルのデジタル信号を多チャンネルの
アナログ信号に変換する従来の半導体集積回路のブロッ
ク図である。
アナログ信号に変換する従来の半導体集積回路のブロッ
ク図である。
１ デジタル／アナログ変換部 2a 抵抗回路 2d1 ，2d2 〜2dn サンプルホールド回路 2c1 ，2c2 〜2cn アナログ信号出力端子 SEL セレクタ
Claims (3)
- 【請求項１】 デジタル信号を、多チャンネルのアナロ
グ信号に変換する半導体集積回路において、前記デジタ
ル信号を入力すべき単一のデジタル／アナログ変換部
と、該デジタル／アナログ変換部で変換したアナログ信
号を入力すべき多数のサンプルホールド回路と、該サン
プルホールド回路と対応している多数のアナログ信号出
力端子とを備え、前記サンプルホールド回路を択一的に
サンプリング動作させて、サンプルホールド回路がホー
ルドしているアナログ信号を時分割に所定のアナログ信
号出力端子へ出力すべく構成してあることを特徴とする
半導体集積回路。 - 【請求項２】 逐次比較方式により、アナログ信号をデ
ジタル信号に変換する半導体集積回路において、逐次比
較するためのアナログ信号に変換されるデジタル信号及
びデジタル信号を多チャンネルのアナログ信号に変換す
べき当該デジタル信号が入力される単一のデジタル／ア
ナログ変換部と、該デジタル／アナログ変換部が変換し
たアナログ信号を入力すべきサンプルホールド回路と、
該サンプルホールド回路と対応して接続されている多数
のアナログ信号出力端子とを備えていることを特徴とす
る半導体集積回路。 - 【請求項３】 サンプルホールド回路から出力されたア
ナログ信号と、デジタル／アナログ変換部から出力され
たアナログ信号とを比較できる構成にしてあることを特
徴とする請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29345993A JPH07147541A (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29345993A JPH07147541A (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147541A true JPH07147541A (ja) | 1995-06-06 |
Family
ID=17795026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29345993A Pending JPH07147541A (ja) | 1993-11-24 | 1993-11-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147541A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093751A3 (en) * | 2001-05-16 | 2003-01-30 | Analog Devices Inc | A digital to analogue converting circuit |
| EP1473841A4 (en) * | 2002-02-07 | 2005-03-23 | Toyota Jidoshokki Kk | INTEGRATED SEMICONDUCTOR CIRCUIT FOR A RADIO DEVICE AND RADIO COMMUNICATION DEVICE |
| WO2006035015A1 (en) * | 2004-09-27 | 2006-04-06 | Unitron | Electronic filter device for the reception of tv-signals |
| JP2008005159A (ja) * | 2006-06-21 | 2008-01-10 | Sanyo Electric Co Ltd | Ａｄ／ｄａ変換兼用装置 |
| KR20110093591A (ko) | 2010-02-10 | 2011-08-18 | 가부시키가이샤 어드밴티스트 | 출력 장치 및 시험 장치 |
| JP2019161383A (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | Ｄａｃ共用回路並びにｄａｃ共用回路に関わる半導体装置及びドライバ装置 |
-
1993
- 1993-11-24 JP JP29345993A patent/JPH07147541A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002093751A3 (en) * | 2001-05-16 | 2003-01-30 | Analog Devices Inc | A digital to analogue converting circuit |
| US6570517B1 (en) | 2001-05-16 | 2003-05-27 | Analog Devices, Inc. | Digital to analog converting circuit |
| EP1473841A4 (en) * | 2002-02-07 | 2005-03-23 | Toyota Jidoshokki Kk | INTEGRATED SEMICONDUCTOR CIRCUIT FOR A RADIO DEVICE AND RADIO COMMUNICATION DEVICE |
| WO2006035015A1 (en) * | 2004-09-27 | 2006-04-06 | Unitron | Electronic filter device for the reception of tv-signals |
| US7541957B2 (en) | 2004-09-27 | 2009-06-02 | Unitron | Electronic filter device for the reception of TV signals |
| JP2008005159A (ja) * | 2006-06-21 | 2008-01-10 | Sanyo Electric Co Ltd | Ａｄ／ｄａ変換兼用装置 |
| KR20110093591A (ko) | 2010-02-10 | 2011-08-18 | 가부시키가이샤 어드밴티스트 | 출력 장치 및 시험 장치 |
| US8193960B2 (en) | 2010-02-10 | 2012-06-05 | Advantest Corporation | Output apparatus and test apparatus |
| JP2019161383A (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | Ｄａｃ共用回路並びにｄａｃ共用回路に関わる半導体装置及びドライバ装置 |
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