JPH0715211Y2 - 高速パルス発生回路 - Google Patents
高速パルス発生回路Info
- Publication number
- JPH0715211Y2 JPH0715211Y2 JP15182089U JP15182089U JPH0715211Y2 JP H0715211 Y2 JPH0715211 Y2 JP H0715211Y2 JP 15182089 U JP15182089 U JP 15182089U JP 15182089 U JP15182089 U JP 15182089U JP H0715211 Y2 JPH0715211 Y2 JP H0715211Y2
- Authority
- JP
- Japan
- Prior art keywords
- transmission lines
- speed
- circuit
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、急峻な立上がりまたは立下がりのパルスを発
生する高速パルス発生回路の出力振幅の改善に関するも
のである。
生する高速パルス発生回路の出力振幅の改善に関するも
のである。
〈従来の技術〉 第２図は高速パルス発生回路の従来例を示す図で、
（Ａ）は高速パルス発生回路を構成する非線形伝送ライ
ン（Nonlinear Transmission Line:以下NLTLと呼ぶ）の
ブロック図、（Ｂ）は（Ａ）の等価回路図、（Ｃ）は各
部の波形である。第２図（Ａ）において、２本の伝送ラ
インZ0の間は所定間隔ごとに可変容量ダイオードD0で同
一極性方向に接続されており、その等価回路は（Ｂ）に
示すように、インダクタンスL0と可変容量VC0が交互に
接続した構成となる。可変容量ダイオードD0は逆電圧が
小さく、OVに近いとき（（Ｃ）のイ）は容量大となっ
て、回路の伝送速度が小さくなり、逆電圧が大きい（負
で大）とき（（Ｃ）のロ）は容量小となって、回路の伝
送速度が大きくなる。その結果（Ｃ）に示すように、立
ち下がりの緩かな波形を入力すると、出力側からは急峻
な立下がり（例えば1.6〜3.5ps）のパルスを発生する。
ダイオードを逆向きにすれば、立上がりを高速にでき
る。
（Ａ）は高速パルス発生回路を構成する非線形伝送ライ
ン（Nonlinear Transmission Line:以下NLTLと呼ぶ）の
ブロック図、（Ｂ）は（Ａ）の等価回路図、（Ｃ）は各
部の波形である。第２図（Ａ）において、２本の伝送ラ
インZ0の間は所定間隔ごとに可変容量ダイオードD0で同
一極性方向に接続されており、その等価回路は（Ｂ）に
示すように、インダクタンスL0と可変容量VC0が交互に
接続した構成となる。可変容量ダイオードD0は逆電圧が
小さく、OVに近いとき（（Ｃ）のイ）は容量大となっ
て、回路の伝送速度が小さくなり、逆電圧が大きい（負
で大）とき（（Ｃ）のロ）は容量小となって、回路の伝
送速度が大きくなる。その結果（Ｃ）に示すように、立
ち下がりの緩かな波形を入力すると、出力側からは急峻
な立下がり（例えば1.6〜3.5ps）のパルスを発生する。
ダイオードを逆向きにすれば、立上がりを高速にでき
る。
〈考案が解決しようとする課題〉 しかしながら、上記の構成ではダイオードを数10個使用
するので、ダイオードの抵抗分や伝送ラインの損失によ
り、出力の振幅が例えば1/2〜1/4に減衰してしまう。
するので、ダイオードの抵抗分や伝送ラインの損失によ
り、出力の振幅が例えば1/2〜1/4に減衰してしまう。
本考案は上記の問題を解決するためになされたもので、
超高速の立ち下がりまたは立上がり時間を有するととも
に大振幅の出力電圧パルスを発生することのできる高速
パルス発生回路を実現することを目的とする。
超高速の立ち下がりまたは立上がり時間を有するととも
に大振幅の出力電圧パルスを発生することのできる高速
パルス発生回路を実現することを目的とする。
〈課題を解決するための手段〉 本考案に係る高速パルス発生回路は複数の伝送ライン
と、この複数の伝送ライン間を所定間隔で同一極性方向
に接続する複数の可変容量ダイオードと、この可変容量
ダイオードを逆バイアスするバイアス回路と、入力パル
スを前記複数の伝送ライン間に分配する分配回路とを備
え、両端の伝送ラインから各伝送ライン間の出力信号を
加算した信号を出力するように構成したことを特徴とす
る。
と、この複数の伝送ライン間を所定間隔で同一極性方向
に接続する複数の可変容量ダイオードと、この可変容量
ダイオードを逆バイアスするバイアス回路と、入力パル
スを前記複数の伝送ライン間に分配する分配回路とを備
え、両端の伝送ラインから各伝送ライン間の出力信号を
加算した信号を出力するように構成したことを特徴とす
る。
〈作用〉 各伝送ライン間は非線形伝送ラインを構成し、各非線形
伝送ラインの出力パルスが加算されるので、大振幅で高
速の立上がりまたは立ち下がりのパルス信号を得ること
ができる。
伝送ラインの出力パルスが加算されるので、大振幅で高
速の立上がりまたは立ち下がりのパルス信号を得ること
ができる。
〈実施例〉 以下、図面を用いて本考案を詳しく説明する。
第１図は本考案に係る高速パルス発生回路の一実施例を
示す構成ブロック図である。第２図と同じ部分は同一の
記号を付してある。１は複数の伝送ラインZ0間を伝送ラ
インZ0の所定間隔ごとに可変容量ダイオードD0で同一極
性方向に接続し、各伝送ライン間がそれぞれNLTLを構成
するようにした回路である。上下の伝送ラインに挟まれ
た中間の伝送ラインはその両側で構成されるNLTLの一部
を構成する。ここでは４本の伝送ラインの間に３つのNL
TL5,6,7が形成されている。最上端および最下端の伝送
ラインZ0は出力端子9,10に接続する。２は回路１の各可
変容量ダイオードD0に負バイアスを与えるためのバイア
ス回路で、負電源電圧Vaが高周波絶縁用コイルLaおよび
分圧抵抗Ｒを介して伝送ラインZ0の一端に加えられる。
ここで抵抗Ｒは伝送ラインZ0の特性インピーダンスに対
して充分大きな値とする。３は入力パルスの立ち下がり
を高速にするための回路で、D1〜D3は数10psのパルスを
作ることのできるステップリカバリダイオード（以下SR
Dと呼ぶ）、VbはこのSRDD1のアノード端子に高周波絶縁
用コイルLbを介して印加される正の直流バイアス電源、
C2はSRDD1〜D3のアノード端子と抵抗Ｒの間に接続する
直流カット用のコンデンサである。４は入力信号を３つ
に分ける分配回路を構成するトランスで、一端が入力端
子８に接続し他端がコモンに接続する１次側巻線L4と２
次側巻線L1，L2，L3とから構成されている。ここで巻線
L4に対する巻線L1，L2，L3の巻数比は１としている。C1
は巻線L1〜L3の一端とSRDD1〜D3のアノードとの間に接
続する直流カット用のコンデンサである。
示す構成ブロック図である。第２図と同じ部分は同一の
記号を付してある。１は複数の伝送ラインZ0間を伝送ラ
インZ0の所定間隔ごとに可変容量ダイオードD0で同一極
性方向に接続し、各伝送ライン間がそれぞれNLTLを構成
するようにした回路である。上下の伝送ラインに挟まれ
た中間の伝送ラインはその両側で構成されるNLTLの一部
を構成する。ここでは４本の伝送ラインの間に３つのNL
TL5,6,7が形成されている。最上端および最下端の伝送
ラインZ0は出力端子9,10に接続する。２は回路１の各可
変容量ダイオードD0に負バイアスを与えるためのバイア
ス回路で、負電源電圧Vaが高周波絶縁用コイルLaおよび
分圧抵抗Ｒを介して伝送ラインZ0の一端に加えられる。
ここで抵抗Ｒは伝送ラインZ0の特性インピーダンスに対
して充分大きな値とする。３は入力パルスの立ち下がり
を高速にするための回路で、D1〜D3は数10psのパルスを
作ることのできるステップリカバリダイオード（以下SR
Dと呼ぶ）、VbはこのSRDD1のアノード端子に高周波絶縁
用コイルLbを介して印加される正の直流バイアス電源、
C2はSRDD1〜D3のアノード端子と抵抗Ｒの間に接続する
直流カット用のコンデンサである。４は入力信号を３つ
に分ける分配回路を構成するトランスで、一端が入力端
子８に接続し他端がコモンに接続する１次側巻線L4と２
次側巻線L1，L2，L3とから構成されている。ここで巻線
L4に対する巻線L1，L2，L3の巻数比は１としている。C1
は巻線L1〜L3の一端とSRDD1〜D3のアノードとの間に接
続する直流カット用のコンデンサである。
上記のような構成の高速パルス発生回路の動作を次に説
明する。トランス４の１次側に印加された緩かな立ち下
がりの入力パルスはトランス４で３分割され、トランス
４の２次側巻線L1，L2，L3からは入力パルスと同一の信
号が発生する。トランスの２次側から出力される３つの
パルス信号はそれぞれSRDD1〜D3により例えば振幅の10
〜90％で数10ps程度の高速立ち下がりのパルスとなり、
伝送ラインZ0間に加えられる。これらのパルスはそれぞ
れの伝送ラインZ0間に構成されるNLTL5,6,7により、立
ち下がりが数ps迄高速化され、出力端子9,10にはその和
である３倍振幅のパルス電圧が現れる。
明する。トランス４の１次側に印加された緩かな立ち下
がりの入力パルスはトランス４で３分割され、トランス
４の２次側巻線L1，L2，L3からは入力パルスと同一の信
号が発生する。トランスの２次側から出力される３つの
パルス信号はそれぞれSRDD1〜D3により例えば振幅の10
〜90％で数10ps程度の高速立ち下がりのパルスとなり、
伝送ラインZ0間に加えられる。これらのパルスはそれぞ
れの伝送ラインZ0間に構成されるNLTL5,6,7により、立
ち下がりが数ps迄高速化され、出力端子9,10にはその和
である３倍振幅のパルス電圧が現れる。
このような構成の高速パルス発生回路によれば、NLTLの
高速化作用を保存したまま電圧を加算することができる
ので、超高速の立ち下がりで、大振幅のパルス電圧出力
を得ることができる。
高速化作用を保存したまま電圧を加算することができる
ので、超高速の立ち下がりで、大振幅のパルス電圧出力
を得ることができる。
また単純に個別のNLTLを出力端子で加算するものにくら
べ、伝送ラインを共通化できるので、構成が簡単で小形
化することができる。
べ、伝送ラインを共通化できるので、構成が簡単で小形
化することができる。
なお上記の実施例において、各種ダイオードの極性を逆
にすれば、パルス信号の立上がりを高速化することがで
きる。
にすれば、パルス信号の立上がりを高速化することがで
きる。
また上記の実施例のものはNLTLを３段積みした構成であ
るが、３段に限らず、任意の複数段を積重ねた構成とす
ることができる。
るが、３段に限らず、任意の複数段を積重ねた構成とす
ることができる。
またトランス４が十分高速応答する場合にはSRDD1〜D3
を省略することもできる。
を省略することもできる。
またトランス４の代りにコンデンサ結合で分配回路を構
成することもできる。
成することもできる。
〈考案の効果〉 以上述べたように本考案によれば、超高速の立ち下がり
または立上がり時間を有するとともに大振幅の出力電圧
パルスを発生することのできる高速パルス発生回路を簡
単な構成で実現することができる。
または立上がり時間を有するとともに大振幅の出力電圧
パルスを発生することのできる高速パルス発生回路を簡
単な構成で実現することができる。
第１図は本考案に係る高速パルス発生回路の一実施例を
示す構成ブロック図、第２図は従来の高速パルス発生回
路の構成および動作を示す説明図図である。 ２……バイアス回路、４……分配回路、Z0……伝送ライ
ン、D0……可変容量ダイオード。
示す構成ブロック図、第２図は従来の高速パルス発生回
路の構成および動作を示す説明図図である。 ２……バイアス回路、４……分配回路、Z0……伝送ライ
ン、D0……可変容量ダイオード。
Claims (1)
- 【請求項１】複数の伝送ラインと、この複数の伝送ライ
ン間を所定間隔で同一極性方向に接続する複数の可変容
量ダイオードと、これら複数の可変容量ダイオードを逆
バイアスするバイアス回路と、入力パルスを前記複数の
伝送ライン間に分配する分配回路とを備え、両端の伝送
ラインから各伝送ライン間の出力信号を加算した信号を
出力するように構成したことを特徴とする高速パルス発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182089U JPH0715211Y2 (ja) | 1989-12-28 | 1989-12-28 | 高速パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182089U JPH0715211Y2 (ja) | 1989-12-28 | 1989-12-28 | 高速パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0390527U JPH0390527U (ja) | 1991-09-13 |
| JPH0715211Y2 true JPH0715211Y2 (ja) | 1995-04-10 |
Family
ID=31698107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182089U Expired - Lifetime JPH0715211Y2 (ja) | 1989-12-28 | 1989-12-28 | 高速パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715211Y2 (ja) |
-
1989
- 1989-12-28 JP JP15182089U patent/JPH0715211Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0390527U (ja) | 1991-09-13 |
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