JPH0715248A - デジタルアンプ - Google Patents

Abstract

(57)【要約】 【目的】 パルス符号変調されたデジタル音響信号をパ
ルス幅変調に変換した後、ＢＴＬ回路を介してスピーカ
を駆動するデジタルアンプにおいて、ＢＴＬ回路の各ス
イッチング素子の応答遅れ時間の差による歪みを抑え
る。 【構成】 コンパクトディスク再生装置２７などからの
パルス符号変調されている音響信号を、変換器３１にお
いてパルス幅変調に変換した後、コンプリメンタリ接続
された一対のＦＥＴＴＲ１，ＴＲ２；ＴＲ３，ＴＲ４を
含む電力増幅器３５で増幅してスピーカ３８からアナロ
グ音響再生を行うにあたって、変換器３１の変換データ
を補正部４１において前記ＦＥＴの応答遅れ時間に対応
して補正する。これによって、前記応答遅れ時間の差に
よる歪みの発生を抑えることができる。また、これらの
ＦＥＴや、スピーカ３８などの変更による仕様変更に対
しても変換器３１を共用化することができ、低コスト化
を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ用のいわゆ
るパワーアンプや、プリメインアンプなどとして好適に
実施されるデジタルアンプに関し、さらに詳しくは、デ
ジタル音響信号をアナログ音響信号に変換することな
く、電力増幅してスピーカを駆動することができるデジ
タルアンプに関する。

【０００２】

【従来の技術】近年、オーディオ用の記録媒体として、
コンパクトディスクやミニディスクなどの音響信号をパ
ルス符号変調してデジタル値で記録した記録媒体および
その再生装置が広く普及している。また、デジタル信号
処理の進歩によって、音質調整や残響音の付加などの信
号処理が、前記デジタル値を演算することによって行わ
れるようになってきている。

【０００３】図４は、上述のようなデジタル値の音響信
号を電力増幅する典型的な従来技術のデジタルアンプ１
の電気的構成を示すブロック図である。ラジオ受信機２
および磁気テープ再生装置３からのアナログ音響信号
は、それぞれ入力端子ｐ１，ｐ２を介して入力選択スイ
ッチ４に与えられている。この入力選択スイッチ４には
また、入力端子ｐ３を介して、他の外部入力からのアナ
ログ音響信号が入力されている。前記入力選択スイッチ
４で選択されたアナログ音響信号は、アナログ／デジタ
ル変換器５においてパルス符号変調され、そのデジタル
値データは、デジタルシグナルプロセッサなどで実現さ
れる処理回路６に入力される。また、コンパクトディス
ク再生装置７からのデジタル音響信号は、入力端子ｐ４
から入力選択スイッチ８に与えられ、この入力選択スイ
ッチ８で外部入力端子ｐ５からの他の入力デジタル音響
信号と選択されて、前記処理回路６に入力される。

【０００４】処理回路６は、キースイッチや押釦スイッ
チなどで実現される入力操作手段９への入力操作に応答
して、前記アナログ／デジタル変換器５または入力選択
スイッチ８で選択されたデジタル音響信号を演算処理し
て、たとえば音質調整や残響音の付加などの信号処理を
行うとともに、その処理出力が前記入力操作手段９から
の設定ボリウム値となるように信号処理を行い、変換器
１１へ出力する。

【０００５】前記変換器１１は、オーバーサンプリング
部１２と、Δ−Σ変換部１３と、演算部１４とを含んで
構成されている。オーバーサンプリング部１２は、たと
えば４４．１ｋＨｚまたは４８ｋＨｚなどのサンプリン
グ周波数でパルス符号変調されているたとえば１６ビッ
トの入力デジタル音響信号を、たとえば４倍や８倍のサ
ンプリング周波数にサンプリング変換を行う。このサン
プリング結果は、Δ−Σ変換部１３において、たとえば
８ビット信号に変換された後、演算部１４に入力され
る。

【０００６】前記演算部１４は、２つのカウンタなどを
含んで構成され、前記オーバーサンプリングの周波数に
応答して、第１のカウンタがリセットされて、たとえば
オーバーサンプリング周波数の２５６倍の周波数でカウ
ント動作を開始し、立上がりタイミングを表すデータで
セットされているカウント値となると、その出力をハイ
レベルとする。前記第１のカウンタがカウント動作を終
了してその出力がハイレベルとなったタイミングで、第
２のカウンタがリセットされてカウント動作を開始し、
立下がりタイミングを表すデータでセットされたカウン
ト値となると、出力をローレベルとする。このようにし
て、変換部１１において、パルス符号変調されているデ
ータがパルス幅変調に変換されて電力増幅器１５へ出力
される。なお、電力増幅器１５への出力は、前記パルス
幅変調されたデータに対応した相互に逆極性のＮチャネ
ル出力とＰチャネル出力とされ、それぞれラインｈ１，
ｈ２を介して出力される。

【０００７】前記電力増幅器１５は、駆動部１６と、フ
ァイナル部１７とを含んで構成されている。ファイナル
部１７は、導電形式の相互に異なる２組の電界効果トラ
ンジスタ（以下、ＦＥＴと略称する）ｔｒ１，ｔｒ３；
ｔｒ２，ｔｒ４を備えて構成されている。ＮＰＮ形のＦ
ＥＴｔｒ１，ｔｒ３のドレインはハイレベルの電源ライ
ン＋Ｂに接続され、またソースはＰＮＰ形のＦＥＴｔｒ
２，ｔｒ４のソースにそれぞれ接続されている。ＦＥＴ
ｔｒ２，ｔｒ４のドレインは接地されている。また一対
のＦＥＴｔｒ１，ｔｒ４の制御端子であるゲートには、
それぞれラインｋ１，ｋ２を介して前記駆動部１６から
の制御出力が与えられる。同様に、ＦＥＴｔｒ３，ｔｒ
２のゲートには、前記ラインｋ１，ｋ２の制御出力が、
それぞれ反転バッファｂ１，ｂ２で極性反転されて与え
られる。前記ＦＥＴｔｒ１，ｔｒ２の接続点はスピーカ
１８の一方の端子に接続され、このスピーカ１８の他方
の端子はＦＥＴｔｒ３，ｔｒ４の接続点に接続されてい
る。

【０００８】したがって、前記演算部１４からラインｈ
１を介するＮチャネル用の出力がハイレベルであり、ラ
インｈ２を介するＰチャネル用の出力がローレベルであ
るとき、駆動部１６はラインｋ１にハイレベルの出力を
導出し、ラインｋ２にローレベルの出力を導出する。こ
れによってＦＥＴｔｒ１，ｔｒ４が導通し、ＦＥＴｔｒ
２，ｔｒ３が遮断する。これに対して前記演算部１４か
らのＮチャネル用の出力がローレベルであり、Ｐチャネ
ル用の出力がハイレベルであるときには、駆動部１６は
ラインｋ１をローレベルとし、ラインｋ２をハイレベル
とし、トランジスタｔｒ１，ｔｒ４を遮断し、トランジ
スタｔｒ２，ｔｒ３を導通する。このようにして、いわ
ゆるコンプリメンタリ接続されたＦＥＴｔｒ１，ｔｒ
２；ｔｒ３，ｔｒ４に、プッシュプル動作を行わせる、
いわゆるバランスド・トランス・レス（以下、ＢＴＬと
略称する）回路を実現することができる。

【０００９】したがって、このようなＢＴＬ接続によっ
て、電源電圧＋Ｂの２倍の電圧でスピーカ１８を駆動す
ることができる。また、デジタル／アナログ変換を行う
ことなく，ＦＥＴｔｒ１〜ｔｒ４を常に飽和領域で使用
してスピーカ１８を駆動するので、電力効率を向上する
ことができる。

【００１０】

【発明が解決しようとする課題】上述のように構成され
たデジタルアンプ１において、演算部１４からは、たと
えばサンプリング周期の１／４の周期ｗ０毎に、高精度
な立上がりおよび立下がりタイミングで、図５（１）お
よび図５（２）でそれぞれ示されるＮチャネルとＰチャ
ネルとの駆動出力が電力増幅器１５に出力される。

【００１１】しかしながら、ＮチャネルのＦＥＴｔｒ
１，ｔｒ３と、ＰチャネルのＦＥＴｔｒ２，ｔｒ４と
は、それぞれ図５（３）および図５（４）で示されるよ
うに、異なる長さの遅延時間ｗ１，ｗ２で応答遅れを生
じる。したがって演算部１６からラインｈ１，ｈ２へ高
精度な駆動出力が導出されていても、スピーカ１８によ
る再生音響には歪みが生じることになる。

【００１２】このような不具合を解消するためには、変
換器１１を作成し直す必要がある。またスピーカ１８の
種類を変更すると、インダクタンス成分の変化によって
前記遅延時間ｗ１，ｗ２が変化し、これによってもまた
変換器１１を作成し直す必要があり、複数種類のスピー
カ１８に対して該デジタルアンプ１を共用することは困
難である。

【００１３】本発明の目的は、電力増幅手段のスイッチ
ング素子のスイッチング動作の遅れを容易に補正するこ
とができるデジタルアンプを提供することである。

【００１４】

【課題を解決するための手段】本発明は、パルス符号変
調されたデジタル音響信号を変換手段においてパルス幅
変調に変換した後、電力増幅手段のコンプリメンタリ接
続された一対のスイッチング素子の各制御端子に与え、
両スイッチング素子の相互に接続されている端子間から
の電力増幅された出力をスピーカに与え、前記デジタル
音響信号に対応したアナログ音響を再生するようにした
デジタルアンプにおいて、前記変換手段に関連して、パ
ルス幅変調されている変換手段の出力のパルス幅を、前
記各スイッチング素子のスイッチング動作の遅れ時間に
対応して補正する補正手段を設けることを特徴とするデ
ジタルアンプである。

【００１５】

【作用】本発明に従えば、コンパクトディスクやデジタ
ルオーディオテープの再生などによって得られたパルス
符号変調されたデジタル音響信号に対応した増幅された
アナログ音響をスピーカによって再生するにあたって、
前記パルス符号変調されているデジタル音響信号を変換
手段において、いわゆるΔ−Σ変換法などによってパル
ス幅変調に変換し、また電力増幅手段を、たとえばＮチ
ャネルとＰチャネルとのＦＥＴなどの一対のスイッチン
グ素子をコンプリメンタリ接続して、両スイッチング素
子の相互に接続されている端子間から前記スピーカへの
出力を導出するいわゆるＢＴＬ回路によって構成し、前
記変換手段からの出力を前記各スイッチング素子の制御
端子に与えることによって電源電圧の２倍の電圧でスピ
ーカを駆動する。

【００１６】前記変換手段と電力増幅手段との間には、
補正手段が設けられており、この補正手段は、パルス幅
変調されている変換手段の出力のパルス幅を前記各スイ
ッチング素子のスイッチング動作の遅れ時間に対応して
補正する。したがって、各スイッチング素子の制御入力
に対する応答遅れの時間が異なる場合であっても、その
遅れ時間の差を補正して、再生音響は、デジタル音響信
号に対応した歪みのない音響とすることができる。また
スピーカの交換や、スイッチング素子の変更による前記
遅れ時間の変化に対しても、補正手段による補正時間を
変更するだけで容易に対応することができ、複数の仕様
に対して変換手段を共用することができ、低コスト化を
図ることができる。

【００１７】

【実施例】図１は、本発明の一実施例のデジタルアンプ
２１の電気的構成を示すブロック図である。ラジオ受信
機２２および磁気テープ再生装置２３からのアナログ音
響信号は、それぞれ入力端子Ｐ１，Ｐ２を介して入力選
択スイッチ２４に与えられている。この入力選択スイッ
チ２４にはまた、入力端子Ｐ３を介して、他の外部入力
からのアナログ音響信号が入力される。前記入力選択ス
イッチ２４で選択されたアナログ音響信号は、アナログ
／デジタル変換器２５においてパルス符号変調され、そ
のデジタル値データは、デジタルシグナルプロセッサな
どで実現される処理回路２６に入力される。また、コン
パクトディスク再生装置２７からのデジタル音響信号
は、入力端子Ｐ４から入力選択スイッチ２８に与えら
れ、この入力選択スイッチ２８で外部入力端子Ｐ５から
の他の入力デジタル音響信号と選択されて、前記処理回
路２６に入力される。

【００１８】処理回路２６は、キースイッチや押釦スイ
ッチなどで実現される入力操作手段２９への入力操作に
応答して、前記アナログ／デジタル変換器２５または入
力選択スイッチ２８で選択されたデジタル音響信号を演
算処理して、たとえば音質調整や残響音の付加などの信
号処理を行うとともに、その処理出力が前記入力操作手
段２９からの設定ボリウム値となるように信号処理を行
い、変換器３１へ出力する。

【００１９】前記変換器３１は、オーバーサンプリング
部３２と、Δ−Σ変換部３３と、演算部３４とを含んで
構成されている。オーバーサンプリング部３２は、たと
えば４４．１ｋＨｚまたは４８ｋＨｚなどのサンプリン
グ周波数でパルス符号変調されているたとえば１６ビッ
トの入力デジタル音響信号を、たとえば４倍や８倍のサ
ンプリング周波数にサンプリング変換を行う。このサン
プリング結果は、Δ−Σ変換部３３において、たとえば
８ビット信号に変換された後、演算部３４に入力され
る。

【００２０】演算部３４は、後述するように２つのカウ
ンタなどを含んで構成され、前記オーバーサンプリング
の周波数に応答して、前記立上がりタイミングから立下
がりタイミングまでの期間だけ、その出力をハイレベル
とする。このようにして、変換部３１において、パルス
符号変調されているデータがパルス幅変調に変換されて
電力増幅器３５へ出力される。なお、電力増幅器３５へ
の出力は、前記パルス幅変調されたデータに対応した相
互に逆極性のＮチャネル出力とＰチャネル出力とされ、
それぞれラインＨ１，Ｈ２を介して出力される。

【００２１】前記電力増幅器３５は、駆動部３６と、フ
ァイナル部３７とを含んで構成されている。ファイナル
部３７は、導電形式の相互に異なる２組のＦＥＴＴＲ
１，ＴＲ３；ＴＲ２，ＴＲ４を備えて構成されている。
ＮＰＮ形のＦＥＴＴＲ１，ＴＲ３のドレインはハイレベ
ルの電源ライン＋Ｂに接続され、またソースはＰＮＰ形
のＦＥＴＴＲ２，ＴＲ４のソースにそれぞれ接続されて
いる。ＦＥＴＴＲ２，ＴＲ４のドレインは、接地されて
いる。また一対のＦＥＴＴＲ１，ＴＲ４の制御端子であ
るゲートには、それぞれラインＫ１，Ｋ２を介して前記
駆動部３６からの制御出力が与えられる。同様に、ＦＥ
ＴＴＲ３，ＴＲ２のゲートには、前記ラインＫ１，Ｋ２
の制御出力が、それぞれ反転バッファＢ１，Ｂ２で極性
反転されて与えられる。前記ＦＥＴＴＲ１，ＴＲ２の接
続点はスピーカ３８の一方の端子に接続され、このスピ
ーカ３８の他方の端子はＦＥＴＴＲ３，ＴＲ４の接続点
に接続されている。

【００２２】したがって、前記演算部３４からラインＨ
１を介するＮチャネル用の出力がハイレベルであり、ラ
インＨ２を介するＰチャネル用の出力がローレベルであ
るとき、駆動部３６はラインＫ１にハイレベルの出力を
導出し、ラインＫ２にローレベルの出力を導出する。こ
れによってＦＥＴＴＲ１，ＴＲ４が導通し、ＦＥＴＴＲ
２，ＴＲ３が遮断する。これに対して前記演算部３４か
らのＮチャネル用の出力がローレベルであり、Ｐチャネ
ル用の出力がハイレベルであるときには、駆動部３６は
ラインＫ１をローレベルとし、ラインＫ２をハイレベル
とし、トランジスタＴＲ１，ＴＲ４を遮断し、トランジ
スタＴＲ２，ＴＲ３を導通する。このようにして、いわ
ゆるコンプリメンタリ接続されたＦＥＴＴＲ１，ＴＲ
２；ＴＲ３，ＴＲ４に、プッシュプル動作を行わせる、
いわゆるＢＴＬ回路を実現することができる。

【００２３】したがって、このようなＢＴＬ接続によっ
て、電源電圧＋Ｂの２倍の電圧でスピーカ３８を駆動す
ることができる。また、デジタル／アナログ変換を行う
ことなく、ＦＥＴＴＲ１〜ＴＲ４を常に飽和領域で使用
してスピーカ３８を駆動するので、電力効率を向上する
ことができる。

【００２４】図２は、上述のような変換器３１における
Δ−Σ変換動作を説明するための波形図である。今、図
２（１）で示されるように所定の周期Ｗ０、たとえば４
４．１ｋＨｚまたは４８ｋＨｚ毎にレベルＶ１，Ｖ２，
…を表すパルス符号変調されたデータがオーバーサンプ
リング部３２に入力されているとする。前記レベルは、
たとえば最大値Ｖ０までの１００階調とし、レベルＶ１
を１５、レベルＶ２を６５とする。このようなデータを
前記周期Ｗ０の１／２である周期Ｗ１でオーバーサンプ
ルし、代わりにデータ数を１ビット減らして偶数だけの
５０階調とすると、図２（２）で示されるように１５を
表す前記レベルＶ１は、１４を表すレベルＶ１ａと、１
６を表すレベルＶ１ｂとに表した場合と等価である。

【００２５】このようにして、サンプリング周波数を上
昇してゆき、また階調表現を行うビット数を１ビットま
で低下した状態を前記周期Ｗ１の単位で考えると、図２
（３）で示されるようになる。この図２（３）から明ら
かなように、図２（２）におけるレベルＶ１ａ，Ｖ１
ｂ；Ｖ２ａ，Ｖ２ｂがそれぞれ時間Ｗ１ａ，Ｗ１ｂ；Ｗ
２ａ，Ｗ２ｂに変換され、こうして振幅を表すパルス符
号変調されたデータを、オーバーサンプリング部３２お
よびΔ−Σ変換部３３において時間を表すパルス幅変調
されたデータに変換する。

【００２６】なお、ノイズを抑えるために、出力が
「１」である期間Ｗ１ａ，Ｗ１ｂ；Ｗ２ａ，Ｗ２ｂが、
前記周期Ｗ１の中央付近となるように、演算部３４は以
下のように構成されている。また本発明では、従来技術
の項において図５を用いて説明したような、ＮＰＮ形の
ＦＥＴＴＲ１，ＴＲ３と、ＰＮＰ形のＦＥＴＴＲ２，Ｔ
Ｒ４との応答タイミングのばらつきを補正するために、
演算部３４に関連して補正部４１が設けられている。

【００２７】図３は、演算部３４および補正部４１の具
体的構成を示すブロック図である。補正部４１は、補正
値設定器４３，４４と、加算器４５，４６とを備えて構
成されている。補正値設定器４３には、メーカで測定さ
れたＦＥＴＴＲ１，ＴＲ３の立上がり（導通）時におけ
る遅れ時間に対応した補正値がストアされており、補正
値設定器４４には、ＦＥＴＴＲ１，ＴＲ３の立下がり
（遮断）時における遅れ時間に対応した補正値がストア
されている。これらの補正値は、加算器４５，４６で、
Δ−Σ変換部３３から出力され、前記図２（３）におい
て時刻ｔ１で示される周期Ｗ１の開始タイミングからの
立上がりタイミングを表す７ビットのデータ、および時
刻ｔ２で示される前記時刻ｔ１から周期Ｗ１ａの経過し
た立下がりタイミングを表す８ビットのデータのそれぞ
れに加減算される。

【００２８】なお、上述のように各周期Ｗ１において出
力がレベル「１」となる期間は、該周期Ｗ１のほぼ中央
付近に設定されるので、図２（１）で示される振幅が小
さくても、出力の立上がりタイミングは周期Ｗ１の中央
位置付近である。したがって出力が「１」となっている
期間は、最長でこの周期Ｗ１に対応して、この周期Ｗ１
をたとえば１／２５６するときには、８ビットだけ必要
であるのに対して、立上がりタイミングのデータは、周
期Ｗ１の中央位置付近までカウントすることができる７
ビットで実現することができる。したがって、補正され
た立上がりデータは演算部３４の７ビットのカウンタ４
７に与えられ、また立下がりデータは８ビットのカウン
タ４８に与えられる。

【００２９】カウンタ４７，４８は、前記周期Ｗ１毎の
Δ−Σ変換部３３からの同期信号に応答して、該周期Ｗ
１当り２５６個のパルスを発生するクロック信号源５０
からのクロックパルスのカウント動作を行うことができ
る。カウンタ４７は、前記同期信号に応答してリセット
され、前記クロックパルスのカウント値が加算器４５に
よって設定された値となると、フリップフロップ４９へ
セット信号を出力するとともに、カウンタ４８にスター
ト信号を出力する。これによってカウンタ４８はカウン
ト動作を開始し、前記加算器４６によって設定されたカ
ウント値となると、前記フリップフロップ４９へリセッ
ト出力を導出する。フリップフロップ４９は、セットさ
れている期間だけレベル「１」の出力を導出する。この
ようにして、前記Δ−Σ変換部３３からのデータに対応
した出力の立上がりおよび立下がりタイミングを、補正
値設定器４３，４４に設定されている補正値でそれぞれ
補正することができる。

【００３０】なお、この図３で示される構成は、前述の
ラインＨ１，Ｈ２のそれぞれに対応して、実際には２組
設けられており、前記演算部３４からの立上がりおよび
立下がりを表すデータに対応して、一方の組からはライ
ンＨ１に補正されたＮチャネル用の制御出力が導出さ
れ、他方の組からはラインＨ２に補正されたＰチャネル
用の制御出力が導出される。

【００３１】したがって、スピーカ３８から再生される
音響は、処理回路２６で演算処理されたデジタル音響信
号を忠実にアナログに再現し、増幅されたものとするこ
とができる。またこれによって、ファイナル部３７の、
特にＦＥＴＴＲ１〜ＴＲ４の変更やスピーカ３８の変更
などに対しても、補正値設定器４３，４４内の補正値を
変更するだけでよく、このような仕様の変更に対して変
換器３１を共用することができ、低コスト化を図ること
ができる。

【００３２】

【発明の効果】以上のように本発明によれば、パルス符
号変調されたデジタル音響信号を、パルス幅変調に変換
した後、コンプリメンタリ接続されている一対のスイッ
チング素子の制御端子に与え、両スイッチング素子の相
互に接続されている端子間からスピーカへの出力を導出
するＢＴＬ回路を用いるデジタルアンプにおいて、パル
ス幅変調に変換された変換手段の出力のパルス幅を、ス
イッチング素子のスイッチング動作の遅れ時間に対応し
て補正するので、各スイッチング素子の応答遅れ時間が
異なる場合であっても、入力されたデジタル音響信号に
対応したアナログ音響を歪みなく再生することができ
る。

【００３３】また、スピーカやスイッチング素子などの
仕様の変更による前記遅れ時間の変化に対しても、変換
手段を変更することなく容易に対応することができ、変
換手段を共用化し、低コスト化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のデジタルアンプ２１の電気
的構成を示すブロック図である。

【図２】前記デジタルアンプ２１における音響信号のパ
ルス符号変調からパルス幅変調への変換動作を説明する
ための波形図である。

【図３】演算部３４およびそれに関連して設けられてい
る補正部４１のブロック図である。

【図４】従来技術のデジタルアンプ１の電気的構成を示
すブロック図である。

【図５】前記デジタルアンプ１のファイナル部１７にお
けるＦＥＴｔｒ１，ｔｒ３；ｔｒ２，ｔｒ４の応答遅れ
を説明するための波形図である。

【符号の説明】

２１ デジタルアンプ ２５ アナログ／デジタル変換器 ２７ コンパクトディスク再生装置 ３１ 変換器 ３２ オーバーサンプリング部 ３３ Δ−Σ変換部 ３４ 演算部 ３５ 電力増幅器 ３６ 駆動部 ３７ ファイナル部 ３８ スピーカ ４１ 補正部 ４３，４４ 補正値設定器 ４５，４６ 加算器 ４７，４８ カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パルス符号変調されたデジタル音響信号
   を変換手段においてパルス幅変調に変換した後、電力増
   幅手段のコンプリメンタリ接続された一対のスイッチン
   グ素子の各制御端子に与え、両スイッチング素子の相互
   に接続されている端子間からの電力増幅された出力をス
   ピーカに与え、前記デジタル音響信号に対応したアナロ
   グ音響を再生するようにしたデジタルアンプにおいて、 前記変換手段に関連して、パルス幅変調されている変換
   手段の出力のパルス幅を、前記各スイッチング素子のス
   イッチング動作の遅れ時間に対応して補正する補正手段
   を設けることを特徴とするデジタルアンプ。