JPH07152635A - Ｃｐｕアクセス制御方式 - Google Patents
Ｃｐｕアクセス制御方式Info
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- JPH07152635A JPH07152635A JP5300213A JP30021393A JPH07152635A JP H07152635 A JPH07152635 A JP H07152635A JP 5300213 A JP5300213 A JP 5300213A JP 30021393 A JP30021393 A JP 30021393A JP H07152635 A JPH07152635 A JP H07152635A
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- cpu
- access
- memory
- clock
- clock frequency
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Abstract
(57)【要約】
【目的】 基板挿着時にイニシャルにアクセス速度を計
測し、アクセス時のクロック周波数及びウェイト数の設
定を行うこと。 【構成】 基板挿着時に、イニシャルに各メモリ１５−
１〜１５−ｎにリードアクセスを行い、メモリのアクセ
ス速度を計測する。そしてこのアクセス速度をもとに、
ＣＰＵアクセス時のクロック周波数及びウェイト数をク
ロック周波数計算回路１０において計算し、クロック周
波数記憶回路１２に格納し、最適なＣＰＵアクセスを可
能とする構成となっている。
測し、アクセス時のクロック周波数及びウェイト数の設
定を行うこと。 【構成】 基板挿着時に、イニシャルに各メモリ１５−
１〜１５−ｎにリードアクセスを行い、メモリのアクセ
ス速度を計測する。そしてこのアクセス速度をもとに、
ＣＰＵアクセス時のクロック周波数及びウェイト数をク
ロック周波数計算回路１０において計算し、クロック周
波数記憶回路１２に格納し、最適なＣＰＵアクセスを可
能とする構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は例えば、複数の基板間
でＣＰＵアクセスを有するコンピュータシステムに関す
るものである。
でＣＰＵアクセスを有するコンピュータシステムに関す
るものである。
【０００２】
従来例１．図５は、従来のメモリへのアクセス方法を説
明するためのブロック図である。図５において、２はク
ロックジェネレータ、３はクロックジェネレータにより
出力されるＣＰＵクロック、４はＣＰＵ、５はＣＰＵバ
ス、１５−ｉ（ｉ＝１，２，…ｎ）は同一基板上にある
ＲＯＭ，ＲＡＭ等のメモリ、２０はＣＰＵから出力され
たアドレスをデコードするためのデコーダ、２１はデコ
ードされた信号、２２はデコードされた信号により予め
設定されたクロックをクロックジェネレータから出力さ
せるためのクロック制御回路、１３はクロック周波数制
御信号である。
明するためのブロック図である。図５において、２はク
ロックジェネレータ、３はクロックジェネレータにより
出力されるＣＰＵクロック、４はＣＰＵ、５はＣＰＵバ
ス、１５−ｉ（ｉ＝１，２，…ｎ）は同一基板上にある
ＲＯＭ，ＲＡＭ等のメモリ、２０はＣＰＵから出力され
たアドレスをデコードするためのデコーダ、２１はデコ
ードされた信号、２２はデコードされた信号により予め
設定されたクロックをクロックジェネレータから出力さ
せるためのクロック制御回路、１３はクロック周波数制
御信号である。
【０００３】次に動作について説明する。従来のＣＰＵ
システムでは、メモリのアドレス空間に対応して、その
アドレス空間に配置されたメモリのアクセス速度をあら
かじめ記憶している。そして、アドレスバスに出力され
るアドレスをデコーダ２０によりデコードし、そのアド
レスが属するアドレス空間からアクセスするメモリを識
別し、予め設定された各メモリのアクセス速度に応じた
周波数のクロックを、クロックジェネレータ２，クロッ
ク制御回路２２により生成することで、アクセス時のタ
イミングコントロールを行っていた。
システムでは、メモリのアドレス空間に対応して、その
アドレス空間に配置されたメモリのアクセス速度をあら
かじめ記憶している。そして、アドレスバスに出力され
るアドレスをデコーダ２０によりデコードし、そのアド
レスが属するアドレス空間からアクセスするメモリを識
別し、予め設定された各メモリのアクセス速度に応じた
周波数のクロックを、クロックジェネレータ２，クロッ
ク制御回路２２により生成することで、アクセス時のタ
イミングコントロールを行っていた。
【０００４】従来例２．図６は特開平４−５２７１３号
公報に示された従来のクロック制御装置である。クロッ
ク制御装置１０１は、クロックジェネレータ２から発振
される周波数「ｆ」の入力クロックを分周する分周回路
１０２と被アクセス装置のそれぞれに対応した分周値を
分周回路１０２に送出する分周値出力回路１０３から構
成され、クロックジェネレータ２からの入力クロックを
分周してＣＰＵ４に送出する。ＣＰＵ４は、アクセスの
対象とする被アクセス装置１０６〜１０８を識別する選
択信号をクロック制御装置１０１に送る。このクロック
制御装置においては、ＣＰＵがアクセスする複数の装置
（ここでは、被アクセス装置１０６〜１０８）のそれぞ
れのアクセスサイクルに対応して分周値を分周値出力回
路１０３に予め設定し、分周値出力回路１０３から出力
された分周値に基づき、分周回路１０２がＣＰＵの動作
クロックの周波数を分周する。
公報に示された従来のクロック制御装置である。クロッ
ク制御装置１０１は、クロックジェネレータ２から発振
される周波数「ｆ」の入力クロックを分周する分周回路
１０２と被アクセス装置のそれぞれに対応した分周値を
分周回路１０２に送出する分周値出力回路１０３から構
成され、クロックジェネレータ２からの入力クロックを
分周してＣＰＵ４に送出する。ＣＰＵ４は、アクセスの
対象とする被アクセス装置１０６〜１０８を識別する選
択信号をクロック制御装置１０１に送る。このクロック
制御装置においては、ＣＰＵがアクセスする複数の装置
（ここでは、被アクセス装置１０６〜１０８）のそれぞ
れのアクセスサイクルに対応して分周値を分周値出力回
路１０３に予め設定し、分周値出力回路１０３から出力
された分周値に基づき、分周回路１０２がＣＰＵの動作
クロックの周波数を分周する。
【０００５】従来例３．図７は、特開平４−２６２４３
５号公報に示されたメモリ制御方式を示す全体構成図で
ある。このシステムは、クロックジェネレータ２、ＣＰ
Ｕ４、メモリコントローラ２１２、メモリ１５−１，１
５−２から構成されており、これらの間をデータバス２
３０、アドレスバス２３１，２３３，２３５、コントロ
ールバス２３２，２３４，２３６、その他の制御線によ
って接続されている。メモリコントローラ２１２には、
デコーダ２２１が設けられており、ＣＰＵ４から指定さ
れたアドレスに基づいてメモリ１５−１，１５−２いず
れかに対してアドレス指定すると共にＣＰＵ４からのコ
ントロール信号に基づいて、メモリコントロール信号を
出力する。すなわち、ＣＰＵ４から出力されるデバイス
指定信号（ここではアドレス）に対応して、クロックジ
ェネレータ２によって生成されるクロック周波数が決定
される。
５号公報に示されたメモリ制御方式を示す全体構成図で
ある。このシステムは、クロックジェネレータ２、ＣＰ
Ｕ４、メモリコントローラ２１２、メモリ１５−１，１
５−２から構成されており、これらの間をデータバス２
３０、アドレスバス２３１，２３３，２３５、コントロ
ールバス２３２，２３４，２３６、その他の制御線によ
って接続されている。メモリコントローラ２１２には、
デコーダ２２１が設けられており、ＣＰＵ４から指定さ
れたアドレスに基づいてメモリ１５−１，１５−２いず
れかに対してアドレス指定すると共にＣＰＵ４からのコ
ントロール信号に基づいて、メモリコントロール信号を
出力する。すなわち、ＣＰＵ４から出力されるデバイス
指定信号（ここではアドレス）に対応して、クロックジ
ェネレータ２によって生成されるクロック周波数が決定
される。
【０００６】従来例４．図８は、特開平２−１００７５
０号公報に示された制御装置の構成を表わすブロック図
である。この例においては、システムクロック可変装置
３０６が、マイクロプロセッサのシステムクロックを可
変にする役割をし、記憶装置１５−１、周辺装置３０３
のアクセスタイムがマイクロプロセッサの必要とするア
クセスタイムより遅い場合に、システムクロック可変装
置３０６によりシステムクロックを遅らせ、記憶装置１
５−１及び周辺装置３０３のアクセスタイムを確保する
ようにしたものである。
０号公報に示された制御装置の構成を表わすブロック図
である。この例においては、システムクロック可変装置
３０６が、マイクロプロセッサのシステムクロックを可
変にする役割をし、記憶装置１５−１、周辺装置３０３
のアクセスタイムがマイクロプロセッサの必要とするア
クセスタイムより遅い場合に、システムクロック可変装
置３０６によりシステムクロックを遅らせ、記憶装置１
５−１及び周辺装置３０３のアクセスタイムを確保する
ようにしたものである。
【０００７】従来例５．図９は、特開平２−２１９１１
７号公報に示された制御方式の全体構成図である。この
例においては、マイクロプロセッサ回路４０１が要求さ
れる動作に応じて、ＣＰＵより選択信号を送出し、クロ
ック源４０５−１〜４０５−ｎのうちその事象の処理に
最適な周波数のクロック信号を選択させ、このクロック
信号により事象処理を実行する。
７号公報に示された制御方式の全体構成図である。この
例においては、マイクロプロセッサ回路４０１が要求さ
れる動作に応じて、ＣＰＵより選択信号を送出し、クロ
ック源４０５−１〜４０５−ｎのうちその事象の処理に
最適な周波数のクロック信号を選択させ、このクロック
信号により事象処理を実行する。
【０００８】従来例６．図１０は、特開平２−２２４１
２３号公報に示された情報処理装置の全体構成図であ
る。この情報処理装置においては、マイクロ命令デコー
ド回路５０６と周期切替え指示回路５０７が、処理内容
が定義可変のマイクロ命令を解読し、予め命令ごとに実
行時間を勘案して指定されたクロック周波数をクロック
回路部５０３に指示し、その指示に従ってクロック回路
部５０３が周波数の異なる複数の動作クロックを選択し
て出力するものである。
２３号公報に示された情報処理装置の全体構成図であ
る。この情報処理装置においては、マイクロ命令デコー
ド回路５０６と周期切替え指示回路５０７が、処理内容
が定義可変のマイクロ命令を解読し、予め命令ごとに実
行時間を勘案して指定されたクロック周波数をクロック
回路部５０３に指示し、その指示に従ってクロック回路
部５０３が周波数の異なる複数の動作クロックを選択し
て出力するものである。
【０００９】従来例７．図１１は特開平１−２９３４１
６号に示された従来のコンピュータ装置の構成を表わす
全体図である。この装置においては、アドレスバス６１
６にアドレスが出力されると、アドレスデコーダ６０３
において、アドレスバスに出力されるアドレスを解読
し、特定のデバイスアクセス要求発生と判定した場合
に、分周器６０５が発振器６０６から出力される基準動
作クロック信号の周波数を低位に可変させる。
６号に示された従来のコンピュータ装置の構成を表わす
全体図である。この装置においては、アドレスバス６１
６にアドレスが出力されると、アドレスデコーダ６０３
において、アドレスバスに出力されるアドレスを解読
し、特定のデバイスアクセス要求発生と判定した場合
に、分周器６０５が発振器６０６から出力される基準動
作クロック信号の周波数を低位に可変させる。
【００１０】従来例８．また、特開昭６４−５７３２４
号に示された動作クロック発生装置においては、複数の
マイクロプロセッサシステムにおいて、あるマイクロプ
ロセッサから、他のマイクロプロセッサに処理要求が発
生すると、処理要求をしたマイクロプロセッサの動作ク
ロック周波数を変えることができる。
号に示された動作クロック発生装置においては、複数の
マイクロプロセッサシステムにおいて、あるマイクロプ
ロセッサから、他のマイクロプロセッサに処理要求が発
生すると、処理要求をしたマイクロプロセッサの動作ク
ロック周波数を変えることができる。
【００１１】従来例９．特開昭６０−２６３５２３号に
示されたマイクロプロセッサにおいては、内部クロック
周波数を命令またはその他の機能によって変化させるこ
とができる。
示されたマイクロプロセッサにおいては、内部クロック
周波数を命令またはその他の機能によって変化させるこ
とができる。
【００１２】
【発明が解決しようとする課題】従来のアクセス制御方
式では、いずれの場合も各メモリごとに予め設定された
情報を用いて、メモリへのアクセスコントロールを行う
ように構成されていた。従って、新しく異なったメモリ
を搭載した基板を挿着する場合、基板に搭載される各メ
モリに対するアクセス速度をＣＰＵに知らせるために挿
着前の再設定が必要であるか、または挿着できないとい
う問題点があった。
式では、いずれの場合も各メモリごとに予め設定された
情報を用いて、メモリへのアクセスコントロールを行う
ように構成されていた。従って、新しく異なったメモリ
を搭載した基板を挿着する場合、基板に搭載される各メ
モリに対するアクセス速度をＣＰＵに知らせるために挿
着前の再設定が必要であるか、または挿着できないとい
う問題点があった。
【００１３】この発明は、上記のような問題点を解消す
るためになされたもので、挿着前の再設定を解消し、複
数の媒体に対してアクセスを行う場合、アクセス速度の
異なる複数の媒体を搭載する場合にも、最適なＣＰＵの
アクセス速度を設定することのできるアクセス制御方式
を得ることを目的としている。
るためになされたもので、挿着前の再設定を解消し、複
数の媒体に対してアクセスを行う場合、アクセス速度の
異なる複数の媒体を搭載する場合にも、最適なＣＰＵの
アクセス速度を設定することのできるアクセス制御方式
を得ることを目的としている。
【００１４】
【課題を解決するための手段】この発明に係るＣＰＵア
クセス制御方式は、各々の媒体、例えばメモリ等の媒体
のアクセス速度を計測し、ＣＰＵに知らせることで、ア
クセス時における各メモリに対する種々の設定を行うも
のであり、以下の要素を有するものである。 （ａ）上記媒体のデータの読み込みを指示するＣＰＵ、
（ｂ）上記媒体から読み込まれたデータとあらかじめ定
められた所定データとの一致を比較する比較手段、
（ｃ）上記ＣＰＵの読み込みの指示から、上記比較手段
によるデータの一致までの時間を計測するカウンタ、
（ｄ）上記カウンタの計測結果に基づいて媒体のアクセ
ス速度情報を求める速度計算手段、（ｅ）上記ＣＰＵを
アクセス速度情報に基づく速度で動作させるＣＰＵ動作
手段。
クセス制御方式は、各々の媒体、例えばメモリ等の媒体
のアクセス速度を計測し、ＣＰＵに知らせることで、ア
クセス時における各メモリに対する種々の設定を行うも
のであり、以下の要素を有するものである。 （ａ）上記媒体のデータの読み込みを指示するＣＰＵ、
（ｂ）上記媒体から読み込まれたデータとあらかじめ定
められた所定データとの一致を比較する比較手段、
（ｃ）上記ＣＰＵの読み込みの指示から、上記比較手段
によるデータの一致までの時間を計測するカウンタ、
（ｄ）上記カウンタの計測結果に基づいて媒体のアクセ
ス速度情報を求める速度計算手段、（ｅ）上記ＣＰＵを
アクセス速度情報に基づく速度で動作させるＣＰＵ動作
手段。
【００１５】また、上記ＣＰＵ動作手段は、上記速度計
算手段により求められたアクセス速度情報を記憶する速
度情報記憶手段を備えたことを特徴とするものである。
算手段により求められたアクセス速度情報を記憶する速
度情報記憶手段を備えたことを特徴とするものである。
【００１６】また、上記速度計算手段は、ＣＰＵのクロ
ック周波数を計算し、上記速度情報記憶手段はＣＰＵの
クロック周波数を記憶することを特徴とするものであ
る。
ック周波数を計算し、上記速度情報記憶手段はＣＰＵの
クロック周波数を記憶することを特徴とするものであ
る。
【００１７】また、上記速度計算手段は、ＣＰＵのウエ
イト数を計算し、上記速度情報記憶手段はＣＰＵのウエ
イト数を記憶することを特徴とするものである。
イト数を計算し、上記速度情報記憶手段はＣＰＵのウエ
イト数を記憶することを特徴とするものである。
【００１８】
【作用】この発明におけるＣＰＵアクセス制御方式は、
ＣＰＵからの媒体へのアクセスに関する種々の情報を媒
体挿着時のリードアクセスによるアクセス時間の計測に
より決定するため、挿着前の情報の再設定が不必要とな
るとともに、媒体の挿抜があっても、アクセス速度情報
の更新を適切に行うことができる。
ＣＰＵからの媒体へのアクセスに関する種々の情報を媒
体挿着時のリードアクセスによるアクセス時間の計測に
より決定するため、挿着前の情報の再設定が不必要とな
るとともに、媒体の挿抜があっても、アクセス速度情報
の更新を適切に行うことができる。
【００１９】また、この発明においては、速度情報記憶
手段が速度計算手段により求められたアクセス速度情報
を保持しているため、一度媒体のアクセス時間が計測さ
れた後には再び計測される必要がなく、初期処理時点で
負荷がかかる点を除いて通常のアクセス時点において
は、アクセス時間の計測を行う必要がない。
手段が速度計算手段により求められたアクセス速度情報
を保持しているため、一度媒体のアクセス時間が計測さ
れた後には再び計測される必要がなく、初期処理時点で
負荷がかかる点を除いて通常のアクセス時点において
は、アクセス時間の計測を行う必要がない。
【００２０】また、この発明においては、速度計算手段
がクロック周波数を計算するので、ＣＰＵは媒体に最適
なクロック周波数で動作することができる。
がクロック周波数を計算するので、ＣＰＵは媒体に最適
なクロック周波数で動作することができる。
【００２１】また、この発明においては、ＣＰＵのウエ
イト数を計算するため、ＣＰＵの動作クロックを一定に
保つことができ、ウエイトの挿入により媒体に応じた最
適なアクセス速度を提供することができる。
イト数を計算するため、ＣＰＵの動作クロックを一定に
保つことができ、ウエイトの挿入により媒体に応じた最
適なアクセス速度を提供することができる。
【００２２】
実施例１．図１は実施例１のＣＰＵアクセス制御装置の
構成を表わす全体図であり、図１において、１はＣＰＵ
が搭載されている基板、２はクロックジェネレータ、３
はクロックジェネレータから出力されるＣＰＵクロッ
ク、４はＣＰＵ、５はＣＰＵバス、６はメモリの特定番
地から読み出される特定データ１５ｄと予め設定されて
いる比較データ６ｄを比較するコンパレータ、７はコン
パレータの出力信号、８はメモリのアクセス時間を計測
するためのカウンタ、９はカウンタの出力、１０はカウ
ンタの出力つまりメモリのアクセス時間に応じてクロッ
クの周波数を計算するクロック周波数計算回路、１１は
各メモリに対して計算された最適なクロックの周波数、
１２は最適なクロック周波数を記憶するクロック周波数
記憶回路、１３はアクセス時に各メモリに対するクロッ
ク周波数をクロックジェネレータに知らせる信号、１４
はメモリを搭載している基板、１５は基板に搭載される
メモリであり、各メモリ１５−１〜１５−ｎのアクセス
速度は同じものとする。
構成を表わす全体図であり、図１において、１はＣＰＵ
が搭載されている基板、２はクロックジェネレータ、３
はクロックジェネレータから出力されるＣＰＵクロッ
ク、４はＣＰＵ、５はＣＰＵバス、６はメモリの特定番
地から読み出される特定データ１５ｄと予め設定されて
いる比較データ６ｄを比較するコンパレータ、７はコン
パレータの出力信号、８はメモリのアクセス時間を計測
するためのカウンタ、９はカウンタの出力、１０はカウ
ンタの出力つまりメモリのアクセス時間に応じてクロッ
クの周波数を計算するクロック周波数計算回路、１１は
各メモリに対して計算された最適なクロックの周波数、
１２は最適なクロック周波数を記憶するクロック周波数
記憶回路、１３はアクセス時に各メモリに対するクロッ
ク周波数をクロックジェネレータに知らせる信号、１４
はメモリを搭載している基板、１５は基板に搭載される
メモリであり、各メモリ１５−１〜１５−ｎのアクセス
速度は同じものとする。
【００２３】次に動作について説明する。この実施例に
よるＣＰＵアクセス制御装置には、「アクセス速度設定
モード」と「運用モード」の２つのモードが存在する。
「アクセス速度設定モード」は、基板装着時に基板に搭
載されたメモリのアクセス速度を設定するモードであ
る。以下この「アクセス速度設定モード」について説明
する。新しく基板が挿着された場合、ＣＰＵ４はイニシ
ャル処理として、挿着された基板に搭載されているメモ
リ１５にリードアクセスを行う。各メモリには特定番地
に特定データ１５ｄが書き込まれているものとする。ま
た、コンパレータ６には特定データ１５ｄと同一の比較
データ６ｄが設定されているものとする。リード信号に
よりメモリへのアクセスを行なうと同時に、カウンタ８
をスタートさせ、メモリから出力される特定データ１５
ｄとコンパレータ６に予め設定されているデータ６ｄを
コンパレータにより比較し、一致したときに出力される
信号でカウンタ８をストップさせる。このとき、カウン
タ８からはメモリのアクセス時間が出力されているので
クロック周波数計算回路１０はこの時間をもとに各メモ
リに対し最適なクロックの周波数を計算し、クロック周
波数記憶回路１２に格納する。
よるＣＰＵアクセス制御装置には、「アクセス速度設定
モード」と「運用モード」の２つのモードが存在する。
「アクセス速度設定モード」は、基板装着時に基板に搭
載されたメモリのアクセス速度を設定するモードであ
る。以下この「アクセス速度設定モード」について説明
する。新しく基板が挿着された場合、ＣＰＵ４はイニシ
ャル処理として、挿着された基板に搭載されているメモ
リ１５にリードアクセスを行う。各メモリには特定番地
に特定データ１５ｄが書き込まれているものとする。ま
た、コンパレータ６には特定データ１５ｄと同一の比較
データ６ｄが設定されているものとする。リード信号に
よりメモリへのアクセスを行なうと同時に、カウンタ８
をスタートさせ、メモリから出力される特定データ１５
ｄとコンパレータ６に予め設定されているデータ６ｄを
コンパレータにより比較し、一致したときに出力される
信号でカウンタ８をストップさせる。このとき、カウン
タ８からはメモリのアクセス時間が出力されているので
クロック周波数計算回路１０はこの時間をもとに各メモ
リに対し最適なクロックの周波数を計算し、クロック周
波数記憶回路１２に格納する。
【００２４】クロック周波数の計算方法を具体的に説明
する。ここでは、一例として、ＣＰＵがメモリをノーウ
ェイトでリードアクセスする場合であって、３．５周期
でイニシャルのリードアクセスが終了するようにクロッ
クを設定する場合について説明する。通常のＣＰＵは、
３．５周期でリードアクセスが終了するように設計され
ることが多く、ここでもメモリに対するリードアクセス
が３．５周期で終了するように、クロックを設定する場
合を例にして以下に説明する。図２のＬ１，Ｌ２，Ｌ３
に示すように、ｔ0 でリード命令を発行すると命令を発
行してからｔRW秒後にリード信号（Ｒ／Ｗ）がＯＮにな
り、ｔRW秒後のｔ1 の時点でＣＰＵがメモリの特定番地
にある特定データ１５ｄのリードを開始する。コンパレ
ータ６は、このリード命令の立上り時点ｔ1 からカウン
タを起動する。このカウンタは、高速なクロック周波数
で動作しそのクロック数をカウントアップするものであ
る。また、コンパレータ６はリード開始後、コンパレー
タに予め設定されている比較データ６ｄとメモリからＣ
ＰＵバスに読み出されてくるデータを比較する。ｔ2 の
時点で、データバス上に特定データ１５ｄが出力され、
ｔCNT 遅延後、コンパレータ６特定データの出力が確認
される。コンパレータはその時点でカウンタをストップ
させる。そのため、図２のクロック信号に示すように、
メモリからの特定データがＣＰＵバス５上に出力された
ときにＳ７の立下がり（すなわち３．５周期目）が来る
ように、クロック周波数を設定すればよい。図２におい
て、ｔRWの時間は既知であり、また、ｔset 及びｔCNT
も既知である。わからないのは、ｔ1 時点からｔ2 の時
点であり、このｔ1 からｔ2 の時点をカウンタ６により
カウントさせ、カウンタのクロック数とカウンタのクロ
ック周波数により、ｔ1 からｔ2 までの時間を求めるこ
とができる。このようにして、ｔ0 からｔ4 までの時間
を算出することができ、ｔ0 からｔ 4 までの時間をＣＰ
Ｕの３．５周期とするようにＣＰＵのクロック周波数を
逆に計算することにより、メモリの最適な周波数を決定
することができる。
する。ここでは、一例として、ＣＰＵがメモリをノーウ
ェイトでリードアクセスする場合であって、３．５周期
でイニシャルのリードアクセスが終了するようにクロッ
クを設定する場合について説明する。通常のＣＰＵは、
３．５周期でリードアクセスが終了するように設計され
ることが多く、ここでもメモリに対するリードアクセス
が３．５周期で終了するように、クロックを設定する場
合を例にして以下に説明する。図２のＬ１，Ｌ２，Ｌ３
に示すように、ｔ0 でリード命令を発行すると命令を発
行してからｔRW秒後にリード信号（Ｒ／Ｗ）がＯＮにな
り、ｔRW秒後のｔ1 の時点でＣＰＵがメモリの特定番地
にある特定データ１５ｄのリードを開始する。コンパレ
ータ６は、このリード命令の立上り時点ｔ1 からカウン
タを起動する。このカウンタは、高速なクロック周波数
で動作しそのクロック数をカウントアップするものであ
る。また、コンパレータ６はリード開始後、コンパレー
タに予め設定されている比較データ６ｄとメモリからＣ
ＰＵバスに読み出されてくるデータを比較する。ｔ2 の
時点で、データバス上に特定データ１５ｄが出力され、
ｔCNT 遅延後、コンパレータ６特定データの出力が確認
される。コンパレータはその時点でカウンタをストップ
させる。そのため、図２のクロック信号に示すように、
メモリからの特定データがＣＰＵバス５上に出力された
ときにＳ７の立下がり（すなわち３．５周期目）が来る
ように、クロック周波数を設定すればよい。図２におい
て、ｔRWの時間は既知であり、また、ｔset 及びｔCNT
も既知である。わからないのは、ｔ1 時点からｔ2 の時
点であり、このｔ1 からｔ2 の時点をカウンタ６により
カウントさせ、カウンタのクロック数とカウンタのクロ
ック周波数により、ｔ1 からｔ2 までの時間を求めるこ
とができる。このようにして、ｔ0 からｔ4 までの時間
を算出することができ、ｔ0 からｔ 4 までの時間をＣＰ
Ｕの３．５周期とするようにＣＰＵのクロック周波数を
逆に計算することにより、メモリの最適な周波数を決定
することができる。
【００２５】従って、ＣＰＵのクロック周波数ｆCPU
は、ｆCNT をカウンタのクロック周波数、ｎCNT をカウ
ンタで数えたクロック数、また、図２に記したようにｔ
RWをリード命令の発行からＲ／Ｗ”Ｈ”までの時間、ｔ
set をリードセットアップ時間（データがデータバスに
出力されてから読み込み可能になる時間）、ｔCNT をコ
ンパレータ遅延時間とすると、 ｔ1 −ｔ0 ＝ｔRW ｔ3 −ｔ1 ＝ｎCNT ／ｆCNT ｔ4 −ｔ3 ＝ｔ4 −ｔ2 −（ｔ3 −ｔ2 ）＝ｔset −ｔCNT ｔ4 −ｔ0 ＝（ｔ1 −ｔ0 ）＋（ｔ3 −ｔ1 ）＋（ｔ4 −ｔ3 ） ＝ｎCNT ／ｆCNT ＋ｔRW＋（ｔset −ｔCNT ） ＝３．５／ｆCPU
は、ｆCNT をカウンタのクロック周波数、ｎCNT をカウ
ンタで数えたクロック数、また、図２に記したようにｔ
RWをリード命令の発行からＲ／Ｗ”Ｈ”までの時間、ｔ
set をリードセットアップ時間（データがデータバスに
出力されてから読み込み可能になる時間）、ｔCNT をコ
ンパレータ遅延時間とすると、 ｔ1 −ｔ0 ＝ｔRW ｔ3 −ｔ1 ＝ｎCNT ／ｆCNT ｔ4 −ｔ3 ＝ｔ4 −ｔ2 −（ｔ3 −ｔ2 ）＝ｔset −ｔCNT ｔ4 −ｔ0 ＝（ｔ1 −ｔ0 ）＋（ｔ3 −ｔ1 ）＋（ｔ4 −ｔ3 ） ＝ｎCNT ／ｆCNT ＋ｔRW＋（ｔset −ｔCNT ） ＝３．５／ｆCPU
【００２６】
【数１】
【００２７】より計算できる。その後のアクセス時に
は、メモリ１５に対し記憶されている周波数のクロック
を用いてアクセスを行うことになる。このように基板挿
着時のイニシャルのリードアクセスによりクロック周波
数を求めクロック周波数記憶回路１２に記憶させること
により、どのようなアクセス速度のメモリを搭載した基
板に対しても、予めクロック周波数を設定する必要がな
く、また種々の基板が挿着された場合でも、最適な周波
数を即時に設定することができる。
は、メモリ１５に対し記憶されている周波数のクロック
を用いてアクセスを行うことになる。このように基板挿
着時のイニシャルのリードアクセスによりクロック周波
数を求めクロック周波数記憶回路１２に記憶させること
により、どのようなアクセス速度のメモリを搭載した基
板に対しても、予めクロック周波数を設定する必要がな
く、また種々の基板が挿着された場合でも、最適な周波
数を即時に設定することができる。
【００２８】次に「運用モード」について説明する。こ
の「運用モード」はこの実施例におけるＣＰＵアクセス
制御装置が通常のデータ処理を行うモードである。この
「運用モード」の場合には、図１に示したＣＰＵ４、ク
ロックジェネレータ２、クロック周波数記憶回路１２が
使用される。前述したコンパレータ６、カウンタ８、ク
ロック周波数計算回路１０は使用されない。以下この
「運用モード」について説明する。一度クロック周波数
がクロック周波数記憶回路１２に記憶されれば、クロッ
クジェネレータ２はその記憶されたクロック周波数に基
づいてクロック生成すればよい。ＣＰＵがクロックジェ
ネレータ２により生成されたクロック周波数に基づき、
通常の処理を実行する。この場合には、従来例のような
デコーダ２０とクロック制御回路２２は不要である。以
上が「運用モード」の動作である。
の「運用モード」はこの実施例におけるＣＰＵアクセス
制御装置が通常のデータ処理を行うモードである。この
「運用モード」の場合には、図１に示したＣＰＵ４、ク
ロックジェネレータ２、クロック周波数記憶回路１２が
使用される。前述したコンパレータ６、カウンタ８、ク
ロック周波数計算回路１０は使用されない。以下この
「運用モード」について説明する。一度クロック周波数
がクロック周波数記憶回路１２に記憶されれば、クロッ
クジェネレータ２はその記憶されたクロック周波数に基
づいてクロック生成すればよい。ＣＰＵがクロックジェ
ネレータ２により生成されたクロック周波数に基づき、
通常の処理を実行する。この場合には、従来例のような
デコーダ２０とクロック制御回路２２は不要である。以
上が「運用モード」の動作である。
【００２９】次に「アクセス速度設定モード」について
更に説明する。ここでは、図１において、別な基板を追
加する場合について説明する。例えば、基板１４に対し
て基板３０を追加する場合であって基板３０が基板１４
とはアクセス速度が異なるメモリを有している場合、Ｃ
ＰＵはメモリのアドレス空間により基板３０と基板１４
を区別する。ＣＰＵは前述した方法と同様な方法で基板
３０のメモリのアクセス時間を計測し、クロック周波数
を計算する。その場合クロック周波数記憶回路１２に、
基板３０と基板１４それぞれのメモリがもつアドレス空
間に対応してクロック周波数を記憶しておく。したがっ
て、アクセス速度が異なるメモリをもつ基板が同時に存
在していてもよい。
更に説明する。ここでは、図１において、別な基板を追
加する場合について説明する。例えば、基板１４に対し
て基板３０を追加する場合であって基板３０が基板１４
とはアクセス速度が異なるメモリを有している場合、Ｃ
ＰＵはメモリのアドレス空間により基板３０と基板１４
を区別する。ＣＰＵは前述した方法と同様な方法で基板
３０のメモリのアクセス時間を計測し、クロック周波数
を計算する。その場合クロック周波数記憶回路１２に、
基板３０と基板１４それぞれのメモリがもつアドレス空
間に対応してクロック周波数を記憶しておく。したがっ
て、アクセス速度が異なるメモリをもつ基板が同時に存
在していてもよい。
【００３０】また、図１において、メモリ１５−１〜１
５−ｎは同じアクセス速度を持つ場合を説明していた
が、異なっていてもよい。メモリ１５−１〜１５−ｎそ
れぞれに対して特定番地に特定データをもたせておき、
ＣＰＵは上記リードアクセスを各メモリ１５−１〜１５
−ｎに対して順に実行する。クロック周波数ｆCPU は、
各メモリに対してそれぞれ求められ、クロック周波数記
憶回路１２に記憶される。このようにして、同一基板上
に異なるメモリが存在してもＣＰＵは各メモリに対応し
て最適な周波数を設定することができる。
５−ｎは同じアクセス速度を持つ場合を説明していた
が、異なっていてもよい。メモリ１５−１〜１５−ｎそ
れぞれに対して特定番地に特定データをもたせておき、
ＣＰＵは上記リードアクセスを各メモリ１５−１〜１５
−ｎに対して順に実行する。クロック周波数ｆCPU は、
各メモリに対してそれぞれ求められ、クロック周波数記
憶回路１２に記憶される。このようにして、同一基板上
に異なるメモリが存在してもＣＰＵは各メモリに対応し
て最適な周波数を設定することができる。
【００３１】このようにクロック周波数記憶回路１２
に、メモリ空間毎に異なる周波数が設定された場合の
「運用モード」について以下に説明する。ＣＰＵがメモ
リをアクセスする場合には、アクセスするアドレスが予
め判っている。従って、このアクセスするアドレスを用
いて、クロック周波数記憶回路１２に記憶された周波数
を読み出す。そのクロック周波数に基づいて、クロック
ジェネレータ２がそのアドレスにあったクロック周波数
をＣＰＵ４に発生にさせる。ＣＰＵ４は、クロックジェ
ネレータ２により発生された周波数に基づき、メモリを
アクセスする。このようにして、ＣＰＵがアクセスする
アドレスに応じて、最適なクロック周波数を発生させる
ことができる。以上がメモリ空間毎にクロック周波数が
異なる場合の「運用モード」である。
に、メモリ空間毎に異なる周波数が設定された場合の
「運用モード」について以下に説明する。ＣＰＵがメモ
リをアクセスする場合には、アクセスするアドレスが予
め判っている。従って、このアクセスするアドレスを用
いて、クロック周波数記憶回路１２に記憶された周波数
を読み出す。そのクロック周波数に基づいて、クロック
ジェネレータ２がそのアドレスにあったクロック周波数
をＣＰＵ４に発生にさせる。ＣＰＵ４は、クロックジェ
ネレータ２により発生された周波数に基づき、メモリを
アクセスする。このようにして、ＣＰＵがアクセスする
アドレスに応じて、最適なクロック周波数を発生させる
ことができる。以上がメモリ空間毎にクロック周波数が
異なる場合の「運用モード」である。
【００３２】実施例２．実施例１では、メモリのアクセ
ス速度を計測し、最適なクロック周波数を計算する例を
例示したが、図３の１６のようにクロックを一定周波数
で動作させ、各メモリにアクセスする場合のウェイト数
を計算してもよい。その場合、ウェイト数ｎW は図２を
例にとると次式で満たせばよい。 （ｎW ＋２．５）＜ｎCNT ／ｆCNT ＋ｔRW＋（ｔset −ｔCNT ） ＜（ｎW ＋３．５）
ス速度を計測し、最適なクロック周波数を計算する例を
例示したが、図３の１６のようにクロックを一定周波数
で動作させ、各メモリにアクセスする場合のウェイト数
を計算してもよい。その場合、ウェイト数ｎW は図２を
例にとると次式で満たせばよい。 （ｎW ＋２．５）＜ｎCNT ／ｆCNT ＋ｔRW＋（ｔset −ｔCNT ） ＜（ｎW ＋３．５）
【００３３】実施例３．なお、上記実施例では、ＣＰＵ
搭載基板１にウェイト数記憶回路１８を搭載したが、図
４のように挿着されるメモリ搭載基板１４上にあっても
よい。この場合、ＣＰＵ搭載基板１入れ替え時に、再度
アクセス速度を計測する必要がなくなる。
搭載基板１にウェイト数記憶回路１８を搭載したが、図
４のように挿着されるメモリ搭載基板１４上にあっても
よい。この場合、ＣＰＵ搭載基板１入れ替え時に、再度
アクセス速度を計測する必要がなくなる。
【００３４】実施例４．上記実施例では、イニシャルリ
ードアクセスにより、アクセス速度を求める方法を例示
したが、イニシャルリードアクセスに限らず、所定のフ
ァイルの読み込み動作の時間によって、アクセス速度を
計測してもよい。
ードアクセスにより、アクセス速度を求める方法を例示
したが、イニシャルリードアクセスに限らず、所定のフ
ァイルの読み込み動作の時間によって、アクセス速度を
計測してもよい。
【００３５】実施例５．上記実施例では、メモリの場合
を例示したが、キャッシュやバッファやレジスタ等のそ
の他の媒体をアクセスする場合でもかまわない。また、
メモリは、メインメモリに限らずＣＰＵからアクセスで
きる周辺装置のメモリやコントローラのメモリであって
もよい。また、メモリアドレス空間を用いるのではな
く、Ｉ／Ｏアドレス空間を用いる場合であってもよい。
を例示したが、キャッシュやバッファやレジスタ等のそ
の他の媒体をアクセスする場合でもかまわない。また、
メモリは、メインメモリに限らずＣＰＵからアクセスで
きる周辺装置のメモリやコントローラのメモリであって
もよい。また、メモリアドレス空間を用いるのではな
く、Ｉ／Ｏアドレス空間を用いる場合であってもよい。
【００３６】
【発明の効果】以上のように、この発明によれば、アク
セス速度の異なる複数の媒体を搭載する場合にも、最適
なＣＰＵのアクセス速度を設定することのできるアクセ
ス制御方式を得ることができる。また、ＣＰＵアクセス
時のクロック周波数又はウェイト数の設定を媒体挿着時
に行うように構成したので、挿着前の設定が不要とな
る。また、挿着する媒体のアクセス速度がわからない場
合でも最適なアクセス速度を自動的に設定することがで
きる。
セス速度の異なる複数の媒体を搭載する場合にも、最適
なＣＰＵのアクセス速度を設定することのできるアクセ
ス制御方式を得ることができる。また、ＣＰＵアクセス
時のクロック周波数又はウェイト数の設定を媒体挿着時
に行うように構成したので、挿着前の設定が不要とな
る。また、挿着する媒体のアクセス速度がわからない場
合でも最適なアクセス速度を自動的に設定することがで
きる。
【００３７】また、この発明によれば、速度情報記憶手
段がアクセス速度情報を保持しているので、一度計算し
た速度情報を再び計算することなく、即座に何回も使用
することができる。
段がアクセス速度情報を保持しているので、一度計算し
た速度情報を再び計算することなく、即座に何回も使用
することができる。
【００３８】また、この発明によれば、クロック周波数
を計算してＣＰＵの動作速度を変更するので、媒体にあ
わせた最適な動作を提供することができる。
を計算してＣＰＵの動作速度を変更するので、媒体にあ
わせた最適な動作を提供することができる。
【００３９】また、この発明によれば、ＣＰＵのウエイ
ト数により媒体にあわせた最適な速度を提供することが
できる。また、ウエイト数を計算して記憶する場合はク
ロック周波数を変更することがないという利点がある。
また、同様に一度計算したウエイト数を媒体側に記憶さ
せておくということが可能になる。
ト数により媒体にあわせた最適な速度を提供することが
できる。また、ウエイト数を計算して記憶する場合はク
ロック周波数を変更することがないという利点がある。
また、同様に一度計算したウエイト数を媒体側に記憶さ
せておくということが可能になる。
【図１】実施例１によるクロック周波数計算回路を示す
全体構成図である。
全体構成図である。
【図２】実施例１によるクロック周波数の計算方法を説
明するための図である。
明するための図である。
【図３】実施例２によるウェイト数計算回路を示す全体
構成図である。
構成図である。
【図４】実施例３によるウェイト数計算回路を示す全体
構成図である。
構成図である。
【図５】従来例１のＣＰＵアクセス方法を表わすブロッ
ク図である。
ク図である。
【図６】従来例２のＣＰＵアクセス制御方式を表わすブ
ロック図である。
ロック図である。
【図７】従来例３のＣＰＵアクセス制御方式を表わすブ
ロック図である。
ロック図である。
【図８】従来例４のＣＰＵアクセス制御方式を表わすブ
ロック図である。
ロック図である。
【図９】従来例５のＣＰＵアクセス制御方式を表わすブ
ロック図である。
ロック図である。
【図１０】従来例６のＣＰＵアクセス制御方式を表わす
ブロック図である。
ブロック図である。
【図１１】従来例７のＣＰＵアクセス制御方式を表わす
ブロック図である。
ブロック図である。
１ ＣＰＵが搭載されている基板 ２ クロックジェネレータ ３ ＣＰＵクロック ４ ＣＰＵ ５ ＣＰＵバス ６ コンパレータ ７ コンパレータ出力 ８ カウンタ ９ カウンタ出力 １０ クロック周波数計算回路 １１ クロック周波数 １２ クロック周波数記憶回路 １３ クロック周波数制御信号 １４ メモリ搭載基板 １５ メモリ １６ ウェイト数計算回路 １７ ウェイト数 １８ ウェイト数記憶回路 １９ ウェイト数制御信号 ２０ デコーダ ２１ デコーダ出力 ２２ クロック制御回路
Claims (4)
- 【請求項１】 媒体をアクセスするＣＰＵのアクセス制
御方式において、以下の要素を有することを特徴とする
ＣＰＵアクセス制御方式 （ａ）上記媒体のデータの読み込みを指示するＣＰＵ、 （ｂ）上記媒体から読み込まれたデータとあらかじめ定
められた所定データとの一致を比較する比較手段、 （ｃ）上記ＣＰＵの読み込みの指示から、上記比較手段
によるデータの一致までの時間を計測するカウンタ、 （ｄ）上記カウンタの計測結果に基づいて媒体のアクセ
ス速度情報を求める速度計算手段、 （ｅ）上記ＣＰＵをアクセス速度情報に基づく速度で動
作させるＣＰＵ動作手段。 - 【請求項２】 上記ＣＰＵ動作手段は、上記速度計算手
段により求められたアクセス速度情報を記憶する速度情
報記憶手段を備えたことを特徴とする請求項１記載のＣ
ＰＵアクセス制御方式。 - 【請求項３】 上記速度計算手段は、ＣＰＵのクロック
周波数を計算し、上記速度情報記憶手段はＣＰＵのクロ
ック周波数を記憶することを特徴とする請求項２記載の
ＣＰＵアクセス制御方式。 - 【請求項４】 上記速度計算手段は、ＣＰＵのウエイト
数を計算し、上記速度情報記憶手段はＣＰＵのウエイト
数を記憶することを特徴とする請求項２記載のＣＰＵア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300213A JPH07152635A (ja) | 1993-11-30 | 1993-11-30 | Ｃｐｕアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5300213A JPH07152635A (ja) | 1993-11-30 | 1993-11-30 | Ｃｐｕアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152635A true JPH07152635A (ja) | 1995-06-16 |
Family
ID=17882084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5300213A Pending JPH07152635A (ja) | 1993-11-30 | 1993-11-30 | Ｃｐｕアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257251A (ja) * | 2006-03-23 | 2007-10-04 | Nec Corp | 情報処理装置、プロセッサ動作クロック周波数の検証方法及びプロセッサ動作クロック周波数の検証プログラム |
| WO2017043161A1 (ja) * | 2015-09-09 | 2017-03-16 | ソニー株式会社 | メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法 |
-
1993
- 1993-11-30 JP JP5300213A patent/JPH07152635A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257251A (ja) * | 2006-03-23 | 2007-10-04 | Nec Corp | 情報処理装置、プロセッサ動作クロック周波数の検証方法及びプロセッサ動作クロック周波数の検証プログラム |
| WO2017043161A1 (ja) * | 2015-09-09 | 2017-03-16 | ソニー株式会社 | メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法 |
| JP2017054274A (ja) * | 2015-09-09 | 2017-03-16 | ソニー株式会社 | メモリコントローラ、記憶装置、情報処理システムおよびメモリ制御方法 |
| US10838887B2 (en) | 2015-09-09 | 2020-11-17 | Sony Corporation | Memory controller, storage device, information processing system, and memory control method |
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