JPH07152806A

JPH07152806A - 回路合成システム

Info

Publication number: JPH07152806A
Application number: JP6254107A
Authority: JP
Inventors: Michael R Cantone; アール．カントンマイケル; Nam-Sung Woo; − サングウーナム
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1993-09-27
Filing date: 1994-09-26
Publication date: 1995-06-16
Also published as: CA2126265A1; EP0645723A3; US5594657A; EP0645723A2

Abstract

(57)【要約】【目的】ＦＰＧＡ合成において、データパス回路とラ
ンダム論理回路の両方をサポートする。【構成】パラメータ化可能モジュールのセットを提供
し、回路をそれらのモジュールの集合体として記述す
る。この回路記述を使用して、高度な最適化法を使用し
て特定のＦＰＧＡでの実装のための技術マップ記述を生
成する。その後、マップされた回路は、従来のＣＡＤツ
ールによって配置配線される。回路を記述する際に、テ
キスト言語またはグラフィックツールのいずれを使用す
ることも可能である。グラフィックツールは、自動的に
回路のテキスト言語記述を生成する。特に、ＦＰＧＡの
論理セルがいくつ使用されるか、各論理セルの機能およ
び配置、ならびに、論理セルがどのように接続されるか
を決定する。その後、出力は、配置配線のために他の低
水準のＣＡＤツールによって使用することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的に、電子回路の
コンピュータ支援設計（ＣＡＤ）に関し、特に、電子回
路の高水準記述からフィールドプログラマブルゲートア
レイ（ＦＰＧＡ）を製造するための合成システムに関す
る。本システムは、高品質の結果を生成しつつ、設計に
おける高水準の抽象化をユーザに提供し、ユーザをＦＰ
ＧＡのアーキテクチャの詳細から解放する。

【０００２】

【従来の技術】フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）は、プログラマブルな論理セルのマトリク
スと、プログラマブルな論理セル間のプログラマブルな
配線とからなる。各論理セルは、一般的に、スタティッ
クＲＡＭセル、マルチプレクサおよびフリップフロップ
のようなさまざまな電子素子を含む。各論理セルの機能
は、スタティックＲＡＭセルに書き込み、論理セルの内
部配置を変えることによってプログラムすることができ
る。

【０００３】同様に、ＦＰＧＡ内の論理セルは、プログ
ラマブル接続点（例えば、スタティックＲＡＭセルまた
はアンチヒューズ点）によって相互に接続されて、プロ
グラマブ配線を可能にする。これらのスタティックＲＡ
Ｍセルに書き込むことにより、論理セル間の配線をプロ
グラムし、ＦＰＧＡの配置を決定することが可能であ
る。

【０００４】まず、第１世代のＦＰＧＡはランダム論理
回路の実装に適合していた。ランダム論理回路は、制御
機能を実装するための、論理ゲートのような電子素子の
集合体である。当時存在したＣＡＤ設計ツールはこれら
の第１世代ＦＰＧＡに適合していた。

【０００５】続いて開発された次世代のＦＰＧＡはデー
タパス回路をサポートしていた。データパス回路は、デ
ータをグループとして操作する回路である。例えば、デ
ータパス回路の基本要素には、アキュムレータ、レジス
タ、メモリなどがある。例えば、ＡＴ＆Ｔによって開発
された、最適化再配置可能セルアレイ（ＯＲＣＡ）ＦＰ
ＧＡは、多くの方法でデータパス回路をサポートしてい
る。プログラマブル論理クラスタ（ＰＬＣ）と呼ばれる
各論理セルは、４ビットデータまたは１対の４ビットデ
ータに対するデータ操作動作を実行する。各ＰＬＣは、
加算および減算動作のための高速なキャリーロジックを
含む。このキャリーロジックは、ＰＬＣが（４ビット
の）カウンタとして使用されるときにも使用される。各
ＰＬＣは１６×４ＲＡＭとして使用可能である。配線構
造は４ビット幅の配線をサポートする。

【０００６】

【発明が解決しようとする課題】現在のＣＡＤシステム
は、第２世代ＦＰＧＡのデータパス機能を利用すること
ができない。その理由は、現在のＣＡＤシステムはラン
ダム論理回路用に適合しており、データパス回路をうま
く扱えないためである。

【０００７】

【課題を解決するための手段】本発明は、データパス回
路とランダム論理回路の両方をサポートするＦＰＧＡ合
成システムである。本発明は、パラメータ化可能モジュ
ールのセットをユーザに提供し、回路をそれらのモジュ
ールの集合体として記述することを可能にする。この回
路記述を使用して、本発明は、高度な最適化法を使用し
て特定のＦＰＧＡでの実装のための技術マップ記述を生
成する。その後、マップされた回路は、従来のＣＡＤツ
ールによって配置配線される。回路を記述する際に、ユ
ーザはテキスト言語またはグラフィックツールのいずれ
を使用することも可能である。グラフィックツールは、
自動的に、回路のテキスト言語記述を生成する。

【０００８】特に、本発明は、ＦＰＧＡの論理セルがい
くつ使用されるか、各論理セルの機能および配置、なら
びに、論理セルがどのように接続されるかを決定する。
その後、本発明の出力は、配置（すなわち、ＦＰＧＡチ
ップ内のどこに各論理セルを配置するか）および配線
（すなわち、論理セル間の接続）のために他の低水準の
ＣＡＤツールによって使用することができる。

【０００９】本発明は多くの利点を有する。例えば、本
発明は、現在のＦＰＧＡのデータパス回路を利用する。
本発明は、ユーザに、回路設計に対する（ゲートおよび
フリップフロップよりも）高水準の抽象化を提供する。
これによりユーザは特定のＦＰＧＡのアーキテクチャの
詳細から解放され、その結果、ＦＰＧＡの回路設計の生
産性が増大する。また、本発明は、高品質の結果を生じ
る。本発明のその他の利点は、以下の実施例から容易に
明らかとなる。

【００１０】

【実施例】本発明によるシステム１１４の概観を図１に
示す。ユーザ１０２は、グラフィックツール１０４によ
って、または、回路の高水準アプリケーションネットリ
スト（ＨＡＮ）１０６言語記述を直接入力することによ
って、システムと対話する。コンパイラ／オプティマイ
ザ１０８は、ＦＰＧＡアプリケーションネットリスト
（ＦＡＮ）ファイル１１０を生成し、このＦＡＮファイ
ル１１０は、使用される特定のＦＰＧＡ技術にマップさ
れる。このＦＡＮファイルは、本発明が実行される特定
のＣＡＤシステムに適当な言語でシステムによって合成
されたＦＰＧＡ実装を記述する。ファイル１１０は、使
用される論理セルの数、各論理セルの機能（あるいは配
置）および論理セル間の接続条件を指定する情報を含
む。次に、このＦＡＮファイル１１０は、配置配線１１
２のために、低水準ＣＡＤツールへの入力として使用さ
れる。配置ツールは、ファイル１１０で指定される各論
理セルの位置を決定する。配線ツールは、ファイル１１
０における接続条件を満たすようにＦＰＧＡチップ内の
ハードウェア資源を割り当てる。これらの低水準ＣＡＤ
ツールはＦＰＧＡ実装１１６を生成することになる。

【００１１】本発明の一実施例は、図２に例示したよう
な汎用コンピュータシステムを使用して実現される。図
２は、グラフィック情報およびテキスト情報の表示用の
グラフィック画面２０４を有するグラフィック表示モニ
タ２０２と、情報のテキスト入力用のキーボード２０６
と、グラフィックデータの入力用のマウス２０８と、コ
ンピュータプロセッサ２１０とからなる汎用コンピュー
タシステム２００を示している。本発明のこの実施例で
は、コンピュータプロセッサ２１０は本発明を実行する
プログラムコードを含む。コンピュータプロセッサ２１
０は、グラフィック表示モニタ２０２、キーボード２０
６、およびマウス２０８に接続されている。ライトペン
（図示せず）のような他のグラフィック入力装置でマウ
スを置き換えることも可能である。この汎用コンピュー
タは、メインフレームコンピュータ、ミニコンピュー
タ、ワークステーション、またはパーソナルコンピュー
タのような、周知の多くの種類のうちのいずれでもよ
い。

【００１２】本発明は、以下の４つの主要な節で説明す
る。第１節で、ＨＡＮ言語の詳細な説明を「回路のテキ
スト記述」という節で行う。この節では、この言語の構
文を説明し、この言語を使用してさまざまな回路要素を
いかにして指定するかを説明する。

【００１３】第２節は「グラフィックツール」と題す
る。この節では、ＨＡＮ言語で直接回路を記述する代わ
りに、本発明のグラフィックツールを使用して回路を記
述することを説明する。

【００１４】第３節は、「ＨＡＮ記述からのＦＰＧＡ実
装の生成」という節であり、ＨＡＮ言語記述からのＦＰ
ＧＡ実装の生成について説明する。この節は、ＦＰＧＡ
実装への回路要素の合成の説明を含む。この節はまた、
本発明のさまざまな最適化技術の説明も含む。

【００１５】第４節は、「本発明を使用した回路設計」
という節であり、本発明を使用した簡単な回路の設計の
例を与える。この例は、回路を記述するためのＨＡＮ言
語の使用を例示する。この例はまた、回路を記述するた
めにグラフィックツールを使用するという代替法も例示
する。次に、この例は、ＦＰＧＡ実装へのさまざまな要
素の合成を示す。この節はまた、本発明のいくつかの最
適化技術を例示する。

【００１６】［回路のテキスト記述］ユーザは、実装し
たい回路を、高水準アプリケーションネットリスト（Ｈ
ＡＮ）言語を使用することによって記述することができ
る。ＨＡＮ言語と、図２のキーボード２０６のような入
力装置とを使用して、ユーザは、パラメータ化されたモ
ジュールを使用して回路のテキスト記述を指定する。パ
ラメータ化されたモジュールという用語を使用したの
は、各回路要素はモジュールとして記述され、その要素
を記述するためにさまざまなパラメータに値が与えられ
るためである。このことは、以下のＨＡＮ言語の説明か
ら明らかとなる。

【００１７】ＨＡＮでは、キーワードは「.」で始ま
り、キーワードのすべての文字は大文字または小文字で
ある。さらに、すべてのキーワードは行の最初のトーク
ンでなければならない。

【００１８】信号は、文字で始まる英数字列である。信
号は、アンダースコア（_）文字を含むことができる。
信号の群は配列の形式を使用することによって指定する
ことができる。信号の構文は次の通りである。

【表１】

【００１９】以後の説明では、文字「|」はＯＲを示す
ために使用する。[num1:num2]という形式において、num
1およびnum2はいずれも整数であり、第１の数は第２の
数よりも大きい。例えば、次は正しい信号である。

【表２】

【００２０】上の例では、mynet[5:0]は、６個の信号、
すなわち、mynet5、mynet4、mynet3、mynet2、mynet1お
よびmynet0の群を指定する。

【００２１】信号リストとは、空白で分離された信号の
リストである。信号リストの構文は次の通りである。

【表３】次は信号リストの例である。

【表４】

【００２２】信号を指定する場合、左端の信号は最上位
ビット（ＭＳＢ）に対応し、右端の信号は最下位ビット
（ＬＳＢ）に対応する。

【００２３】ＨＡＮでは、回路記述は.CIRCUITキーワー
ドで始まり、.ENDCIRCUITキーワードで終わる。一般
に、回路記述は次の構文を有する。

【表５】プリアンブル（preamble）記述は、一次入出力信号を記
述する６個以下のフィールドを含み、次の構文を有す
る。

【表６】 .PI signal_listは、すべての一次入力信号を指定す
る。.PO signal_listは、すべての一次出力信号を指定
する。.PC signal_listは、すべての一次クロック信号
を指定する。.PB signal_listは、すべての一次双方向
信号を指定する。.PGRsignal polarityは、大域リセッ
ト信号を指定する。

【００２４】.PGRフィールドは大域リセット信号を示
す。このフィールドは、指定した信号が指定した極性に
なると、すべての記憶要素がリセットされることを示
す。この大域リセットは非同期リセットである。極性フ
ィールドの構文は、

【表７】である。この極性の構文において、HIGH指定は「１」を
指定することと等価であり、LOW指定は「０」を指定す
ることと等価である。この極性構文は本明細書を通じて
適用される。

【００２５】上記の５つのプリアンブルフィールドがい
ずれも不要である場合、省略することができる。例え
ば、回路が一次双方向信号を有しない場合、.PBフィー
ルドは使用されない。

【００２６】回路記述のmodules_specフィールドは、回
路内のすべてのモジュールを記述する。これは以下の構
文を有する。

【表８】

【００２７】modules_specフィールドは、１個以上のmo
dule_spec記述からなる。module_spec記述の構文は以下
の通りである。

【表９】各モジュール型の構文および意味を以下で説明する。

【００２８】［メモリモジュール指定］ユーザは、メモ
リモジュールの使用を通じて、任意のサイズのメモリを
指定することができる。また、ユーザは、メモリの初期
値を与えることも可能である。メモリモジュールの構文
を以下に示す。

【表１０】 .MEMフィールドおよび.ENDMEMフィールドを除いては、
フィールドの順序は重要ではない。

【００２９】.MEMフィールドは、メモリモジュールの開
始を示す。これは３個の引数を有する。第１引数name
は、メモリの名前を示すシンボルである。第２および第
３の引数は整数である。第２引数num_rowは、メモリ内
の行の数を指定し、第３引数num_colは、メモリ内の列
の数を指定する。デフォルト値は、行数は１６であり、
列数は４である。

【００３０】.ADDRの引数はアドレス信号のリストであ
る。

【００３１】.DINフィールドおよび.DOUTフィールドは
それぞれその引数として信号リストを有する。.DINフィ
ールドおよび.DOUTフィールドの信号の数は、メモリの
列数と等しくなければならない。これらのフィールド
は、メモリモジュールに対するデータイン（DIN）信号
およびデータアウト（DOUT）信号を指定する。ユーザ定
義メモリが読み出し専用メモリ（ＲＯＭ）として使用さ
れる場合、.DINフィールドはあってはならない。

【００３２】.WRENフィールドはライトイネーブル信号
を指定し、２個の引数を有する。第１引数はライトイネ
ーブル信号の名前を示すシンボルである。第２引数は、
信号の極性を指定する。これが０すなわちLOWである場
合、ライトイネーブル信号はLOWでアクティブになる。
１すなわちHIGHである場合、HIGHでアクティブになる。
この引数のデフォルト値は１である。このメモリが読み
出し専用メモリとして使用される場合、.WRENフィール
ドを指定する必要はない。

【００３３】.TRIENフィールドは、ユーザがメモリから
３状態出力を所望する場合に使用される。このフィール
ドは３状態バッファの制御信号を指定する。このフィー
ルドの第１引数は制御信号の名前であり、第２引数はそ
の信号の極性である。制御信号が指示された極性を有す
る場合、メモリモジュールは正しい出力を生成する。そ
うでない場合、メモリモジュール出力は高インピーダン
ス状態になる。

【００３４】.INITフィールドはユーザがメモリの初期
内容を指定したい場合に使用される。このフィールドが
指定されない場合、メモリの初期値は不定である。メモ
リの列数が４以下である場合、１６進数列が初期値に使
用される。値は、左端の値が最高メモリロケーションに
ロードされ、右端の値が最低メモリロケーションにロー
ドされるように左から右へ指定される。メモリロケーシ
ョンの幅が４ビットである場合、指定される１６進数値
と等価な２進数がそのメモリロケーションにロードされ
る。例えば、指定

【表１１】は、ロケーション９に値「２」すなわち２進数「００１
０」をロードし、ロケーション０に「ｆ」すなわち２進
数「１１１１」をロードする。

【００３５】メモリの列数が４より大きい場合、括弧つ
きの１６進数列が初期値を指定するために使用される。
この場合、ビットのカウントは右側に合わせる。すなわ
ち、右端から４ビットとなる。

【００３６】例えば、指定

【表１２】では、各対において、第１の１６進数は左の（すなわ
ち、上位の）３ビットであり、第２の１６進数は残りの
４ビットである。上記の例では、２進数値「０１１１０
１１」をロケーション１１にロードし、２進数値「００
０００００」をロケーション０にロードする。

【００３７】［ＡＬＵモジュール指定］ユーザは、入力
データに対するデータ操作作用を実行するＡＬＵモジュ
ールを定義することができる。ＡＬＵ指定の一般的なフ
ォーマットは以下の通りである。

【表１３】 .ALUおよび.ENDALUを除いては、ＡＬＵモジュール指定
のフィールドは任意の順序でよい。

【００３８】.ALUフィールドは、ＡＬＵモジュールの開
始を示す。これは２個の引数を有する。第１引数name
は、ＡＬＵの名前を表すシンボルである。第２引数widt
hは、ＡＬＵの幅を示す整数である。

【００３９】.TYPEフィールドはＡＬＵモジュールの型
を示す。ＡＬＵモジュールは３個の型のうちの１つを有
することができる。３個の型とは、FADD（加算器）、FS
UB（減算器）、およびFADDSUB（加算器／減算器）であ
る。ユーザは、FADDSUBのＡＬＵ型を使用するときには
制御信号を指定しなければならない。制御信号がHIGHす
なわち１であるときＡＬＵは加算器として動作し、制御
信号がLOWすなわち０であるときＡＬＵは減算器として
動作する。

【００４０】.AINフィールドおよび.BINフィールドは、
ＡＬＵモジュールの２つの入力を示す。各フィールドの
信号の数は、ＡＬＵモジュールの幅と等しくなければな
らない。

【００４１】.CINフィールドはキャリー入力信号を記述
する。その第１引数は、HIGH（論理１）、LOW（論理
０）または信号名とすることができる。信号名を第１引
数に使用するときには、第２引数はその信号の極性を指
定する。その極性が０である場合、キャリー入力信号は
反転される。極性引数のデフォルト値は１である。

【００４２】.DOUTフィールドは、ＡＬＵモジュールか
らの出力を記述する。減算作用を有するＡＬＵでは、.D
OUTフィールドの信号は.AIN信号の値から.BIN信号の値
を引いた結果となる。

【００４３】.COUTフィールドは、ＡＬＵモジュールか
らのキャリー出力信号を示す。

【００４４】［比較モジュール指定］比較モジュールの
構文は以下の通りである。

【表１４】 .DTYPEフィールドおよび.IMPLフィールドの極性引数の
両側の括弧[ ]は、括弧内の内容はオプションであるこ
とを示す。モジュール指定において、フィールド名およ
び引数の両側の括弧の、オプションのものを示すための
このような用法は、本明細書を通じて使用される。

【００４５】.CMPフィールドは、比較（コンパレータ）
モジュールの開始を示す。第１引数nameはモジュールの
名前であり、第２引数widthはコンパレータモジュール
の幅である。

【００４６】.AINフィールドおよび.BINフィールドは、
コンパレータモジュールへの入力信号を示す。各フィー
ルドの信号の数は、.CMPフィールドで指定した幅width
と等しくなければならない。

【００４７】.OUTフィールドは、ユーザがステータス信
号を記述することを可能にする。第１引数stat_type
は、ステータス信号の型を指定する。５個の型のステー
タス信号があり、それらは、EQ（Ａ＝Ｂ）、GT（Ａ＞
Ｂ）、GE（Ａ≧Ｂ）、LT（Ａ＜Ｂ）およびLE（Ａ≦Ｂ）
である。第２引数signalは出力信号の名前であり、最後
の引数polarityは出力信号の極性である。この最後の引
数が省略される場合、アクティブ（HIGH）極性がデフォ
ルトとして仮定される。

【００４８】.DTYPEフィールドは入力データの表現型を
示す。UBIN引数は、符号なし２進表現の場合に使用さ
れ、2COMP引数は、２の補数表現の場合に使用される。
このフィールドを指定しない場合、入力データは符号な
し２進数（UBIN）であると仮定される。

【００４９】.IMPLフィールドは、このコンパレータが
どのように実現されるかを指定する。SUB引数は、減算
器がこの比較と合成されることを示す。「.DTYPE 2COM
P」が使用されている場合、システムは減算器を利用し
てコンパレータを実現する。LOGIC引数は、論理回路の
ツリーが合成されることを示す。その結果、「.DTYPE 2
COMP」および「.IMPL LOGIC」を１つのコンパレータで
同時に使用した場合、システムはエラーメッセージをプ
リントする。.IMPLフィールドを指定しない場合、合成
器は減算器を利用してコンパレータを実現する。

【００５０】［マルチプレクサモジュール指定］マルチ
プレクサモジュールは、ユーザが任意の幅のマルチプレ
クサを指定することを可能にする。マルチプレクサモジ
ュールの構文は以下の通りである。

【表１５】

【００５１】.MUXフィールドはマルチプレクサモジュー
ルの開始を示す。第１引数nameはマルチプレクサの名前
を示す。第２引数widthは整数であり、マルチプレクサ
の幅を示す。

【００５２】.SELフィールドは、マルチプレクサによっ
て使用される選択信号を指定する。左端の信号が最上位
ビットである。

【００５３】.DINフィールドの第１引数numberは整数で
あり、第２引数signalは入力信号を示す。第１引数は対
応するデータ入力信号の入力ロケーションを示す。マル
チプレクサモジュールの.DINフィールドの数はマルチプ
レクサの幅に等しい。

【００５４】.DOUTフィールドはマルチプレクサの出力
信号の名前を指定する。

【００５５】.OPTフィールドは合成の最適化の目標を示
す。PERFはパフォーマンスであり、AREAは面積である。
PERFが選択された場合、オプティマイザはマルチプレク
サの最高速のＦＰＧＡ実装を合成する。AREAが選択され
た場合、オプティマイザは最小数の要素でＦＰＧＡ実装
を合成する。

【００５６】「foo_m」という名前の４：１マルチプレ
クサの例を図３に示す。このマルチプレクサはＨＡＮで
は以下のように記述される。

【表１６】

【００５７】［マルチプレクサの群］マルチプレクサの
群の指定の構文は以下の通りである。

【表１７】

【００５８】.GRMUXフィールドはマルチプレクサ群モジ
ュールの開始を示す。第１引数nameはモジュールの名前
であり、第２引数num_muxはこの群内のマルチプレクサ
の数である。最後の引数width_of_one_muxは各マルチプ
レクサの入力の数である。すべての要素マルチプレクサ
は同一の幅を有する。

【００５９】.SELフィールドは要素マルチプレクサの選
択信号を示す。

【００６０】.DINフィールドはマルチプレクサへのデー
タ入力信号を指定する。Ｎ個の.DINフィールドがなけれ
ばならない。ただし、Ｎは要素マルチプレクサの幅であ
る。第１引数numberは入力位置を示す番号である。第２
引数signal_listは、各要素マルチプレクサの指定され
た入力位置にそれぞれ接続される信号のリストである。
リスト内にはＭ個の信号がなければならない。ただし、
Ｍは群内のマルチプレクサの数である。

【００６１】.DOUTフィールドはすべての要素マルチプ
レクサからの出力信号を示す。引数にはＭ個の信号がな
ければならない。

【００６２】.OPTフィールドは、このマルチプレクサ群
が合成されるときの最適化目標を示す。PERFはパフォー
マンスであり、AREAは面積である。

【００６３】４個の２：１マルチプレクサからなる「fo
o_g」という名前のマルチプレクサ群の一例を図４に示
す。４個のマルチプレクサ４０２、４０４、４０６、４
０８はすべて同一の選択信号「sel0」を共有する。この
マルチプレクサはＨＡＮでは以下のように記述される。

【表１８】

【００６４】［レジスタモジュール指定］ユーザは任意
幅のレジスタを指定することができる。また、レジスタ
のクロック方式を選択することも可能である。以下に、
レジスタモジュール指定のフォーマットを示す。

【表１９】 .REGフィールドおよび.ENDREGフィールドを除いては、
フィールドの順序は重要でない。

【００６５】.REGフィールドはレジスタモジュールの開
始を示す。第１引数nameはレジスタモジュールの名前を
指定する。第２引数widthはレジスタモジュールの幅を
指定する。

【００６６】.CKフィールドはこのレジスタのクロック
を指定する。第１引数clock_modeはクロックモードを指
定する。この引数の構文は以下の通りである。

【表２０】 LEVEL_HIGHは、レジスタがレベル感受性であり、クロッ
クはHIGHでアクティブになることを示す。LEVEL_LOW
は、レジスタがレベル感受性であり、クロックはLOWで
アクティブになることを示す。EDGE_HIGHは、レジスタ
がクロックの立ち上がりエッジでエッジトリガされるこ
とを示す。EDGE_LOWは、レジスタがクロックの立ち下が
りエッジでエッジトリガされることを示す。

【００６７】第２引数clock_signalはクロック信号の名
前を示す。第３引数clock_enable_signalは、クロック
イネーブルとして使用される信号を指定する。この引数
が無視された場合、クロックは常にイネーブルにされ
る。最後の引数polarityはclock_enable_signalの極性
を指定する。これを指定しない場合、clock_enable_sig
nalはデフォルトとしてHIGHでアクティブになる。

【００６８】.DINフィールドはレジスタへの入力信号の
リストを指定する。.DOUTフィールドはレジスタからの
出力信号のリストを指定する。

【００６９】.RESETフィールドはレジスタのリセット機
構を示す。第１引数reset_modeはリセットモードを指定
し、その構文は以下の通りである。

【表２１】 SYNC_HIGHは、リセット信号がHIGHのときの同期リセッ
トを示す。SYNC_LOWはリセット信号がLOWのときの同期
リセットを示す。ASYNC_HIGHはリセット信号がHIGHのと
きの非同期リセットを示す。ASYNC_LOWはリセット信号
がLOWのときの非同期リセットを示す。

【００７０】第２引数reset_signalはリセット信号を指
定する。最後の引数reset_valueは、リセットされたと
きのレジスタの値を指定するビット（０または１）のス
トリングである。左端のビットはＭＳＢであり右端のビ
ットはＬＳＢである。reset_valueを指定しない場合、
すべて０というデフォルト値が使用される。

【００７１】［シフトレジスタモジュール指定］ユーザ
は任意幅のシフトレジスタを指定することができる。以
下に、シフトレジスタモジュールを指定するフォーマッ
トを示す。

【表２２】

【００７２】.SHREGフィールドはシフトレジスタモジュ
ールの開始を示す。これは２個の引数を有する。第１引
数nameはシフトレジスタモジュールの名前を示す。第２
引数widthはシフトレジスタモジュールの幅を指定す
る。

【００７３】.TYPEフィールドはシフトレジスタモジュ
ールの型を指定する。以下の表は、各型のシフトレジス
タの動作を示す。（Ｎビットレジスタに対して、ビット
Ｎ−１がＭＳＢであり、ビット０がＬＳＢである。）

【表２３】

【００７４】.DIRフィールドは、シフトの向き（すなわ
ち、右または左）を指定する。引数にRIGHTを指定した
場合、レジスタは右にのみシフトする。引数にLEFTを指
定した場合、レジスタは左にのみシフトする。引数にBI
DIRを指定した場合、シフト方向はsignalの値によって
決定される。signalの値がHIGHすなわち１である場合、
右にシフトする。そうでない場合、左にシフトする。

【００７５】.PLOADフィールドは、並列ロード情報を記
述する。第１引数load_signalはLOAD信号を示す。第２
引数polarityは、ロード動作が行われるときを示す。第
３引数signal_listは、並列入力信号のリストである。
例えば、polarityがHIGHである場合、シフトレジスタ
は、LOAD信号がHIGHでありクロック信号がアクティブの
ときに並列入力信号の値を取得する。第３引数の信号の
数はシフトレジスタの幅に等しくなければならないこと
に注意する。

【００７６】.MSBINフィールドは、HIGH、LOW、または
最上位ビット位置への直列入力信号のいずれかを示す。
シフトレジスタの型がLOGICでありシフト方向がRIGHTで
ある場合、シフトレジスタのＭＳＢは、値HIGH、LOW、
またはクロック後の指定された信号の値を有する。この
フィールドを指定しない場合、値０が直列入力として使
用される。

【００７７】.LSBINフィールドは、HIGH、LOW、または
最下位ビット位置への直列入力信号のいずれかを示す。
シフトレジスタの型がLOGICでありシフト方向がLEFTで
ある場合、シフトレジスタのＬＳＢは、値HIGH、LOW、
またはクロック後の指定された信号の値を有する。この
フィールドを指定しない場合、値０が直列入力として使
用される。

【００７８】.DOUTフィールドは、シフトレジスタの並
列出力信号を示す。引数の信号の数はシフトレジスタの
幅に等しくなければならない。

【００７９】.MSBOUTフィールドはシフトレジスタのＭ
ＳＢの信号名を示す。.LSBOUTフィールドはシフトレジ
スタのＬＳＢの信号名を示す。シフトレジスタモジュー
ルは、.DOUTフィールド、.MSBOUTフィールドまたは.LSB
OUTフィールドのうちの少なくとも１つを有しなければ
ならない。

【００８０】.CKフィールドはこのレジスタのクロック
を指定する。第１引数clock_modeはクロックモードを示
す。ユーザは、２つのモードのうちの１つを選択するこ
とができる。一方のモードはEDGE_HIGHであり、レジス
タがクロックの立ち上がりエッジでエッジトリガされる
ことを示す。他方のモードはEDGE_LOWであり、レジスタ
がクロックの立ち下がりエッジでエッジトリガされるこ
とを示す。第２引数clock_signalはクロック信号の名前
を示す。第３引数clock_enable_signalは、クロックイ
ネーブルとして使用される信号を指定する。この引数が
無視された場合、クロックは常にイネーブルにされる。
第４引数はclock_enable_signalの極性である。

【００８１】.RESETフィールドはレジスタのリセット機
構を示す。このフィールドは、レジスタモジュールに関
して説明した通りである。

【００８２】［カウンタモジュール指定］ユーザは、さ
まざまな幅のアップカウンタ、ダウンカウンタ、または
アップ／ダウンカウンタを指定することができる。ま
た、並列ロード可能カウンタを指定することも可能であ
る。カウンタモジュール指定のフォーマットは以下の通
りである。

【表２４】

【００８３】.COUNTERフィールドはカウンタモジュール
の開始を示す。第１引数nameはカウンタモジュールの名
前を示す。第２引数widthはカウンタモジュールの幅を
示す。.CTYPEフィールドは、カウンタの型を示す。カウ
ンタは、UP（アップ）カウンタ、DOWN（ダウン）カウン
タ、またはUPDOWN（アップダウン）カウンタであること
が可能である。UPDOWN型を指定した場合、このフィール
ドの最後の引数は、カウンタモジュールの方向を制御す
る制御信号を指定する。この信号が０の場合、カウンタ
はUPカウンタである。この信号が１の場合、カウンタは
DOWNカウンタである。UP型またはDOWN型を使用した場
合、最後の引数はスキップされる。

【００８４】.PLOADフィールドは、カウンタの並列ロー
ド機能を表す。このフィールドを含まない場合、カウン
タは並列入力データをロードしない。第１引数load_sig
nalはロード制御信号を示す。第２引数polarityはロー
ド制御信号の有効極性を示す。最後の引数signal_list
は、入力をロードするために接続される信号のリストで
ある。ロード信号およびクロック信号がアクティブにな
ると、カウンタはこの信号のリストから値を取得する。

【００８５】.DOUTフィールドはカウンタからの出力信
号のリストを指定する。.COUTフィールドはカウンタか
らのキャリー出力信号を指定する。キャリー信号は、す
べての出力が「１」であるようなクロック期間中にHIGH
となる。

【００８６】.CKフィールドはカウンタモジュールのク
ロックを指定する。このフィールドは、レジスタモジュ
ールに関して説明した通りである。

【００８７】.RESETフィールドはカウンタのリセット機
構を指定する。このフィールドは、レジスタモジュール
に関して説明した通りである。

【００８８】［３状態バッファ指定］ユーザは３状態バ
ッファを指定することができる。３状態バッファのセッ
トを指定する構文は以下の通りである。

【表２５】

【００８９】.TBUFフィールドは３状態バッファモジュ
ールの開始を示す。第１引数nameは３状態バッファモジ
ュールの名前を示す。第２引数numberは３状態バッファ
モジュール内のバッファの数を示す。

【００９０】.ENABLEフィールドはバッファのイネーブ
ル信号を記述する。第１引数signalはイネーブル信号の
名前を示す。第２引数polarityは、３状態バッファがHI
GIでアクティブになるかLOWでアクティブになるかを指
定する。polarity引数のデフォルト値は１である。

【００９１】.DINフィールドはバッファのデータ入力信
号を記述する。.DOUTフィールドはバッファのデータ出
力信号を記述する。

【００９２】［有限状態マシン指定］ユーザは有限状態
マシンを指定することができる。有限状態マシンを指定
する構文は以下の通りである。

【表２６】

【００９３】.FSMフィールドは有限状態マシン（ＦＳ
Ｍ）モジュールの開始を示す。その引数nameはＦＳＭの
名前である。

【００９４】.INフィールドはＦＳＭの入力信号を記述
する。ここにはクロック信号およびリセット信号を含め
てはならない。

【００９５】.COMBOUTフィールドは、ＦＳＭによって生
成されるが、別のフリップフロップによって記憶されな
い出力信号を指定する。一般的に、ＦＳＭからの出力信
号はこの種別に属する。

【００９６】.REGOUTフィールドは、このＦＳＭの記憶
されなければならない出力信号を示す。すなわち、この
型の各出力信号に対して、（有限状態マシンのもの以外
の）追加のフリップフロップを使用しなければならな
い。

【００９７】.STATEフィールドは、ＦＳＭの状態の名前
を示す。ＦＳＭの状態を実現するためにはフリップフロ
ップのみが使用される。.STATEフィールドは.RESETフィ
ールド、.EQSフィールドおよび.TRANSフィールドの前に
現れなければならない。状態名は、回路記述または部分
回路記述内では一意的でなければならない。

【００９８】.CKフィールドはクロック信号およびその
型を記述する。引数clock_modeおよびclock_signalは、
レジスタモジュールに関して説明した通りである。

【００９９】.RESETフィールドは、ＦＳＭのリセット信
号およびリセット状態を示す。reset_modeおよびreset_
signalは、レジスタモジュールに関して説明した通りで
ある。reset_stateは、リセットされたときのＦＳＭの
状態を示す。リセット信号がアクティブになると、有限
状態マシンはreset_stateで指定された状態になる。

【０１００】.EQSフィールドは、１行ごとに、ブール等
式のセットを含む。各ブール等式は Variable = Expression というフォーマットを有する。

【０１０１】このフィールドの等式は、このＦＳＭの出
力変数を指定することができる。このフィールドの等式
はまた、ＦＳＭで使用されている一時変数を指定するこ
ともできる。等式の詳細なフォーマットは後述する
（「ブール等式指定」の節）。

【０１０２】.TRANSフィールドは、１行ごとに、状態遷
移関数のセットを含む。各状態遷移は以下のフォーマッ
トを有する。 present_state next_state expression

【０１０３】例えば、図５のような３個の状態（Ｓ１
（５０２）、Ｓ２（５０４）およびＳ３（５０６））を
有するＦＳＭを考える。このマシンは２個の入力信号ａ
およびｂを有する。このマシンの状態遷移は以下のよう
に表される。

【表２７】

【０１０４】［ランダム論理記述］データパスモジュー
ルに加えて、ユーザはＨＡＮ言語でランダム論理を指定
することができる。ユーザは、組合せ関数およびフリッ
プフロップを指定することができる。

【０１０５】ランダム論理回路記述の構文は以下の通り
である。

【表２８】

【０１０６】ブール等式またはキューブ（ＣＵＢＥ）フ
ォーマットでブール関数を指定することができる。

【０１０７】ブール関数指定の構文は以下の通りであ
る。

【表２９】

【０１０８】［ブール等式指定］ユーザがブール等式を
使用してブール関数を指定したい場合、そのフォーマッ
トは以下の通りである。

【表３０】

【０１０９】ブール式に対して以下の演算子がサポート
されている。

【表３１】評価の順序を変えるために括弧を使用することができ
る。

【０１１０】例えば、３個の入力（ａ、ｂおよびｃ）と
１個の出力（ｙ）を有する論理ＡＮＤゲートを記述する
には、以下のブール等式を使用する。

【表３２】

【０１１１】［キューブ指定］ユーザがキューブフォー
マットを使用してブール関数を指定したい場合、そのフ
ォーマットは以下の通りである。

【表３３】

【０１１２】.CUBEフィールドはキューブモジュールの
開始を示す。引数signalは出力信号を示す。

【０１１３】.INフィールドは入力信号を示す。

【０１１４】.TBLフィールドはブール関数を記述する。
この表の列数は入力信号の数＋１である。各列は対応す
る入力信号を表す。例えば、表の第１行の「１」は第１
入力信号のアクティブ状態を表す。「０」はその信号の
非アクティブ状態を表す。各行の最終列は、入力信号の
指定された組合せによる出力信号を示す。表には複数の
行が存在することも可能である。各行は入力信号のアク
ティブ状態および非アクティブ状態と、出力信号の対応
する状態との組合せを示す。

【０１１５】例えば、３個の入力（ａ、ｂおよびｃ）と
１個の出力（ｙ）を有する論理ＡＮＤゲートを記述する
には、以下のキューブフォーマットを使用する。

【表３４】

【０１１６】［フリップフロップの指定］本発明はフリ
ップフロップを表すために以下の構成をサポートしてい
る。

【表３５】

【０１１７】.FFフィールドはフリップフロップ指定の
開始を示す。引数はフリップフロップの名前である。

【０１１８】.DINフィールドはフリップフロップの入力
信号を指定する。.DOUTフィールドはフリップフロップ
の出力信号を指定する。

【０１１９】.CKフィールドはフリップフロップのクロ
ックを指定する。このフィールドは、レジスタモジュー
ルに関して説明した通りである。

【０１２０】.RESETフィールドはフリップフロップのリ
セット信号およびリセット値を示す。引数reset_modeお
よびreset_signalは、レジスタモジュールに関して説明
した通りである。reset_valueは、リセットされたとき
のフリップフロップの状態を示す。

【０１２１】.ENDFFフィールドはフリップフロップ記述
の終了を示す。

【０１２２】［部分回路指定］ユーザは、回路指定内で
部分回路を利用することが可能であり、これによって、
回路の階層的記述が可能となる。部分回路を指定する構
文は以下の通りである。

【表３６】

【０１２３】.SUBCKTフィールドは部分回路モジュール
の開始を示す。引数は部分回路モジュールの名前であ
る。

【０１２４】.REFNAMEフィールドは、この部分回路によ
って参照される実際の回路の名前を示す。引数は参照さ
れる回路の名前である。

【０１２５】.INフィールドは、部分回路への入力信号
のリストである。この信号は、位置に基づいて、参照さ
れる回路の一次入力信号に一致する。

【０１２６】.OUTフィールドは、部分回路からの出力信
号のリストである。この場合も、この信号は、位置に基
づいて、参照される回路の一次出力信号に一致する。

【０１２７】.BIフィールドは、部分回路との間の双方
向信号のリストを記述する。この信号は、位置に基づい
て、参照される回路の一次双方向信号に一致する。

【０１２８】.CKフィールドは、部分回路へのクロック
信号を示す。これも同様に、この信号は、位置に基づい
て、参照される回路の一次クロック信号に一致する。

【０１２９】上記の部分回路定義によって、ユーザは、
アプリケーション回路の階層的記述が可能となる。

【０１３０】［グラフィックツール］ＨＡＮ言語を使用
して回路記述を入力する代わりに、ユーザはグラフィッ
クツールを使用して回路を記述することも可能である。
グラフィックツールは、ユーザの回路のグラフィック記
述をＨＡＮ言語に翻訳する。

【０１３１】グラフィックツールはウィンドウ型の環境
である。グラフィックツールは、グラフィックディスプ
レイ画面にウィンドウ型のエディタを表示する。図６の
ように、ウィンドウ６００のレイアウトは、上部の３個
の水平バンド６０２、６０４、６０６と、これらの３個
のバンドの下のツールの左側の比較的大きいキャンバス
領域６０８と、３個のバンドの下のツールの右側の小さ
いパネル領域６１０とからなる。パネル領域は、レジス
タ６１１、メモリ６１２、ＡＬＵ６１３、３状態バッフ
ァ６１４、カウンタ６１５、有限状態マシン６１６、ロ
ジック（論理回路）６１７、デコーダ６１８、パリティ
６１９、シフトレジスタ６２０、マルチプレクサ６２
１、マルチプレクサ群６２２、コンパレータ６２３、ア
キュムレータ６２４、および一次Ｉ／Ｏ６２５のよう
な、設計要素（すなわちモジュール）を表すいくつかの
アイコンを含む。

【０１３２】ウィンドウの上部にある水平バンド６０２
はタイトル領域である。この領域はツールの名前を示
す。

【０１３３】タイトル領域６０２の下の水平バンド６０
４はメッセージ領域である。メッセージ領域は、ユーザ
がグラフィックツールに要求した動作の状態をユーザに
通知する。例えば、ユーザが画面でした作業をファイル
に保存する要求を実行した場合、メッセージ領域は、そ
の動作が成功したかどうかを示すメッセージを表示す
る。ユーザがキャンバス領域６０８からオブジェクトを
選択した場合、メッセージ領域はそのオブジェクトの型
（例えば、レジスタ、ＡＬＵ等）を表示する。

【０１３４】第３の水平バンド６０６はプルダウンメニ
ューバーである。この領域は、テキストを含むいくつか
の矩形領域からなる。これらの領域は、例えばコマンド
ボタンである。これらのうちの１つの上にマウスグリフ
を置き、マウスボタンを押すことにより、テキストによ
って示されるアクションが直ちに行われる。他の領域
は、例えばプルダウンメニューである。これらのうちの
１つの上にマウスグリフを置き、マウスボタンを押すこ
とによって、メニューがドロップダウンする。メニュー
選択肢のうちの１つにグリフをドラッグすることによ
り、その選択肢が暗く表示される。マウスボタンを離す
と、その選択肢に対応するアクションが行われる。

【０１３５】プルダウンメニューバーの下の大きい矩形
領域はキャンバス領域６０８である。これは、ユーザが
設計作業を行うところである。

【０１３６】グラフィックツールを使用して設計要素を
追加するためには、まず、パネル領域６１０のアイコン
上にマウスグリフを置き、マウスボタンを押すことによ
って、追加する要素を選択する。選択したものが現在の
設計要素となる。第２のステップは、その要素をキャン
バス領域６０８に置くことである。これは、キャンバス
領域６０８内のどこかにマウスグリフを置き、マウスボ
タンを押すことによって行われる。選択した設計要素が
キャンバス領域内に現れる。回路を構成するために、要
素の任意の組合せが使用可能である。アイコン上にマウ
スグリフを置き、マウスボタンを押し、そのアイコンを
新たな位置にドラッグすることによって、任意の要素を
キャンバス領域上で再配置することができる。マウスボ
タンを離すと、その要素は新たな位置に留まる。キーボ
ードのＤＥＬＥＴＥキーを押し、削除したい要素上にマ
ウスグリフを移動し、マウスボタンを押すことによっ
て、要素を削除することができる。その項目は消失す
る。

【０１３７】設計要素をキャンバス領域６０８に置いた
後、それらの要素に属性を割り当てることができる。例
えば、レジスタは設計要素であり、例えば４ビット幅
が、そのレジスタに対して選択された属性である。入力
信号および出力信号もまた、設計要素に割り当てられる
ことがある属性である。このプロセスの第１ステップ
は、対象とする要素上にマウスグリフを置き、マウスボ
タンをダブルクリックすることによって、属性を編集す
る要素を選択することである。どの型の項目が選択され
ているかを示すメッセージがメッセージ領域６０４に表
示される。次に、プルダウンメニューバー６０６上の適
当なメニューから編集機能を選択する。

【０１３８】ユーザが値を指定することができるさまざ
まなフィールドを有するマルチボックス６３０が現れ
る。このボックスは、要素の型に応じて異なる。レジス
タモジュールに対するマルチボックスを６３０に示す。
マルチボックスは、選択した設計要素の属性の入力をユ
ーザに促す。図示した例では、マルチボックスは、レジ
スタ属性Ｎａｍｅ（名前）、Ｗｉｄｔｈ（幅）、Ｉｎｐ
ｕｔｓ（入力）、Ｏｕｔｐｕｔｓ（出力）、Ｃｌｏｃｋ
（クロック）およびＲｅｓｅｔ（リセット）の入力を促
している。これらの属性は、レジスタモジュールのＨＡ
Ｎ言語記述で要求されるフィールドおよび引数に対応す
る。事前に定義された各設計要素に対して、その設計要
素の属性を入力するために、対応するマルチボックスが
使用される。このようにして、選択したすべての設計要
素に属性を付加することができる。

【０１３９】ある要素への入力が他の要素の出力である
場合、グラフィックツールは、このデータ依存性を示す
有向弧をそれらの間に自動的に描画する。例えば、図６
で、ＣＮＴ１（６５０）の出力はＭＥＭ１（６５６）へ
の入力である。グラフィックツールは、この関係を示す
ために、画面に自動的に有向弧６５４を表示する。

【０１４０】ユーザは、要素について、名前、入力、お
よび出力を含むような情報の多いビュー（要素ごとの画
面）を見たい場合、プルダウンメニューバーから適当な
コマンドを選択することができる。これによって、図７
のように設計要素が表示される。例えば、このビューで
は、カウンタＣＮＴ１は、要素の名前、型、入力、およ
び出力に関する情報を含むボックス７０２として示され
ている。同様のビューがメモリＭＥＭ１（７０４）およ
びレジスタＲＥＧ１（７０６）についても表示されてい
る。

【０１４１】ユーザは、設計要素間の接続ラインの形式
を変更することも可能である。プルダウンメニューから
適当なコマンドを選択することによって、ユーザは、図
６に示したような有向弧６５４から、図７に示したよう
な無向（幅広）ライン７０８に、接続ラインの形式を変
更することができる。

【０１４２】図６および図７は、後述の「本発明を使用
した回路設計」という節で、回路例の説明とともにさら
に詳細に説明する。

【０１４３】グラフィックツールを使用する際に、設計
者は、事前に定義された要素を使用するだけでなく、要
素の集合からマクロを定義すること、すなわち、事前に
定義された要素から新たなオブジェクトを導出すること
も可能である。設計者が新たな要素を定義することを選
択した場合、新しいアイコンが作成される。本発明の、
マクロ定義およびオブジェクト導出の点について、図８
を参照して説明する。

【０１４４】ステップ８０２で、設計者が設計要素を選
択すると、ステップ８０４で、グラフィックツールは、
選択されたオブジェクトが事前に定義された設計要素で
あるかどうか判断する。事前に定義されたものである場
合、ステップ８０６で、システムは、上記のように、そ
の設計要素の属性を設計者に尋ねる。ステップ８０８
で、設計中にさらにオブジェクトが存在すると判断され
た場合、システムはステップ８０２に戻り、設計者は設
計にさらに要素を追加することができる。

【０１４５】設計者によって選択された要素が事前に定
義されていない場合、ステップ８１０で、システムは、
ユーザがマクロを定義すること、すなわち、新たな設計
要素を導出することを求めているかどうかを判断する。
設計者がマクロを定義することを求めている場合、シス
テムはステップ８１２に進む。設計者は、設計要素の集
合をまとめてそれらをマクロと呼び、設計において使用
することができる。基礎となる設計要素の任意のフィー
ルドに、定数または変数としてタグを付けることができ
る。変数としてタグを付けられた場合、そのオブジェク
トが設計で使用されるように選択されると、属性を要求
するマルチボックスがその変数に対する属性を要求す
る。属性が定数としてタグを付けられた場合、マクロ定
義ステップ８１２中にその属性に値が割り当てられ、そ
れに対するフィールドはマルチボックス中には現れな
い。ユーザがマクロを定義した後、ステップ８１４でテ
ンプレートが作成される。この定義されたマクロは、他
の事前に定義された設計要素として設計者によって使用
されることが可能である。続いてステップ８０６で、シ
ステムは、現在の設計で使用されるこのマクロに対する
変数属性を問い合わせる。

【０１４６】設計者によって選択された要素が事前に定
義されていない場合、ユーザは、ステップ８１６で、新
たな型の設計要素を導出することができる。グラフィッ
クツールによって、既に提供されているアトム型（基本
単位の型）から新たなオブジェクト型の導出が可能とな
る。例えば、ＡＬＵはシステム定義のアトム型である。
これは、幅および型（例えば、加算器、減算器等）を含
めて、設計者が設定することが可能ないくつかのパラメ
ータを定義する。８ビット加算器を頻繁に使用する設計
者は、型パラメータを加算器に設定し、幅パラメータを
８に設定したＡＬＵ型から新たなオブジェクトを「導
出」することができる。設計者が新たな設計要素を定義
した後、ステップ８１４でテンプレートが作成される。
この導出された型に一意的なアイコンを付けることが可
能であり、その後設計者はそれを事前に定義されたオブ
ジェクトとして使用することができる。設計者がこの新
たな型を使用することを選択すると、属性を問い合わせ
るマルチボックスが、型フィールドおよび幅フィールド
を除いて、ＡＬＵオブジェクトに通常関連するすべての
パラメータに対する属性を要求する。このインタフェー
スの固有の機能により、オブジェクト導出のオブジェク
ト指向概念が、グラフィックインタフェースを通じてエ
ンドユーザに延長される。

【０１４７】導出された設計要素という概念は、設計要
素の階層の作成を意味する。要素導出は、属性の継承と
いう概念を使用するため、強力な概念である。導出され
た設計要素は、その親の設計要素のすべてのパラメータ
および属性を継承するため、多くの場合、マクロ方式よ
りも少ない作業で、カスタム設計要素ライブラリを作成
することができる。

【０１４８】設計者がグラフィックツールを使用して設
計を完了すると、条件８０８の結果は「Ｎ」となり、シ
ステムは、ステップ８１８で、回路のグラフィック表現
をＨＡＮ言語に翻訳する。続いて、このＨＡＮ言語は、
コンパイラ／オプティマイザへの入力として使用され
る。

【０１４９】［ＨＡＮ記述からのＦＰＧＡ実装の生成］
コンパイラ／オプティマイザは、ＨＡＮフォーマットで
入力を読み込み、技術マップＦＰＧＡ記述を生成する。
これから、上記のＡＴ＆ＴのＯＲＣＡＦＰＧＡに関し
て、コンパイラ／オプティマイザの動作を説明する。し
かし、以下で説明する技術は他のメーカからの他のＦＰ
ＧＡチップにも適合させることが可能であり、ＯＲＣＡ
ＦＰＧＡチップはここでは単に例示の目的で使用して
いるだけである。

【０１５０】［ＯＲＣＡＦＰＧＡの１個のＰＬＣの機
能］上記のように、ＯＲＣＡＦＰＧＡの論理セルは、
プログラマブル論理クラスタ（ＰＬＣ）と呼ばれる。１
個のＯＲＣＡＦＰＧＡチップには数百個のＰＬＣがあ
る。図９に示したように、１個のＰＬＣ９０２は、４個
のルックアップテーブル（ＬＵＴ）９０４、９０６、９
０８、９１０を含み、これらはそれぞれ１６ビットスタ
ティックＲＡＭ（ランダムアクセスメモリ）である。ま
た、ＰＬＣ９０２は、４個の（エッジトリガ）フリップ
フロップ９１２、９１４、９１６、９１８を含むが、こ
れらは（レベル感受性）ラッチとして設定することも可
能である。また、ＰＬＣは、設定可能接続ブロック９２
０および９２２を含む。

【０１５１】ＯＲＣＡＦＰＧＡの１個のＰＬＣは以下
の回路を実装することができる。その回路は、１個の１
６×４メモリ、または２個の１６×２メモリ；１個の４
ビット加算器もしくは減算器または加算器／減算器；１
個の４ビットカウンタ（アップ、ダウン、アップ／ダウ
ン、並列ロード）；１個の４ビットレジスタ；１個の４
ビット３状態バッファ、およびいくつかの論理回路であ
る。１個のＰＬＣは、上記の作用のうちのある組合せを
実装することも可能である。

【０１５２】以下で説明するように、各ユーザ定義モジ
ュールに対して、コンパイラ／オプティマイザは、設定
されたＰＬＣおよびそのＰＬＣ間の接続を含む最適化さ
れた設計を生成する。その結果得られる設計はＰＬＣの
ネットリストとも呼ばれる。

【０１５３】コンパイラ／オプティマイザの動作の流れ
図を図１０に示す。ステップ１００２でＨＡＮ記述が提
示され、コンパイラ／オプティマイザに読み込まれる。
このＨＡＮ記述は、ＨＡＮ言語をテキストとして入力す
ることによって、または、グラフィックツールを使用し
てＨＡＮ言語を生成することによって、作成される。ま
ずステップ１００４で、コンパイラ／オプティマイザ
は、ＨＡＮ記述から入出力信号を読み取る。次にコンパ
イラ／オプティマイザは、ステップ１００６でパラメー
タ化されたモジュールを読み取り、ステップ１００８
で、そのモジュールおよびそれに接続されている信号を
保存する。ＨＡＮ記述から読み取るべきモジュールがさ
らにある場合、条件１０１０の結果はＹｅｓであり、コ
ンパイラ／オプティマイザはステップ１００６で次のパ
ラメータ化モジュールを読み取る。このプロセスは、さ
らに読み取るべきモジュールがなくなるまで継続する。
すべてのモジュールが読み取られると、コンパイラ／オ
プティマイザはフェーズ１最適化ステップ１０１２を実
行する。

【０１５４】［フェーズ１最適化］図１１を参照してフ
ェーズ１最適化について説明する。まず、ステップ１１
０２で、回路内のすべての記憶要素（例えば、レジス
タ、シフトレジスタ、カウンタ、有限状態マシン、およ
び部分回路）が解析される。ステップ１１０４で、回路
内のすべての記憶要素が同一の非同期リセット信号を使
用し、リセット信号の極性が同一である場合、局所リセ
ット信号はＦＰＧＡチップの大域（チップ全体の）リセ
ット信号に置き換えられる。有限状態マシンに関して
は、有限状態マシンがある始状態を有し、その始状態が
非同期リセット信号によってトリガされる場合、コンパ
イラ／オプティマイザは、その始状態に対応するフリッ
プフロップのプリセットポートにリセット信号を加え
る。

【０１５５】次に、コンパイラ／オプティマイザは、ス
テップ１１０６で、隣接するモジュールの信号極性をチ
ェックし、ステップ１１０８でその極性を変化させ、そ
の変化によってさらに効率的な実装が得られるかどうか
検査する。例えば、図１２の回路を考える。この回路
は、８ビットコンパレータ１２０２と８ビットシフトレ
ジスタ１２０４を含む。シフトレジスタ１２０４は、Ｌ
／Ｓ’信号１２０８がHIGHである場合に入力データＣ
［７：０］１２０６をロードし、Ｌ／Ｓ’信号１２０８
がLOWであるときには内容をシフトする。ＡＴ＆ＴのＯ
ＲＣＡＦＰＧＡを使用すると、等しい出力がLOWでア
クティブである場合、２個のＰＬＣを使用して８ビット
等式チェッカが実装可能である。出力がHIGHでアクティ
ブである場合にはインバータを追加しなければならず、
追加のＰＬＣが必要となる。この場合、コンパイラ／オ
プティマイザはシフトレジスタ１２０４のＬ／Ｓ’信号
１２０８の極性をLOWでアクティブになるように変更
し、そのようにシフトレジスタを合成する。その結果、
この回路を実現するに必要となるＰＬＣは１個少なくな
る。

【０１５６】図１０に戻って、フェーズ１最適化ステッ
プ１０１２が完了した後、次のステップ１０１４はモジ
ュール合成および技術マップである。このステップで
は、ＨＡＮ言語で記述された各モジュールがＦＰＧＡの
ＰＬＣへと合成される。

【０１５７】［モジュール合成］［メモリモジュールのコンパイル］コンパイラ／オプテ
ィマイザは各ユーザ定義メモリをＰＬＣへとコンパイル
する。ユーザ定義メモリの行の総数が１６より大きい場
合、コンパイラ／オプティマイザはアドレスデコード回
路および３状態バッファを導入する。例えば、図１３の
（Ａ）に１３０２として示した３２行４列のユーザ定義
メモリを考える。このメモリモジュールは、ＯＲＣＡ
ＦＰＧＡ実装では２個の１６×４メモリユニットに分割
しなければならない。その理由は、上記のように、各Ｐ
ＬＣは１個の１６×４メモリを実装することができるだ
けであるからである。コンパイラ／オプティマイザは図
１３の（Ｂ）に示したようにコンパイルされた回路を生
成し、この回路に３個のＰＬＣ１３０４、１３０６、お
よび１３０８を割り付ける。１個の１６×４メモリ１３
１０および４個の３状態バッファ１３１２がＰＬＣ１３
０６に割り付けられ、１個の１６×４メモリ１３１４お
よび４個の３状態バッファ１３１６がＰＬＣ１３０８に
割り付けられる。２個のゲート１３２０および１３２２
がＰＬＣ１３０４に割り付けられる。コンパイラ／オプ
ティマイザは、ＯＲＣＡのＰＬＣの３状態イネーブル信
号のプログラマブル極性を利用していることに注意すべ
きである。上半メモリ１３０６を実装するＰＬＣに対し
ては、HIGHでアクティブのａ４信号１３２４を使用す
る。下半メモリ１３０８を実装するＰＬＣに対しては、
LOWでアクティブのａ４’信号１３２６を使用する。

【０１５８】［ＡＬＵおよびカウンタモジュールのコン
パイル］コンパイラ／オプティマイザは、各ユーザ定義
ＡＬＵをＰＬＣへとコンパイルする。ユーザ定義ＡＬＵ
の幅が４より大きい場合、コンパイラ／オプティマイザ
はＰＬＣ間にキャリー信号を導入する。例として、図１
４の（Ａ）に示した１０ビットユーザ定義加算器を考え
る。この加算器の名前は「ｆｏｏ」であり、キャリー入
力としてＣｉ信号１４０２を有し、キャリー出力として
Ｃｏ信号１４０４を有する。この加算器は、２個の１０
ビット入力（ａ９−ａ０およびｂ９−ｂ０）と、１個の
１０ビット出力（ｙ９−ｙ０）を有する。この回路に対
して、コンパイラ／オプティマイザは、図１４の（Ｂ）
に示すような３個のＰＬＣ１４０６、１４０８、１４１
０による実装を生成する。ＰＬＣ１４０６は２ビット加
算器１４１６を実装し、ＰＬＣ１４０８および１４１０
はそれぞれ１個の４ビット加算器１４１８、１４２０を
実装する。加算器１４１６は、２個の２ビット入力（ａ
９−ａ８およびｂ９−ｂ８）と、１個の２ビット出力
（ｙ９−ｙ８）を有する。加算器１４１８は、２個の４
ビット入力（ａ７−ａ４およびｂ７−ｂ４）と、１個の
４ビット出力（ｙ７−ｙ４）を有する。加算器１４２０
は、２個の４ビット入力（ａ３−ａ０およびｂ３−ｂ
０）と、１個の４ビット出力（ｙ３−ｙ０）を有する。
コンパイラ／オプティマイザは、ＰＬＣの間に新たに２
個のキャリー信号、ｆｏｏ＿ｃ１（１４１２）およびｆ
ｏｏ＿ｃ２（１４１４）、を導入する。

【０１６０】コンパイラ／オプティマイザは、同様にし
てカウンタを実装し、中間キャリー信号を導入する。

【０１６１】さらに、コンパイラ／オプティマイザは、
必要に応じて、新たなリセット回路を導入する。例え
ば、図１５の（Ａ）の１１ビットカウンタ１５０２を考
える。このカウンタはＣＫＯ信号１５０４によってクロ
ックされる。このカウンタは、キャリー出力信号として
Ｃ₀１５０６を有し、データ出力信号としてＱ₁₀、Ｑ₉、
Ｑ₈、Ｑ₇、Ｑ₆、Ｑ₅、Ｑ₄、Ｑ₃、Ｑ₂、Ｑ₁、Ｑ₀を有す
る。

【０１６２】ＯＲＣＡＦＰＧＡの１個のＰＬＣは１個
の４ビットカウンタを実装することができるため、コン
パイラ／オプティマイザは、図１５の（Ｂ）のように３
個のＰＬＣ１５５０、１５５２、１５５４を割り付け
る。さらに、コンパイラ／オプティマイザは、新たな回
路として、３入力ＡＮＤゲート１５５６を導入する。こ
の３入力ＡＮＤゲート１５５６の入力は、１５５４のＱ
₈、Ｑ₉、Ｑ₁₀から来る。このＡＮＤゲートの出力は、最
上位カウンタ１５５４の（同期）リセット信号として使
用される。これは、またキャリー出力信号Ｃ₀１５５８
としても使用される。

【０１６３】［マルチプレクサモジュールのコンパイ
ル］コンパイラ／オプティマイザは、各ユーザ定義マル
チプレクサをルックアップテーブルへとコンパイルす
る。例えば、図１６の（Ａ）に示した４：１マルチプレ
クサを考える。このマルチプレクサは４個の入力信号
（ａ、ｂ、ｃ、およびｄ）と２個の選択信号（ｓ１およ
びｓ０）を有する。マルチプレクサの入力の総数が６で
あるため、コンパイラ／オプティマイザは、このマルチ
プレクサを実装するために、１個のＰＬＣ１６０２に４
個ルックアップテーブルすべて（すなわち、全部で６４
ビットＲＡＭ）を割り付ける。あるいは、コンパイラ／
オプティマイザは、このマルチプレクサに対して３個の
ルックアップテーブルのみを割り付けることも可能であ
る。これを図１６の（Ｂ）に示す。各２：１マルチプレ
クサ１６０４、１６０６、１６０８は、１個の１６ビッ
トルックアップテーブルによって実装されている。この
３個のＰＬＣ１６１０、１６１２、１６１４による実装
によって、図１６の（Ａ）の実装よりも信号遅延は増大
する。コンパイラ／オプティマイザは、マルチプレクサ
モジュール指定の.OPTフィールドに表されたユーザの要
求に従って、４：１マルチプレクサを実装する。

【０１６４】PERFが選択された場合、コンパイラ／オプ
ティマイザは図１６の（Ａ）に示されるように４：１マ
ルチプレクサを実装する。AREAが選択された場合、コン
パイラ／オプティマイザは図１６の（Ｂ）に示されるよ
うに４：１マルチプレクサを実装する。

【０１６５】もう１つの例として、図１７の８：１マル
チプレクサを考える。このマルチプレクサは、８個の入
力信号（ａ−ｈ）と３個の選択信号（ｓ０，ｓ１，ｓ
２）を有する。このマルチプレクサは、多くの異なる方
法で実装することが可能であるが、そのうちの３つを図
１８〜図２０に示す。３つの実装はそれぞれ２個のＰＬ
Ｃを使用する。

【０１６６】第１の実装（図１８）は、ルックアップテ
ーブルのみを使用する。各２：１マルチプレクサ１８０
２、１８０４、１８０６、１８０８、１８１０、１８１
２、１８１４は１個の１６ビットルックアップテーブル
によって実装される。この実装は２個のＰＬＣ１８１
６、１８１８を必要とする。他の２つの実装は、ルック
アップテーブルとともに３状態バッファを使用する。

【０１６７】図１９の実装は、８：１マルチプレクサを
実装するために２個のＰＬＣ１９０２、１９０４を使用
する。ＰＬＣ１９０２は、３個のルックアップテーブル
を使用して、３個の２：１マルチプレクサ１９０６、１
９０８、１９１０と、２個の３状態バッファ１９１２、
１９１４を実装する。ＰＬＣ１９０４は、２個のルック
アップテーブルを使用して、２個の２：１マルチプレク
サ１９１６、１９１８と、２個の３状態バッファ１９２
０、１９２２を実装する。

【０１６８】図２０の実装は、８：１マルチプレクサを
実装するために２個のＰＬＣ２００２、２００４を使用
する。ＰＬＣ２００２は４個のルックアップテーブルを
使用して４：１マルチプレクサ２００６と３状態バッフ
ァ２００８を実装する。ＰＬＣ２００４は４個のルック
アップテーブルを使用して４：１マルチプレクサ２０１
０と３状態バッファ２０１２を実装する。

【０１６９】図１８〜図２０においてＰＬＣ間の配線遅
延が等しいと仮定すると、図２０の実装が最適である。
その理由は、信号遅延が最小であり、各ＰＬＣが有する
外部接続は少数であるからである。図１８の実装は、最
大の信号遅延を有するため、最悪である。３つのすべて
の実装（図１８〜図２０）は同数のＰＬＣを使用するた
め、コンパイラ／オプティマイザは、マルチプレクサモ
ジュール指定の.OPTフィールドの指定にかかわらず、図
２０の実装を使用する。

【０１７０】［有限状態マシンのコンパイル］有限状態
マシン（ＦＳＭ）に対しては、コンパイラ／オプティマ
イザは１ホットエンコード方式を使用する。すなわち、
コンパイラ／オプティマイザは、ＦＳＭの状態の数をＮ
として、Ｎ個のフリップフロップを生成する。コンパイ
ラ／オプティマイザは、与えられた任意の時刻に（Ｎ個
のフリップフロップのうちの）１個のフリップフロップ
のみが「１」という値を有するように、回路を合成す
る。ユーザがリセット状態を指定した場合、コンパイラ
／オプティマイザは、リセット信号がアクティブになっ
たときにリセット状態に対応するフリップフロップが値
「１」を有するよう強制する回路を生成する。

【０１７１】コンパイラ／オプティマイザは、他のモジ
ュールに対しても同様の合成動作を実行する。本明細書
の説明を考慮して、当業者であれば、他の電子回路設計
モジュールの合成も容易に実装可能である。従って、各
モジュールの合成の詳細な説明はここでは省略する。

【０１７２】図１０に戻って、モジュール合成および技
術マップステップ１０１４が完了した後、フェーズ２最
適化ステップ１０１６が実行される。

【０１７３】［フェーズ２最適化］図２１の流れ図を参
照して、フェーズ２最適化を説明する。

【０１７４】上記のように、コンパイラ／オプティマイ
ザは、モジュール合成中に追加の回路（例えば、図１５
の（Ｂ）の３入力ＡＮＤゲート１５５６）を生成するこ
とがある。一般的に、このような回路要素は、モジュー
ル合成中にはＰＬＣにマップされない。

【０１７５】フェーズ２最適化の第１ステップ２１０２
は、マップされていない回路要素が存在するかどうかを
チェックすることである。存在する場合、ステップ２１
０４で、システムはその回路要素をＰＬＣにマップする
（すなわち、そのマップされていない回路要素にＰＬＣ
を割り付ける）。

【０１７６】すべての回路をＰＬＣにマップした後、ス
テップ２１０６で、システムは、２つの異なるＰＬＣを
併合することができるかどうかチェックする。併合する
ことができる場合、ステップ２１０８で、その２個のＰ
ＬＣは１個のＰＬＣに併合される。

【０１７７】例えば、図２２のＰＬＣ２２０２および２
２０４を考える。一方のＰＬＣ２２０２は４個のルック
アップテーブル２２０８、２２１０、２２１２、２２１
４を使用して４ビット加算器を実装し、他方のＰＬＣ２
２０４は４個のフリップフロップ２２１６、２２１８、
２２２０、２２２２を使用して４ビットレジスタを実装
している。ＰＬＣ２２０２の出力信号（Ｓ３，Ｓ２，Ｓ
１，Ｓ０）は、ＰＬＣ２２０４の入力信号である。シス
テムは、これらの２個のＰＬＣ２２０２、２２０４が併
合可能であることを認識し、２個のＰＬＣを１個のＰＬ
Ｃ２２０６へと併合する。

【０１７８】これらのフェーズ２最適化動作は多くの理
由で有効である。第１に、より多くの論理資源が１個の
ＰＬＣで利用され、従って、面積に関してより良い回路
が生成される。第２に、回路要素の局所性が活用され、
回路のパフォーマンスが向上する。第３に、ＰＬＣ間の
配線条件が緩和される。

【０１７９】図１０に戻って、フェーズ２最適化ステッ
プ１０１６の後、システムは、ステップ１０１８で、目
的のＦＰＧＡに対する技術マップ回路のネットリストフ
ォーマットを作成する。このネットリストフォーマット
は、使用されるＦＰＧＡに依存して変わることがある。
例えば、このフォーマットは、ＡＴ＆ＴのＯＲＣＡＦＰ
ＧＡに対してはＦＡＮ言語である。他のＦＰＧＡに対す
るネットリストフォーマットの説明は、ＦＰＧＡメーカ
から容易に入手可能である。

【０１８０】ＰＬＣのネットリストを生成することに加
えて、システムは他のツール（例えば、配置ツール）へ
の入力として回路の構造情報を提供することも可能であ
る。例えば、図１３の（Ｂ）で、コンパイラ／オプティ
マイザは、１個の３２×４ユーザ定義メモリを実装する
３個のＰＬＣ１３０４、１３０６、１３０８を１グルー
プのＰＬＣとして標識する。同様に、図１４の（Ｂ）
で、コンパイラ／オプティマイザは、１０ビット加算器
を実装する３個のＰＬＣ１４０６、１４０８、１４１０
を１グループのＰＬＣとして標識する。標識は、目的の
ＦＰＧＡ技術のＦＡＮ言語に対する適当な機構を使用す
ることによって行われる。配置ツールは、同じグループ
内のＰＬＣを互いに隣接するように配置しようとする。
この結果、ＦＰＧＡ実装はさらに効率的となる。

【０１８１】［本発明を使用した回路設計］以上の詳細
な説明で、本発明のさまざまな側面を説明した。これか
ら、本発明による簡単な回路の設計の例について説明
し、ＦＰＧＡにおける設計から実装までのステップの進
行および関係を例示する。

【０１８２】実装すべき回路例２３００を図２３に示
す。この回路は、５ビットカウンタ２３０２、３２×４
メモリ２３０４、および４ビットレジスタ２３０６から
なる。カウンタ２３０２は３個の入力を有する。ｃｋ１
信号２３０８はカウンタのクロック信号である。ｒｓｔ
１信号２３１０はカウンタのリセット信号である。ｃｋ
ｅｎ１信号２３２０はカウンタのクロックイネーブル信
号である。カウンタの５ビット出力ａｄｉｎ［４：０］
信号２３１２はメモリ２３０４へのアドレス入力であ
る。ＨＡＮ言語について記載した前の節で説明したよう
に、ａｄｉｎ［４：０］信号指定は、５個の信号ａｄｉ
ｎ４、ａｄｉｎ３、ａｄｉｎ２、ａｄｉｎ１およびａｄ
ｉｎ０を意味する。メモリは、４ビット入力であるデー
タ入力信号ｍｄｉｎ［３：０］２３１４も有する。メモ
リ２３０４のライトイネーブル信号はｗｒｅｎ１（２３
１６）である。メモリ２３０４の出力はｍｄｏｕｔ
［３：０］信号２３１８である。

【０１８３】メモリ２３０４の出力はレジスタ２３０６
の入力でもある。レジスタ２３０６もまた、リセット信
号ｒｓｔ１（２３１０）、クロック信号ｃｋ１（２３０
８）、およびクロックイネーブル信号ｃｋｅｎ１（２３
２０）を有する。

【０１８４】設計者は、本発明を使用して、この回路を
ＨＡＮ言語で記述することによって、または、回路を記
述するのにグラフィックツールを使用することによっ
て、この回路を実装することができる。第１に、図２３
の回路例のＨＡＮ記述について説明する。

【０１８５】図２３の回路のＨＡＮ記述は以下の通りで
ある。

【表３７】

【０１８６】ＨＡＮ言語の詳細については既に「回路の
テキスト記述」という節で説明した。従って、この特定
の回路に関係するいくつかの詳細についてのみさらに説
明する。

【０１８７】ある要素の出力が他の要素への入力である
ことを示すために、各要素の記述において単一の信号名
を使用する。例えば、図２３の回路では、カウンタ２３
０２の出力はメモリ２３０４へのアドレス入力である。
この信号は図２３では２３１２に示されている。この関
係をＨＡＮ言語で示すために、メモリモジュール記述お
よびカウンタモジュール記述の両方で同じ信号名を使用
する。従って、カウンタモジュールの.DOUTフィールド
（カウンタの出力信号を示す）は信号adin[4:0]を含
む。メモリモジュールの.ADDRフィールド（メモリのア
ドレス入力を示す）は、信号adin[4:0]を含む。同様に
して、メモリ２３０４の出力がレジスタ２３０６の入力
へ接続されることは、ＨＡＮ言語では、共通の信号mdou
t[3:0]によって示される。

【０１８８】同様に、レジスタ２３０６とカウンタ２３
０２は、同一のリセット信号ｒｓｔ１（２３１０）、ク
ロック信号ｃｋ１（２３０８）、およびクロックイネー
ブル信号ｃｋｅｎ１（２３２０）を共有する。

【０１８９】この回路をＨＡＮフォーマットで記述する
代わりに、回路設計者は、上記の「グラフィックツー
ル」という節で説明したように、グラフィックツールを
使用することも可能である。図６を参照すると、設計者
は、カウンタアイコン６５０、メモリアイコン６５６、
およびレジスタアイコン６５２をウィンドウ６００のキ
ャンバス領域６０８内に配置する。次に、マルチボック
スを使用して、各モジュールのさまざまな属性を指定す
る。例えば、この方法におけるレジスタモジュール６５
２の属性の指定をマルチボックス６３０に示す。メモリ
モジュールおよびカウンタモジュールに対する属性も同
様にして指定する。

【０１９０】次に、キャンバス領域６０８内の「Ｐｒｉ
ｍａｒｙＩ／Ｏ」アイコン６５８を配置し、マルチボ
ックスを使用することにより一次Ｉ／Ｏ信号を指定する
ことによって、一次Ｉ／Ｏ信号を指定する。さらに情報
の多いビューを図７のように表示することも可能であ
る。

【０１９１】設計者がグラフィックツールを使用して回
路記述を指定した場合、システムはそのグラフィック記
述を、その回路のＨＡＮファイル記述に翻訳する。

【０１９２】設計者がＨＡＮ言語で直接回路記述を入力
することによって、または、システムが回路のグラフィ
ック表現をＨＡＮ言語に変換することによって、ＨＡＮ
ファイルが作成されると、最適化／コンパイルが開始さ
れる。

【０１９３】図１０を参照すると、第１ステップ１００
４で、入出力信号を読み出す。この例では、システムは
ｍｄｉｎ［３：０］、ｗｒｅｎ１、ｒｓｔ１、ｃｋｅｎ
１、ｃｋ１およびｒｏｕｔ［３：０］を読み出す。その
理由は、これらの信号は一次入出力信号として指定され
たためである。ステップ１００６で、システムはカウン
タモジュール記述を読み出し、ステップ１００８で、そ
の指定に含まれる情報を保存する。続いてシステムはメ
モリモジュール記述およびレジスタモジュール記述を読
み出し、その情報を保存する。レジスタモジュールは最
後であるため、さらに読み出すべきモジュールはなく、
条件１０１０が満たされて、システムはフェーズ１最適
化ステップ１０１２を開始する。

【０１９４】フェーズ１最適化（図１１参照）中に、ス
テップ１１０２で、システムはまずカウンタおよびレジ
スタが同じ極性の同じリセット信号を使用しているかど
うかを判断する。カウンタおよびレジスタはいずれもｒ
ｓｔ１リセット信号を使用するため、ステップ１１０４
で、システムはこれらの局所リセット信号を除去し、Ｆ
ＰＧＡ実装における大域リセットで置き換える。

【０１９５】続いて、極性変化によって効率が改善され
るかどうかをチェックするステップ１１０６が実行され
る。極性変化によって効率は改善されないため、極性切
換はされない。

【０１９６】フェーズ１最適化の後、システムはモジュ
ール合成および技術マップステップ１０１４（図１０）
に進む。まず、カウンタ実装が生成される。図１４に関
連して説明したように、５ビットカウンタは２個のＰＬ
Ｃによる実装を要求する。このような実装を図２４に示
す。２個のＰＬＣ２４０２、２４０４が回路を実装する
ために要求される。また、システムはＰＬＣ間にキャリ
ー信号２４０６を導入する。

【０１９７】次に、システムはメモリモジュールを実装
する。システムは、メモリモジュールを３個のＰＬＣ２
４０８、２４１０、２４１２で実装する。メモリモジュ
ール合成については既に図１３に関連して詳細に説明し
た。

【０１９８】最後に、システムはレジスタモジュールを
実装する。ＯＲＣＡＦＰＧＡの１個のＰＬＣは４ビッ
トレジスタを実装することができるため、このモジュー
ルは１個のＰＬＣ２４１４に実装される。

【０１９９】図１０に戻って、モジュール合成および技
術マップステップ１０１４が完了したので、フェーズ２
最適化ステップ１０１６が開始される。図２１に示した
ように、第１ステップ２１０２は、ＰＬＣにマップされ
ていない回路要素が存在するかどうかをチェックするこ
とである。そのような要素はないため、システムはステ
ップ２１０６に進む。

【０２００】システムは、ＰＬＣ２４１４（図２４）は
ＰＬＣ２４１０および２４１２に併合することが可能で
あり、それによって最終実装でＰＬＣが１個少なくなる
ことを認識する。従って、システムはステップ２１０８
（図２１）を実行し、図２５の回路を生成する。ＰＬＣ
２５０２および２５０４は、１６×４メモリ２５０６、
２５０８を含むだけでなく、４ビットレジスタ２５１
０、２５１２をも含むことに注意すべきである。

【０２０１】フェーズ２最適化が完了した後、最終ステ
ップ１０１８（図１０）は、得られた技術マップ回路
を、目的のｆｐｇａのネットリストフォーマットでプリ
ントすることである。

【０２０２】

【発明の効果】以上述べたごとく、本発明によれば、第
２世代ＦＰＧＡのデータパス機能を利用することが可能
となる。本発明は、現在のＦＰＧＡのデータパス回路を
利用する。本発明は、ユーザに、回路設計に対する（ゲ
ートおよびフリップフロップよりも）高水準の抽象化を
提供する。これによりユーザは特定のＦＰＧＡのアーキ
テクチャの詳細から解放され、その結果、ＦＰＧＡの回
路設計の生産性が増大する。また、本発明は、高品質の
結果を生じる。

【図面の簡単な説明】

【図１】本発明を使用した高水準設計の流れ図である。

【図２】本発明のシステムの要素の概略図である。

【図３】４：１マルチプレクサの図である。

【図４】４個の２：１マルチプレクサからなるマルチプ
レクサ群の図である。

【図５】有限状態マシンの状態図である。

【図６】グラフィックツールの画面表示の図である。

【図７】グラフィックツールのもう１つの画面表示の図
である。

【図８】グラフィックツールのエンドユーザ流れ図であ
る。

【図９】ＯＲＣＡＦＰＧＡプログラマブル論理クラス
タのブロック図である。

【図１０】コンパイラ／オプティマイザの流れ図であ
る。

【図１１】フェーズ１最適化の流れ図である。

【図１２】信号極性を変えることによる最適化の利益を
説明する図である。

【図１３】Ａはユーザ定義３２×４メモリ、ＢはＡのユ
ーザ定義３２×４メモリのコンパイルされた回路の図で
ある。

【図１４】Ａはユーザ定義１０ビット加算器、ＢはＡの
ユーザ定義１０ビット加算器のコンパイルされた回路の
図である。

【図１５】Ａは１１ビットカウンタ、ＢはＡの１１ビッ
トカウンタの実装の図である。

【図１６】Ａは４個の１６ビットルックアップテーブル
による１個の論理セルでの４：１マルチプレクサの実装
の図、Ｂは３個の１６ビットルックアップテーブルを使
用した３個の論理セルでの４：１マルチプレクサの実装
の図である。

【図１７】ユーザ定義８：１マルチプレクサの図であ
る。

【図１８】図１７のユーザ定義８：１マルチプレクサの
実装の図である。

【図１９】図１７のユーザ定義８：１マルチプレクサの
実装の図である。

【図２０】図１７のユーザ定義８：１マルチプレクサの
実装の図である。

【図２１】フェーズ２最適化の流れ図である。

【図２２】２個の論理セルを併合する例の図である。

【図２３】ユーザ定義回路のブロック図である。

【図２４】図２３の回路のＦＰＧＡ実装のブロック図で
ある。

【図２５】図２３の回路の最適化したＦＰＧＡ実装のブ
ロック図である。

【符号の説明】

１０２ユーザ１０４グラフィックツール１０６高水準アプリケーションネットリスト（ＨＡ
Ｎ）１０８コンパイラ／オプティマイザ１１０ＦＰＧＡアプリケーションネットリスト（ＦＡ
Ｎ）ファイル１１２配置配線ツール１１４システム１１６ＦＰＧＡ実装２００汎用コンピュータシステム２０２グラフィック表示モニタ２０４グラフィック画面２０６キーボード２０８マウス２１０コンピュータプロセッサ４０２マルチプレクサ４０４マルチプレクサ４０６マルチプレクサ４０８マルチプレクサ６００ウィンドウ６０２タイトル領域６０４メッセージ領域６０６プルダウンメニューバー６０８キャンバス領域６１０パネル領域６３０マルチボックス９０２プログラマブル論理クラスタ（ＰＬＣ）９０４ルックアップテーブル（ＬＵＴ）９０６ルックアップテーブル（ＬＵＴ）９０８ルックアップテーブル（ＬＵＴ）９１０ルックアップテーブル（ＬＵＴ）９１２フリップフロップ９１４フリップフロップ９１６フリップフロップ９１８フリップフロップ９２０設定可能接続ブロック９２２設定可能接続ブロック１２０２８ビットコンパレータ１２０４８ビットシフトレジスタ１３０２３２×４メモリ１３０４ＰＬＣ１３０６ＰＬＣ１３０８ＰＬＣ１３１０１６×４メモリ１３１２３状態バッファ１３１４１６×４メモリ１３１６３状態バッファ１４０６ＰＬＣ１４０８ＰＬＣ１４１０ＰＬＣ１４１６２ビット加算器１４１８４ビット加算器１４２０４ビット加算器１５０２１１ビットカウンタ１５０６キャリー出力信号１５５０ＰＬＣ１５５２ＰＬＣ１５５４ＰＬＣ１５５６３入力ＡＮＤゲート１５５８キャリー出力信号１６０２ＰＬＣ１６０４２：１マルチプレクサ１６０６２：１マルチプレクサ１６０８２：１マルチプレクサ１６１０ＰＬＣ１６１２ＰＬＣ１６１４ＰＬＣ１８０２２：１マルチプレクサ１８０４２：１マルチプレクサ１８０６２：１マルチプレクサ１８０８２：１マルチプレクサ１８１０２：１マルチプレクサ１８１２２：１マルチプレクサ１８１４２：１マルチプレクサ１８１６ＰＬＣ１８１８ＰＬＣ１９０２ＰＬＣ１９０４ＰＬＣ１９０６２：１マルチプレクサ１９０８２：１マルチプレクサ１９１０２：１マルチプレクサ１９１２３状態バッファ１９１４３状態バッファ１９１６２：１マルチプレクサ１９１８２：１マルチプレクサ１９２０３状態バッファ１９２２３状態バッファ２００２ＰＬＣ２００４ＰＬＣ２００６４：１マルチプレクサ２００８３状態バッファ２０１０４：１マルチプレクサ２０１２３状態バッファ２２０２ＰＬＣ２２０４ＰＬＣ２２０６ＰＬＣ２２０８ルックアップテーブル２２１０ルックアップテーブル２２１２ルックアップテーブル２２１４ルックアップテーブル２２１６フリップフロップ２２１８フリップフロップ２２２０フリップフロップ２２２２フリップフロップ２３００回路例２３０２５ビットカウンタ２３０４３２×４メモリ２３０６４ビットレジスタ２４０２ＰＬＣ２４０４ＰＬＣ２４０６キャリー信号２４０８ＰＬＣ２４１０ＰＬＣ２４１２ＰＬＣ２４１４ＰＬＣ２５０２ＰＬＣ２５０４ＰＬＣ２５０６１６×４メモリ２５０８１６×４メモリ２５１０４ビットレジスタ２５１２４ビットレジスタ

フロントページの続き (72)発明者ナム − サングウーアメリカ合衆国、07974 ニュージャージー、ニュープロビデンス、ダービィコート 10

Claims

【特許請求の範囲】

【請求項１】プログラマブル配線によって接続された
複数のプログラマブル論理セルからなるフィールドプロ
グラマブルゲートアレイに、高水準記述から回路を合成
するシステムにおいて、コンピュータプロセッサと、前記コンピュータプロセッサに接続されたディスプレイ
モニタと、前記コンピュータプロセッサに接続され、パラメータ化
されたモジュールによって複数の電子回路要素を記述す
るテキスト言語を入力するためのテキストデータ入力手
段と、前記テキスト言語を、フィールドプログラマブルゲート
アレイ構成データにコンパイルする手段とからなること
を特徴とする回路合成システム。
【請求項２】前記電子回路要素がランダム論理要素お
よびデータパス回路要素からなることを特徴とする請求
項１のシステム。
【請求項３】パラメータ化されたメモリモジュールの
初期内容を指定して前記テキスト言語で記述されたメモ
リモジュールを受信する手段と、メモリユニットの内容が指定した初期内容であるような
フィールドプログラマブルゲートアレイ構成を生成する
手段とをさらに有することを特徴とする請求項１のシス
テム。
【請求項４】最適化がパフォーマンスまたは面積のい
ずれに基づくかを指定して前記テキスト言語で記述され
たパラメータ化されたモジュールを受信する手段と、前記テキスト言語指定に依存してパフォーマンスまたは
面積に基づいて前記モジュールのフィールドプログラマ
ブルゲートアレイ構成を最適化する手段とをさらに有す
ることを特徴とする請求項１のシステム。
【請求項５】前記フィールドプログラマブルゲートア
レイ構成データが、いくつかのプログラマブル論理セル
を、フィールドプログラマブルゲートアレイにおいて相
互に近接して実装されるようなグループとして識別する
情報をさらに有することを特徴とする請求項１のシステ
ム。
【請求項６】プログラマブル配線によって接続された
複数のプログラマブル論理セルからなるフィールドプロ
グラマブルゲートアレイにおける回路実装を最適化する
システムにおいて、コンピュータプロセッサと、出力信号およびその出力信号の極性を指定する第１電子
回路設計モジュールと、入力およびその入力信号の極性
を指定する第２電子回路設計モジュールとの記述であっ
て、前記第１電子回路設計モジュールの出力信号が前記
第２電子回路設計モジュール入力信号に対応する記述を
受信する手段と、前記入力信号および前記出力信号の信号極性を反転させ
ることにより、フィールドプログラマブルゲートアレイ
に前記第１電子回路設計モジュールおよび前記第２電子
回路設計モジュールを実装するのに要するプログラマブ
ル論理セルの数を削減する手段とからなることを特徴と
する回路実装最適化システム。
【請求項７】プログラマブル配線によって接続された
複数のプログラマブル論理セルからなるフィールドプロ
グラマブルゲートアレイにおける回路実装を合成するシ
ステムにおいて、コンピュータプロセッサと、第２電子回路設計要素に接続された第１電子回路設計要
素のテキスト記述を受信する手段と、前記第１電子回路設計要素の出力が前記第２電子回路設
計要素に接続されるように少なくとも１つのプログラマ
ブル論理セル内に前記第１電子回路設計要素および前記
第２電子回路設計要素を実装する手段と、前記第１電子回路設計要素および前記第２電子回路設計
要素のフィールドプログラマブルゲートアレイ実装を最
適化する最適化手段とからなることを特徴とする回路実
装合成システム。
【請求項８】前記最適化手段は、プログラマブル論理
セルの数を最小にするように少なくとも１つのプログラ
マブル論理セル内に前記第１電子回路設計要素および前
記第２電子回路設計要素を実装する手段からなることを
特徴とする請求項７のシステム。
【請求項９】前記最適化手段は、前記実装のプログラ
マブル論理セルの数を最小にするように少なくとも１つ
のプログラマブル論理セル内に前記第１電子回路設計要
素および前記第２電子回路設計要素を実装する手段から
なることを特徴とする請求項７のシステム。
【請求項１０】前記最適化手段は、１つのプログラマ
ブル論理セル内に前記第１電子回路設計要素および前記
第２電子回路設計要素を実装する手段からなることを特
徴とする請求項７のシステム。
【請求項１１】フィールドプログラマブルゲートアレ
イに高水準回路記述から回路を合成するシステムにおい
て、コンピュータプロセッサと、グラフィック情報の表示のために前記コンピュータプロ
セッサに接続されたグラフィックディスプレイモニタ
と、前記コンピュータに接続されたグラフィックデータ入力
装置と、ランダム論理回路要素およびデータパス回路要素を含む
事前に定義された複数の電子回路要素を表す複数のアイ
コンを前記グラフィックディスプレイモニタの第１領域
に表示する手段と、アイコンを選択することによってそのアイコンが表す前
記電子回路要素のうちの１つを選択し、その選択したア
イコンを前記グラフィックディスプレイモニタの第２領
域に配置する手段と、前記グラフィックディスプレイモニタの前記第２領域内
の前記アイコンによって表される前記電子回路要素に属
性を割り当てる手段と、前記選択されたアイコンおよび割り当てられた属性か
ら、パラメータ化されたモジュールによって前記電子回
路要素のテキスト記述を生成する手段と、前記テキスト記述をフィールドプログラマブルゲートア
レイ構成データにコンパイルする手段とからなることを
特徴とする回路合成システム。
【請求項１２】前記フィールドプログラマブルゲート
アレイ構成データはフィールドプログラマブルゲートア
レイアプリケーションネットリストであることを特徴と
する請求項１または１１のシステム。
【請求項１３】事前に定義された電子回路要素のセッ
トとしてマクロを定義する手段と、前記事前に定義された電子回路要素のいくつかの属性を
割り当て、それらの属性を定数として指定する手段と、前記事前に定義された電子回路要素のいくつかの属性を
変数として指定する手段と、前記マクロを表すアイコンを、事前に定義された回路要
素として使用するために、グラフィックディスプレイモ
ニタの前記第１領域に表示する手段と、前記マクロが設計要素として選択された場合に、前記変
数の属性を割り当てる手段とをさらに有することを特徴
とする請求項１１のシステム。
【請求項１４】導出された要素を定義する手段と、前記複数のアイコンのうちの１つを選択する手段と、前記事前に定義された電子回路要素のいくつかの属性を
割り当て、それらの属性を定数として指定する手段と、前記導出された要素を表すアイコンを、事前に定義され
た回路要素として使用するために、グラフィックディス
プレイモニタの前記第１領域に表示する手段とをさらに
有することを特徴とする請求項１１のシステム。
【請求項１５】プログラマブル配線によって接続され
た複数のプログラマブル論理セルからなるフィールドプ
ログラマブルゲートアレイに、高水準回路記述から回路
を合成する方法において、テキスト言語を使用して、パラメータ化されたモジュー
ルによって複数の電子回路要素を記述するステップと、前記テキスト言語を、フィールドプログラマブルゲート
アレイ構成データにコンパイルするステップとからなる
ことを特徴とする回路合成方法。
【請求項１６】前記電子回路要素がランダム論理要素
およびデータパス回路要素からなることを特徴とする請
求項１５の方法。
【請求項１７】パラメータ化されたメモリモジュール
の初期内容を指定して前記テキスト言語でメモリモジュ
ールを記述するステップと、メモリユニットの内容が指定した初期内容であるような
フィールドプログラマブルゲートアレイを実装するステ
ップとをさらに有することを特徴とする請求項１５の方
法。
【請求項１８】最適化がパフォーマンスまたは面積の
いずれに基づくかを指定して前記テキスト言語でパラメ
ータ化されたモジュールを記述するステップと、前記テキスト言語指定に依存してパフォーマンスまたは
面積に基づいて前記モジュールのフィールドプログラマ
ブルゲートアレイ構成を最適化するステップとをさらに
有することを特徴とする請求項１５の方法。
【請求項１９】前記フィールドプログラマブルゲート
アレイ構成データが、いくつかのプログラマブル論理セ
ルを、フィールドプログラマブルゲートアレイにおいて
相互に近接して実装されるようなグループとして識別す
る情報をさらに有することを特徴とする請求項１５の方
法。
【請求項２０】プログラマブル配線によって接続され
た複数のプログラマブル論理セルからなるフィールドプ
ログラマブルゲートアレイの構成を最適化する方法にお
いて、出力信号およびその出力信号の極性を指定する第１電子
回路設計モジュールと、入力およびその入力信号の極性
を指定する第２電子回路設計モジュールとの記述であっ
て、前記第１電子回路設計モジュールの出力信号が前記
第２電子回路設計モジュール入力信号に対応する記述を
受信するステップと、前記入力信号および前記出力信号の信号極性を反転させ
ることにより、フィールドプログラマブルゲートアレイ
に前記第１電子回路設計モジュールおよび前記第２電子
回路設計モジュールを実装するのに要するプログラマブ
ル論理セルの数を削減するステップとからなることを特
徴とするフィールドプログラマブルゲートアレイ構成最
適化方法。
【請求項２１】プログラマブル配線によって接続され
た複数のプログラマブル論理セルからなるフィールドプ
ログラマブルゲートアレイにおける回路実装を合成する
方法において、第２電子回路設計要素に接続された第１電子回路設計要
素のテキスト記述を受信するステップと、前記第１電子回路設計要素の出力が前記第２電子回路設
計要素に接続されるように少なくとも１つのプログラマ
ブル論理セル内に前記第１電子回路設計要素および前記
第２電子回路設計要素を実装するステップと、前記第１電子回路設計要素および前記第２電子回路設計
要素のフィールドプログラマブルゲートアレイ実装を最
適化する最適化ステップとからなることを特徴とする回
路実装合成方法。
【請求項２２】前記最適化ステップは、プログラマブ
ル論理セルの数を最小にするように少なくとも１つのプ
ログラマブル論理セル内に前記第１電子回路設計要素お
よび前記第２電子回路設計要素を実装するステップから
なることを特徴とする請求項２１の方法。
【請求項２３】前記最適化ステップは、前記実装のプ
ログラマブル論理セルの数を最小にするように少なくと
も１つのプログラマブル論理セル内に前記第１電子回路
設計要素および前記第２電子回路設計要素を実装するス
テップからなることを特徴とする請求項２１の方法。
【請求項２４】前記最適化ステップは、１つのプログ
ラマブル論理セル内に前記第１電子回路設計要素および
前記第２電子回路設計要素を実装するステップからなる
ことを特徴とする請求項２１の方法。
【請求項２５】プログラマブルゲートアレイ実装を高
水準回路記述から合成する方法において、ランダム論理回路要素およびデータパス回路要素を含む
事前に定義された複数の電子回路設計要素を表す複数の
アイコンをグラフィックディスプレイモニタの第１領域
に表示するステップと、アイコンを選択することによってそのアイコンが表す前
記電子回路設計要素のうちの１つを選択し、その選択し
たアイコンを前記グラフィックディスプレイモニタの第
２領域に配置するステップと、前記グラフィックディスプレイモニタの前記第２領域内
の前記アイコンによって表される前記電子回路設計要素
に属性を割り当てるステップと、前記選択されたアイコンおよび割り当てられた属性か
ら、パラメータ化されたモジュールによって前記電子回
路設計要素のテキスト記述を生成するステップと、前記テキスト記述をフィールドプログラマブルゲートア
レイ構成データにコンパイルするステップとからなるこ
とを特徴とするプログラマブルゲートアレイ合成方法。
【請求項２６】前記フィールドプログラマブルゲート
アレイ構成データはフィールドプログラマブルゲートア
レイアプリケーションネットリストであることを特徴と
する請求項１５または２５の方法。
【請求項２７】事前に定義された電子回路設計要素の
セットとしてマクロを定義するステップと、前記事前に定義された電子回路設計要素のいくつかの属
性を割り当て、それらの属性を定数として指定するステ
ップと、前記事前に定義された電子回路設計要素のいくつかの属
性を変数として指定するステップと、前記マクロを表すアイコンを、事前に定義された回路設
計要素として使用するために、グラフィックディスプレ
イモニタの前記第１領域に表示するステップと、前記マクロが回路設計要素として選択された場合に、前
記変数の属性を割り当てるステップとをさらに有するこ
とを特徴とする請求項２５の方法。
【請求項２８】導出された要素を定義するステップ
と、前記複数のアイコンのうちの１つを選択するステップ
と、前記事前に定義された電子回路設計要素のいくつかの属
性を割り当て、それらの属性を定数として指定するステ
ップと、前記導出された要素を表すアイコンを、事前に定義され
た回路要素として使用するために、グラフィックディス
プレイモニタの前記第１領域に表示するステップとをさ
らに有することを特徴とする請求項２５の方法。