JPH07153860A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07153860A JPH07153860A JP29669593A JP29669593A JPH07153860A JP H07153860 A JPH07153860 A JP H07153860A JP 29669593 A JP29669593 A JP 29669593A JP 29669593 A JP29669593 A JP 29669593A JP H07153860 A JPH07153860 A JP H07153860A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造工程を特段に増加させることなく、安定
した電気特性のＮチャネルＤＭＯＳトランジスタを備え
た半導体集積回路装置を製造する。 【構成】 ＮチャネルＤＭＯＳトランジスタ３とバイポ
ーラトランジスタ１とを同一の半導体基板５に形成した
半導体集積回路装置の製造方法において、半導体基板５
の下面側からＰ型不純物を拡散させて当該半導体基板の
ＤＭＯＳトランジスタ形成領域に高濃度のＰ型埋込領域
３０を形成すると同時にバイポーラトランジスタ形成領
域に高濃度のＰ型の素子間分離領域５１を形成する工程
と、ＤＭＯＳトランジスタ形成領域の半導体基板の表面
部に前記Ｐ型埋込領域３０に達するＰ型ボディー領域３
１を形成する工程と、Ｐ型ボディー領域３１にＮ型ソー
ス・ドレイン領域３３とＰ型バックゲート領域３４を備
えたＮチャネルＤＭＯＳトランジスタ３をＤＭＯＳトラ
ンジスタ形成領域に順次形成し、バイポーラトランジス
タ形成領域にバイポーラトランジスタ１を順次形成する
工程と、を有する。
した電気特性のＮチャネルＤＭＯＳトランジスタを備え
た半導体集積回路装置を製造する。 【構成】 ＮチャネルＤＭＯＳトランジスタ３とバイポ
ーラトランジスタ１とを同一の半導体基板５に形成した
半導体集積回路装置の製造方法において、半導体基板５
の下面側からＰ型不純物を拡散させて当該半導体基板の
ＤＭＯＳトランジスタ形成領域に高濃度のＰ型埋込領域
３０を形成すると同時にバイポーラトランジスタ形成領
域に高濃度のＰ型の素子間分離領域５１を形成する工程
と、ＤＭＯＳトランジスタ形成領域の半導体基板の表面
部に前記Ｐ型埋込領域３０に達するＰ型ボディー領域３
１を形成する工程と、Ｐ型ボディー領域３１にＮ型ソー
ス・ドレイン領域３３とＰ型バックゲート領域３４を備
えたＮチャネルＤＭＯＳトランジスタ３をＤＭＯＳトラ
ンジスタ形成領域に順次形成し、バイポーラトランジス
タ形成領域にバイポーラトランジスタ１を順次形成する
工程と、を有する。
Description
【０００１】
【産業上の利用分野】本発明はＮチャネルＤＭＯＳトラ
ンジスタとバイポーラトランジスタとを同一の半導体基
板に形成した半導体集積回路装置の製造方法に関する。
ンジスタとバイポーラトランジスタとを同一の半導体基
板に形成した半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】ＤＭＯＳトランジスタ（２重拡散ＭＯＳ
トランジスタ）は高電流高耐圧の用途に用いられてい
る。例えば、その内の横型のＮチャネルＤＭＯＳトラン
ジスタは、図１１に示すように、半導体基板５の表面部
分にＮ型エピタキシャル層７を形成し、このエピタキシ
ャル層７にＰ型ボディー領域３１と一方のＮ型ソース・
ドレイン領域３２を形成し、このボディー領域３１に他
方のＮ型のソースドレイン領域３３とこのソースドレイ
ン領域３３の電位を安定させるためのＰ型バックゲート
領域３４とを隣接して形成し、両ソース・ドレイン領域
３２、３３間にゲート絶縁膜８を介してゲート電極３５
を配した構造を有している。
トランジスタ）は高電流高耐圧の用途に用いられてい
る。例えば、その内の横型のＮチャネルＤＭＯＳトラン
ジスタは、図１１に示すように、半導体基板５の表面部
分にＮ型エピタキシャル層７を形成し、このエピタキシ
ャル層７にＰ型ボディー領域３１と一方のＮ型ソース・
ドレイン領域３２を形成し、このボディー領域３１に他
方のＮ型のソースドレイン領域３３とこのソースドレイ
ン領域３３の電位を安定させるためのＰ型バックゲート
領域３４とを隣接して形成し、両ソース・ドレイン領域
３２、３３間にゲート絶縁膜８を介してゲート電極３５
を配した構造を有している。
【０００３】ここで、上記のようなＮチャネルＤＭＯＳ
トランジスタは、その構造上、Ｎ型ソース・ドレイン領
域３３、Ｐ型ボディー領域３１、Ｎ型エピタキシャル層
７から成る寄生ＮＰＮトランジスタが縦方向に構成され
てしまい、この寄生トランジスタが動作してしまう場合
にはＮチャネルＤＭＯＳトランジスタのソース・ドレイ
ン間耐圧ＢＶDSが不安定となってしまうという問題があ
った。
トランジスタは、その構造上、Ｎ型ソース・ドレイン領
域３３、Ｐ型ボディー領域３１、Ｎ型エピタキシャル層
７から成る寄生ＮＰＮトランジスタが縦方向に構成され
てしまい、この寄生トランジスタが動作してしまう場合
にはＮチャネルＤＭＯＳトランジスタのソース・ドレイ
ン間耐圧ＢＶDSが不安定となってしまうという問題があ
った。
【０００４】
【発明が解決しようとする課題】そこで、従来では、Ｐ
型ボディー領域３１の下層に高濃度のＰ型領域３８を形
成し、上記寄生トランジスタの動作を防止するようにし
ていた。しかしながら、この高濃度Ｐ型領域３８は半導
体基板５の表面側からＰ型不純物を深く注入して拡散さ
せることにより形成しており、このＰ型高濃度領域３８
を形成するために製造工程を１つ増やさなければなら
ず、製品コストの増大を招いてしまうという問題があっ
た。
型ボディー領域３１の下層に高濃度のＰ型領域３８を形
成し、上記寄生トランジスタの動作を防止するようにし
ていた。しかしながら、この高濃度Ｐ型領域３８は半導
体基板５の表面側からＰ型不純物を深く注入して拡散さ
せることにより形成しており、このＰ型高濃度領域３８
を形成するために製造工程を１つ増やさなければなら
ず、製品コストの増大を招いてしまうという問題があっ
た。
【０００５】本発明は上記従来の事情に鑑みなされたも
ので、ＮチャネルＤＭＯＳトランジスタをバイポーラト
ランジスタと混在させた半導体集積回路装置において、
ソース・ドレイン間耐圧ＢＶDSが安定したＮチャネルＤ
ＭＯＳトランジスタを製造工程の特段の増加を招くこと
なく製造することができる半導体集積回路装置の製造方
法を提供することを目的とする。
ので、ＮチャネルＤＭＯＳトランジスタをバイポーラト
ランジスタと混在させた半導体集積回路装置において、
ソース・ドレイン間耐圧ＢＶDSが安定したＮチャネルＤ
ＭＯＳトランジスタを製造工程の特段の増加を招くこと
なく製造することができる半導体集積回路装置の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的と達成する本発
明の半導体集積回路装置の製造方法は、ＮチャネルＤＭ
ＯＳトランジスタとバイポーラトランジスタとを同一の
半導体基板に形成した半導体集積回路装置の製造方法に
おいて、半導体基板のエピタキシャル層下面側からＰ型
不純物を拡散させて当該半導体基板のＤＭＯＳトランジ
スタ形成領域に高濃度のＰ型埋込領域を形成すると同時
にバイポーラトランジスタ形成領域に高濃度のＰ型の素
子間分離領域を形成する工程と、ＤＭＯＳトランジスタ
形成領域の半導体基板の表面部に前記Ｐ型埋込領域に達
するＰ型ボディー領域を形成する工程と、Ｐ型ボディー
領域にＮ型ソース・ドレイン領域とＰ型バックゲート領
域を備えたＮチャネルＤＭＯＳトランジスタをＤＭＯＳ
トランジスタ形成領域に順次形成し、バイポーラトラン
ジスタ形成領域にバイポーラトランジスタを順次形成す
る工程と、を有することを特徴とする。
明の半導体集積回路装置の製造方法は、ＮチャネルＤＭ
ＯＳトランジスタとバイポーラトランジスタとを同一の
半導体基板に形成した半導体集積回路装置の製造方法に
おいて、半導体基板のエピタキシャル層下面側からＰ型
不純物を拡散させて当該半導体基板のＤＭＯＳトランジ
スタ形成領域に高濃度のＰ型埋込領域を形成すると同時
にバイポーラトランジスタ形成領域に高濃度のＰ型の素
子間分離領域を形成する工程と、ＤＭＯＳトランジスタ
形成領域の半導体基板の表面部に前記Ｐ型埋込領域に達
するＰ型ボディー領域を形成する工程と、Ｐ型ボディー
領域にＮ型ソース・ドレイン領域とＰ型バックゲート領
域を備えたＮチャネルＤＭＯＳトランジスタをＤＭＯＳ
トランジスタ形成領域に順次形成し、バイポーラトラン
ジスタ形成領域にバイポーラトランジスタを順次形成す
る工程と、を有することを特徴とする。
【０００７】
【作用】バイポーラトランジスタに構造上必然的に設け
られる高濃度Ｐ型の素子間分離領域を形成すると同時
に、Ｎ型ＤＭＯＳトランジスタの寄生バイポーラトラン
ジスタの動作を防止するための高濃度Ｐ型埋込領域を形
成し、この寄生トランジスタ動作防止用の高濃度Ｐ型領
域を形成するためだけの工程を廃止することができる。
られる高濃度Ｐ型の素子間分離領域を形成すると同時
に、Ｎ型ＤＭＯＳトランジスタの寄生バイポーラトラン
ジスタの動作を防止するための高濃度Ｐ型埋込領域を形
成し、この寄生トランジスタ動作防止用の高濃度Ｐ型領
域を形成するためだけの工程を廃止することができる。
【０００８】
【実施例】まず、本発明の一実施例にかかる半導体集積
回路装置を図１を参照して説明する。この半導体集積回
路装置は図中の右側から順次ＮＰＮバイポーラトランジ
スタ１、ＮチャネルＭＯＳトランジスタ２、Ｎチャネル
ＤＭＯＳトランジスタ３が同一のＰ型シリコン半導体基
板５に形成されている。
回路装置を図１を参照して説明する。この半導体集積回
路装置は図中の右側から順次ＮＰＮバイポーラトランジ
スタ１、ＮチャネルＭＯＳトランジスタ２、Ｎチャネル
ＤＭＯＳトランジスタ３が同一のＰ型シリコン半導体基
板５に形成されている。
【０００９】ＮＰＮバイポーラトランジスタ１の部分
は、半導体基板５にオン抵抗を低減するためにＮ+ 型の
埋込層６が形成され、その上層にＮ型エピタキシャル層
７が形成され、その表面部分にＰ型のベース領域１０と
Ｎ+ 型コレクタコンタクト領域１１が形成され、Ｐ型ベ
ース領域１０の表面部分にＮ+ 型のエミッタ領域１２が
形成され、表面が酸化絶縁膜８で覆われている。そし
て、各領域１０、１１、１２にそれぞれ金属電極１３、
１４、１５がオーミック接続されている。
は、半導体基板５にオン抵抗を低減するためにＮ+ 型の
埋込層６が形成され、その上層にＮ型エピタキシャル層
７が形成され、その表面部分にＰ型のベース領域１０と
Ｎ+ 型コレクタコンタクト領域１１が形成され、Ｐ型ベ
ース領域１０の表面部分にＮ+ 型のエミッタ領域１２が
形成され、表面が酸化絶縁膜８で覆われている。そし
て、各領域１０、１１、１２にそれぞれ金属電極１３、
１４、１５がオーミック接続されている。
【００１０】ＮチャネルＭＯＳトランジスタ２の部分
は、半導体基板５の下層部分に高濃度のＰ+ 型の埋込領
域２０が形成され、その上層にＰ+ 型のウエル領域２１
が形成され、このウエル領域２１の表面部分に一対のＮ
+ 型ソース・ドレイン領域２２が形成され、表面が酸化
絶縁膜８で覆われ、このゲート絶縁膜８を介してポリシ
リコンより成るゲート電極２３が設けられている。そし
て、両ソース・ドレイン領域２２にそれぞれ金属電極２
４がオーミック接続されている。
は、半導体基板５の下層部分に高濃度のＰ+ 型の埋込領
域２０が形成され、その上層にＰ+ 型のウエル領域２１
が形成され、このウエル領域２１の表面部分に一対のＮ
+ 型ソース・ドレイン領域２２が形成され、表面が酸化
絶縁膜８で覆われ、このゲート絶縁膜８を介してポリシ
リコンより成るゲート電極２３が設けられている。そし
て、両ソース・ドレイン領域２２にそれぞれ金属電極２
４がオーミック接続されている。
【００１１】Ｎチャネル横型ＤＭＯＳトランジスタ３の
部分は、半導体基板５に素子形成領域を分離するために
Ｎ+ 型の埋込層６が形成され、その上層にＮ型エピタキ
シャル層７が形成され、Ｎ型エピタキシャル層７中には
高濃度のＰ+ 型埋込領域３０が形成され、Ｎ型エピタキ
シャル層７の表面部分にはその下面をＰ+ 型埋込領域３
０に接する低濃度のＰ- 型ボディー領域３１と一方のＮ
型ソースドレイン領域３２が形成され、ボディー領域３
１の表面部分に他方のＮ型ソースドレイン領域３３とこ
のソースドレイン領域３３の電位を安定させるＰ型バッ
クゲート領域３４が形成され、表面が酸化絶縁膜８で覆
われ、このゲート絶縁膜８を介してポリシリコンより成
るゲート電極３５が設けられている。そして、両ソース
・ドレイン領域３２、３３並びにバックゲート領域３４
にそれぞれ金属電極３６がオーミック接続されている。
部分は、半導体基板５に素子形成領域を分離するために
Ｎ+ 型の埋込層６が形成され、その上層にＮ型エピタキ
シャル層７が形成され、Ｎ型エピタキシャル層７中には
高濃度のＰ+ 型埋込領域３０が形成され、Ｎ型エピタキ
シャル層７の表面部分にはその下面をＰ+ 型埋込領域３
０に接する低濃度のＰ- 型ボディー領域３１と一方のＮ
型ソースドレイン領域３２が形成され、ボディー領域３
１の表面部分に他方のＮ型ソースドレイン領域３３とこ
のソースドレイン領域３３の電位を安定させるＰ型バッ
クゲート領域３４が形成され、表面が酸化絶縁膜８で覆
われ、このゲート絶縁膜８を介してポリシリコンより成
るゲート電極３５が設けられている。そして、両ソース
・ドレイン領域３２、３３並びにバックゲート領域３４
にそれぞれ金属電極３６がオーミック接続されている。
【００１２】各トランジスタ１、２、３の形成領域を分
離するために、半導体基板５の表面部分にはフィールド
酸化膜（ＬＯＣＯＳ）５０が設けられ、半導体基板５の
内部には基板の裏面側から延びる高濃度のＰ+ 型分離領
域５１と基板の表面側から延びる高濃度のＰ+ 型分離領
域５２が形成されている。また、各トランジスタ１、
２、３は表面を酸化膜５３で被覆されて保護されてい
る。
離するために、半導体基板５の表面部分にはフィールド
酸化膜（ＬＯＣＯＳ）５０が設けられ、半導体基板５の
内部には基板の裏面側から延びる高濃度のＰ+ 型分離領
域５１と基板の表面側から延びる高濃度のＰ+ 型分離領
域５２が形成されている。また、各トランジスタ１、
２、３は表面を酸化膜５３で被覆されて保護されてい
る。
【００１３】上記構成の半導体集積回路装置では、Ｐ型
ボディー領域３１の下層に高濃度のＰ型埋込領域３０が
形成されているため、Ｎ型ソース・ドレイン領域３３、
Ｐ型ボディー領域３１、Ｎ型エピタキシャル層７から成
る寄生ＮＰＮトランジスタの動作を防止してＮチャネル
ＤＭＯＳトランジスタのソース・ドレイン間耐圧ＢＶDS
を安定化することができる。
ボディー領域３１の下層に高濃度のＰ型埋込領域３０が
形成されているため、Ｎ型ソース・ドレイン領域３３、
Ｐ型ボディー領域３１、Ｎ型エピタキシャル層７から成
る寄生ＮＰＮトランジスタの動作を防止してＮチャネル
ＤＭＯＳトランジスタのソース・ドレイン間耐圧ＢＶDS
を安定化することができる。
【００１４】次に、図２乃至図１０を参照して上記した
半導体集積回路装置の製造方法を説明する。まず、図２
に示すように、フォトレジストマスクを用いて半導体基
板５のエピタキシャル層下面側にＰ+ 型不純物を注入し
て拡散させ高濃度のＰ+ 型埋込領域２０、３０、５１を
形成し、更にフォトレジストマスクを用いて基板のエピ
タキシャル層下面側にＮ+ 型不純物を注入して拡散させ
Ｎ+ 型の埋込層６を形成し、更に気相成長法によりＮ型
エピタキシャル層７を形成する。したがって、Ｎ型ＤＭ
ＯＳトランジスタ３の寄生トランジスタの動作を防止す
る高濃度のＰ+ 型埋込領域３０は、特別に工程を設けず
とも、従来より行われていたＮＰＮバイポーラトランジ
スタ１のＰ+ 型素子間分離領域５１の形成工程で同時に
形成される。
半導体集積回路装置の製造方法を説明する。まず、図２
に示すように、フォトレジストマスクを用いて半導体基
板５のエピタキシャル層下面側にＰ+ 型不純物を注入し
て拡散させ高濃度のＰ+ 型埋込領域２０、３０、５１を
形成し、更にフォトレジストマスクを用いて基板のエピ
タキシャル層下面側にＮ+ 型不純物を注入して拡散させ
Ｎ+ 型の埋込層６を形成し、更に気相成長法によりＮ型
エピタキシャル層７を形成する。したがって、Ｎ型ＤＭ
ＯＳトランジスタ３の寄生トランジスタの動作を防止す
る高濃度のＰ+ 型埋込領域３０は、特別に工程を設けず
とも、従来より行われていたＮＰＮバイポーラトランジ
スタ１のＰ+ 型素子間分離領域５１の形成工程で同時に
形成される。
【００１５】次いで、図３に示すように、フォトレジス
トマスクを用いてエピタキシャル層７の表面からＰ型不
純物を注入して拡散させＰ+ 型ウエル領域２１を形成す
る。次いで、図４に示すように、フォトレジストマスク
を用いて基板の表面側から高濃度のＰ型不純物を注入し
て拡散させ、高濃度Ｐ型の分離領域５２を形成する。次
いで、図５に示すように、表面を選択酸化させてフィー
ルド酸化膜５０を形成する。次いで、図６に示すよう
に、熱酸化を施して表面全体に酸化絶縁膜８を薄く成長
させるとともに、ポリシリコン層をＣＶＤ法により堆積
させ、このポリシリコン層からホトエッチングの技法に
よりＤＭＯＳトランジスタ１のゲート電極２３、３５を
形成する。
トマスクを用いてエピタキシャル層７の表面からＰ型不
純物を注入して拡散させＰ+ 型ウエル領域２１を形成す
る。次いで、図４に示すように、フォトレジストマスク
を用いて基板の表面側から高濃度のＰ型不純物を注入し
て拡散させ、高濃度Ｐ型の分離領域５２を形成する。次
いで、図５に示すように、表面を選択酸化させてフィー
ルド酸化膜５０を形成する。次いで、図６に示すよう
に、熱酸化を施して表面全体に酸化絶縁膜８を薄く成長
させるとともに、ポリシリコン層をＣＶＤ法により堆積
させ、このポリシリコン層からホトエッチングの技法に
よりＤＭＯＳトランジスタ１のゲート電極２３、３５を
形成する。
【００１６】次いで、図７に示すように、フォトレジス
トマスクを用いて基板の表面側からＰ型不純物を注入し
て拡散させＰ型ベース領域１０を形成するとともに、ゲ
ート電極３５及びフィールド酸化膜５０を利用してセル
フアラインによりＰ型不純物を注入して拡散させ、高濃
度のＰ+ 型埋込領域３０に到達するＰ型ボディー領域３
１を形成する。次いで、図８に示すように、フォトレジ
ストマスクを用いてＰ型不純物を注入して拡散させ、Ｐ
型のバックゲート領域３４を形成する。次いで、図９に
示すように、フォトレジストマスクを用いてＮ+ 型不純
物を注入して拡散させ、Ｎ+ 型のコレクタコンタクト領
域１１、エミッタ領域１２、ソース・ドレイン領域２２
及びソース・ドレイン領域３２、３３を形成する。
トマスクを用いて基板の表面側からＰ型不純物を注入し
て拡散させＰ型ベース領域１０を形成するとともに、ゲ
ート電極３５及びフィールド酸化膜５０を利用してセル
フアラインによりＰ型不純物を注入して拡散させ、高濃
度のＰ+ 型埋込領域３０に到達するＰ型ボディー領域３
１を形成する。次いで、図８に示すように、フォトレジ
ストマスクを用いてＰ型不純物を注入して拡散させ、Ｐ
型のバックゲート領域３４を形成する。次いで、図９に
示すように、フォトレジストマスクを用いてＮ+ 型不純
物を注入して拡散させ、Ｎ+ 型のコレクタコンタクト領
域１１、エミッタ領域１２、ソース・ドレイン領域２２
及びソース・ドレイン領域３２、３３を形成する。
【００１７】次いで、図１０に示すように、ＣＶＤ法に
よって酸化膜５３を堆積させた後コンタクトホールを形
成し、更に金属層（アルミ層）を堆積させた後ホトエッ
チングして電極１３、１４、１５、２４、３６を形成
し、図１に示した集積回路装置を製造する。なお、上記
実施例はＮチャネルＤＭＯＳトランジスタの内でも横型
のものを例にとり、また、バイポーラトランジスタの内
でのＮＰＮトランジスタを例にとって説明したが、本発
明は縦型のＮチャネルＤＭＯＳトランジスタにも、ま
た、ＰＮＰトランジスタにも同様に適用することができ
る。
よって酸化膜５３を堆積させた後コンタクトホールを形
成し、更に金属層（アルミ層）を堆積させた後ホトエッ
チングして電極１３、１４、１５、２４、３６を形成
し、図１に示した集積回路装置を製造する。なお、上記
実施例はＮチャネルＤＭＯＳトランジスタの内でも横型
のものを例にとり、また、バイポーラトランジスタの内
でのＮＰＮトランジスタを例にとって説明したが、本発
明は縦型のＮチャネルＤＭＯＳトランジスタにも、ま
た、ＰＮＰトランジスタにも同様に適用することができ
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
バイポーラトランジスタに形成される高濃度のＰ型領域
を製造上同じ工程でＮチャネルＤＭＯＳトランジスタ部
分にも形成し、これをＮチャネルＤＭＯＳトランジスタ
の寄生トランジスタの動作防止に利用するようにしたた
め、製造工程を特段に増加させることなく、安定したソ
ース・ドレイン間耐圧のＮチャネルＤＭＯＳトランジス
タを備えた半導体集積回路装置を製造することができ
る。
バイポーラトランジスタに形成される高濃度のＰ型領域
を製造上同じ工程でＮチャネルＤＭＯＳトランジスタ部
分にも形成し、これをＮチャネルＤＭＯＳトランジスタ
の寄生トランジスタの動作防止に利用するようにしたた
め、製造工程を特段に増加させることなく、安定したソ
ース・ドレイン間耐圧のＮチャネルＤＭＯＳトランジス
タを備えた半導体集積回路装置を製造することができ
る。
【図１】本発明の一実施例にかかる半導体集積回路装置
の断面図である。
の断面図である。
【図２】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図３】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図４】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図５】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図６】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図７】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図８】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図９】本発明にかかる半導体集積回路装置の製造工程
を説明する断面図である。
を説明する断面図である。
【図１０】本発明にかかる半導体集積回路装置の製造工
程を説明する断面図である。
程を説明する断面図である。
【図１１】従来の半導体集積回路装置の断面図である。
Claims (1)
- 【請求項１】 ＮチャネルＤＭＯＳトランジスタとバイ
ポーラトランジスタとを同一の半導体基板に形成した半
導体集積回路装置の製造方法において、 半導体基板のエピタキシャル層下面側からＰ型不純物を
拡散させて当該半導体基板のＤＭＯＳトランジスタ形成
領域に高濃度のＰ型埋込領域を形成すると同時にバイポ
ーラトランジスタ形成領域に高濃度のＰ型の素子間分離
領域を形成する工程と、 ＤＭＯＳトランジスタ形成領域の半導体基板の表面部に
前記Ｐ型埋込領域に達するＰ型ボディー領域を形成する
工程と、 Ｐ型ボディー領域にＮ型ソース・ドレイン領域とＰ型バ
ックゲート領域を備えたＮチャネルＤＭＯＳトランジス
タをＤＭＯＳトランジスタ形成領域に順次形成し、バイ
ポーラトランジスタ形成領域にバイポーラトランジスタ
を順次形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29669593A JPH07153860A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29669593A JPH07153860A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153860A true JPH07153860A (ja) | 1995-06-16 |
Family
ID=17836893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29669593A Pending JPH07153860A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062564A (ja) * | 2008-09-02 | 2010-03-18 | Dongbu Hitek Co Ltd | ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法 |
-
1993
- 1993-11-26 JP JP29669593A patent/JPH07153860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010062564A (ja) * | 2008-09-02 | 2010-03-18 | Dongbu Hitek Co Ltd | ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法 |
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