JPH07154242A - プログラマブル論理アレイ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェアに対して、動的論理および静的
論理に対応しさまざまな種類の通信プロトコルを実現す
ることができるＰＬＡを提供する。 【構成】 回路１０は、２つ以上のＰＬＡマトリックス
構造１２、１４を含み、少なくとも複数の出力を共用
し、共通出力構造１８と、入力構造３０および出力構造
４２、６２に個別に相互接続され、適切な制御装置２８
を備え、制御装置２８ではＰＬＡマトリックス構造１
２、１４のいずれを使用すべきかを選択する。制御装置
２８は静的の場合はリセットまで１つのマトリックス構
造を選択し、動的な場合は特定の制御信号に対する機能
として切替わる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にプログラマブル
論理アレイ（ＰＬＡ）に関し、特に、選択自在な入出力
共用多重ＰＬＡに関する。

【０００２】

【従来の技術】プログラマブル論理アレイ（ＰＬＡ）
は、ＡＮＤ論理やＯＲ論理などの組合わせ論理関数を実
行する簡潔な方法であり、入力ＡＮＤプレーンやその他
の論理関数プレーンにコラムおよびロウのラインから成
るマトリックスと出力ＯＲプレーンやその他の論理関数
プレーンにコラムおよびロウのラインから成るマトリッ
クスを含み、ロウラインは２つのプレーンを適切に結合
している。ＡＮＤプレーンは入力およびその補数を特定
の論理に組合わせる。ＡＮＤプレーン出力はＡＮＤプレ
ーン入力に対して直角に出て、ＯＲプレーン入力に対し
て水平に流れる。ＯＲプレーン出力は垂直に流れ、出力
レジスタに格納することができる。現在のデータ処理ス
テップの成果を確認した後に次の処理ステップに移行し
なければならない場合、出力の一部を入力として戻す。
出力がフィードバックとして戻される場合、このような
順序機械は有限状態機械として知られている。

【０００３】一般に、ＭＯＳ集積回路上で実現される複
合同期順序の有限状態機械は、プログラマブル論理アレ
イを用いて設計され、これによって訂正可能なモジュラ
ー設計が可能となる。１クロックサイクル毎に評価する
２クロック相論理システムの設計には、ＮＯＲ／ＮＯＲ
プログラマブル論理アレイまたはＡＮＤ／ＮＯＲプログ
ラマブル論理アレイを用いれば良い。この場合、一般
に、ＮＯＲプレーンまたはＡＮＤプレーンに対する入力
となる２の補数の出力を有する関連状態変数ラッチによ
って、フィードバックラインは１クロックサイクル毎に
活動化される。入力は、継続的に行われることもあり、
状態変数ラッチのセットアップに必要な時間を除き、サ
イクルを通じて評価される。ただし、このようなシステ
ムは、静的論理に関しＣＭＯＳでは必要以上に複雑にな
ることもある。動的論理またはクロック論理によって、
論理ゲートは静的論理に使用可能な論理ゲートよりも大
型にすることができる。動的プレチャージ／放電ＰＬＡ
構造を用いることによって、複雑さを低減することがで
きる。ただし、このような動的システムでは、入力信号
が同様に止まる場合でさえも、電力を消費する。

【０００４】ＰＬＡは、特定タイプの通信プロトコルを
実現する都合の良い方法である。例えば、ＰＬＡを使用
して、コンピュータ用のトークンリングまたはＥｔｈｅ
ｒｎｅｔによるネットワーク通信プロトコルの態様を実
現することができる。このような態様のあくまでも一例
として、フレーム機能の実行が挙げられる。具体的なフ
レーム機能には、フレームの境界指定、巡回冗長符号生
成および巡回冗長符号検査、データの直列化および非直
列化などが挙げられよう。

【０００５】こうした態様では、通信プロトコルが異な
る場合もあるが、同様の機能も必要なことが多いため、
ある共通の入力信号および出力信号またはいずれか一方
を有することができる。このような同様の機能の一例
が、上述の如き共通フレーム機能の実行である。ハード
ウェアの設計および構成によっては、１つ以上の通信プ
ロトコルを実現し、使用するプロトコルに関わらず、所
定の機能に対してハードウェアの同一部分を使用するこ
とができる。ハードウェアの一部を使用してプロトコル
とは無関係に所定の機能を実行する必要性は、チップの
サイズを最小限にしたいとの要望や、既知の作業回路設
計を用いて設計時間を最小限にしたいとの要望から生じ
たものであろう。

【０００６】

【発明が解決しようとする課題】しかし、上述のような
既知の回路のＰＬＡを１つのＰＬＡに統合しようとする
場合、サイズが大きくなり過ぎるか、動作が遅くなり過
ぎるかが原因で、統合することができないという欠点が
あった。

【０００７】したがって、本発明の目的は、このような
ハードウェアに対して、動的論理および静的論理に対応
しさまざまな種類の通信プロトコルを実現することがで
きるＰＬＡを提供することにある。

【０００８】上述およびそれ以外の従来技術による不利
益は、選択自在な入出力共用多重ＰＬＡを提供すること
によって、本発明において解消することができる。

【課題を解決するための手段および作用】

【０００９】上記目的を達成するために、本発明に係る
２つのＰＬＡマトリックス構造を有する回路は、少なく
とも複数の出力を共用し（このような出力を共用するた
めの）共通または共用の出力構造と、各ＰＬＡマトリッ
クス構造に対する（入出力を共用しないための）個別の
入力構造および出力構造と、いずれのＰＬＡマトリック
ス構造を使用すべきかを選択する適切な制御装置とに相
互接続されることが好ましい。（入力を共用するため
の）共通または共用の入力構造は、２つのＰＬＡマトリ
ックス構造に相互接続することができる。本発明による
制御装置を使用して、未使用のマトリックス構造の電力
を低減させることもできる。本発明による制御装置は、
静的であっても良く、単一デューティサイクル中または
リセットまでの間使用するマトリックス構造を１つ選択
することができ、動的であっても良く、ある制御信号に
対する機能として切替わることができる。

【００１０】入出力構造は、適切なクロック相によって
制御されるラッチを含み、動的マトリックス構造を使用
することができることが好ましい。すなわち、共通入力
ラッチが両マトリックス構造に対する共通の入力ライン
を制御し、共通出力ラッチが両マトリックス構造からの
共通出力を受け取る。

【００１１】各ＰＬＡマトリックス構造を使用し、特定
の通信プロトコルの論理を実行することが好ましい。例
えば、一方のマトリックス構造がＥｔｈｅｒｎｅｔ通信
プロトコルに、もう一方をトークンリング通信プロトコ
ルに使用することができる。本発明では、２つ以上のＰ
ＬＡマトリックス構造を使用することもできる。

【００１２】本発明は、選択自在な出力共用多重ＰＬＡ
を提供することを特徴とする。

【００１３】本発明は、選択自在な入力共用多重ＰＬＡ
を提供することも特徴とする。

【００１４】本発明に係る上記およびそれ以外の特徴お
よび利益は、添付の図面を参照することによって、以下
の実施例から明らかとなろう。

【００１５】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明に係る出力構造を共用し２つのＰＬＡマト
リックス構造を使用する回路の構成を示す簡易ブロック
図であり、本発明に係る２つのプログラマブル論理配列
（ＰＬＡ）の一方を選択的に使用して、２つの通信プロ
トコルの一方を実現する。図１の限定状態機械は、２つ
のプロトコルに対して多数の共通出力と少数の入力とを
有する。この状態機械は、両プロトコルに対して１つの
ＰＬＡマトリックス構造を使用する代わりに、２つのプ
ロトコル各々に１つのＰＬＡを有し干渉させるトランジ
スタを含む２つのＰＬＡマトリックス構造を有する。図
示の回路は、浮動小数点計算を一例とするその他のプロ
トコルを使用する際に容易に適合させることができる。

【００１６】２つのＰＬＡマトリックス構造を使用する
ことによって、マトリックス構造を電力低減に使用せ
ず、必要以上の電力消費を阻止することができる。さら
に、２つのプロトコルに対して２つのマトリックス構造
を使用することによって、一般に２つのマトリックス構
造は、２つのマトリックス構造を実現することができる
１つの大型複合マトリックス構造よりも小さくなる。一
般に、タイミングを考慮して選択されるＰＬＡのタイプ
を決めるが、選択後、マトリックスのサイズが特定のサ
イズ以上になる場合、さらに回路のレイアウトサイズを
さらに増大させてより多くの回路要素を追加できるよう
に設計を考慮しなければならない。したがって、本発明
に係る選択自在な多重マトリックス構造によって、電
力、レイアウトサイズおよび設計時間を低減する。

【００１７】図１は、Ｅｔｈｅｒｎｅｔプロトコルおよ
びトークンリングプロトコルの共通フレーム機能を実現
するための本発明に係る好ましいＰＬＡ回路１０の簡易
図であるとも言える。ＰＬＡ回路１０は、第１のマトリ
ックス構造１２と、第２のマトリックス構造１４と、入
力構造１６と、出力構造１８と、から成る。より詳しく
は、入力構造１６は入力ラッチ１０または状態変数ラッ
チ２２を使用することができる。マトリックス構造１２
には第１の入力構造１６ａを用い、マトリックス構造１
４は第２の入力構造１６ｂを用いる。出力構造１８は出
力ラッチ２４を使用する。出力ラッチ２４は、制御装置
２８からの２つの選択ライン２６によって制御される。
制御装置２８は、ライン２９の適切な信号によって順次
制御される。

【００１８】図示の通り、マトリックス構造１２は入力
バッファまたは入力ラッチ２０をふくむ入力構造１６ａ
から、入力ライン３０によってさまざまな入力供給さ
れ、入力ライン３０はマトリックス構造１２に連結する
バッファ３２に信号を供給する。バッファ３２は、入力
信号および必要に応じて入力信号の補数を第１のプレー
ン３４の入力コラムに供給される。第１のプレーン３４
は、コラムおよびロウから成るアレイと、これらのロウ
およびコラムの適当な交点にトランジスタまたはゲート
を含む（尚、カラムおよびロウと、マトリックス構造に
おけるそれらの交点のトランジスタについては、説明の
便宜上図１に示していない。）。第１のプレーン３４の
ロウに対するの出力は、バッファ／プレチャージ回路ブ
ロック３６に供給され、プレチャージブロックは入力を
アレイすなわち第２のプレーン３８に順次供給する。第
２のプレーン３８の出力カラムは、出力プレチャージャ
４０に接続される。

【００１９】出力プレチャージャ４０は出力ライン４２
を介して、出力信号をさまざまなラッチに供給する。出
力ライン４２ａおよび４２ｂは典型的なものであり、出
力信号を出力ラッチ２４に供給する一方、出力ライン４
２ｃは出力信号を状態変数ラッチ２２に供給する。状態
変数ラッチ２２は、ライン３０ａを介してフィードバッ
クをマトリックス構造１２の第１のプレーンの入力バッ
ファ３２に供給する。

【００２０】同様の方法で、バッファまたはラッチ２０
を含む入力構造１６ｂの入力ライン３０は、入力信号を
マトリックス構造１４の第１のプレーン５４の入力バッ
ファ５２に供給する。プレーン５４の出力ロウはバッフ
ァ／プレチャージ回路ブロック５６に接続され、信号は
マトリックス構造１４の第２のプレーン５８の入力ロウ
に供給される。プレーン５８からの出力信号は出力プレ
チャージャ６０に供給され、出力信号は出力ライン６２
を介して出力構造１８または入力構造１６ｂに供給され
る。状態変数ラッチ２２は、出力ライン６２ｃ上の出力
信号を再度受取り、このフィードバックを入力として入
力ライン３０ｂ上に供給する。

【００２１】このため、出力ライン６２および４２は、
それらの２つの信号を各共通出力ラッチ２４に供給す
る。図１の３つの出力ラッチは、入力としてマトリック
ス構造１２または１４のいずれか一方からの出力しか有
さず、適切に空信号（図示せず）を供給される出力とし
て短い非接続ラインを有する。選択ライン２６は、出力
ライン４２または出力ライン６２上の信号をラッチ２４
に格納するか否かを決定する。選択ライン２６は、適切
な制御装置２８に由米する。２本のライン２６が図示さ
れているが、出力ラッチ２４は単一の選択ラインまたは
制御ライン２６によって適切に制御される。制御装置２
８は本文で述べる如き電源機能も果たすが、選択機能や
正確な時間をサンプリングする機能を実行するために用
いられる。

【００２２】図１から理解できるように、入力構造１６
ａの或る入力ライン３０ｃおよび３０ｄは、入力をマト
リックス構造１４とマトリックス構造１２に供給する。
同様に、入力ライン３０ｅは入力をマトリックス構造１
２および１４の両方に供給する。両方のマトリックス構
造に共通の入力に対して、１つの入力バッファまたはラ
ッチ２０を使用することによって、ラッチの総数は最小
限になり、必要なレイアウトサイズおよび電力は低減す
る。図に示してはいないが同様の方法で、共通状態変数
ラッチ２２を両マトリックス構造１２および１４によっ
て共用することができる。このような共通状態変数ラッ
チに対して、マトリックス構造１２、１４からの出力
は、出力ラッチ２４と同様に個別に状態変数ラッチ２２
に供給され、適切な出力が制御装置２８によって選択さ
れるか、入力として状態変数ラッチ２２に集合的に供給
される。

【００２３】図示のＰＬＡマトリックス構造は、異なる
論理を実行するので同一ではない。例えば、一方のＰＬ
Ａマトリックス構造１２は、Ｅｔｈｅｒｎｅｔプロトコ
ルに使用されるが、もう一方のＰＬＡマトリックス構造
１４はトークンリングプロトコルに使用される。出力ラ
ッチ２４は、単一入力よりもむしろ二重入力である。２
組の入力コラムバッファ３２および５２が供給され、Ｐ
ＬＡマトリックス構造１２および１４双方に対して共通
入力ラッチ２０から供給される。

【００２４】図１では、ＰＬＡマトリックス構造１２お
よび１４は、ＮＯＲ／ＮＯＲ論理わ使用し、トランジス
タまたはゲートから成る２つのダイナミックプレチャー
ジ／放電アレイを有し、１組の入力ラッチ２０からデー
タまたは信号を取入れ、適切なＮＯＲゲートで組合わ
せ、結果を干渉し、生成信号を１組の出力ラッチ２４に
供給することが好ましい。各ＮＯＲ要素は、並列にトラ
ンジスタを用いてプレチャージしたラインに対する放電
を行う。この構造では、出力ラッチ２４は２つの入力す
なわち２つのマトリックス構造１２および１４から１つ
ずつの入力と、もう一方適切な制御装置２８からの制御
信号２６とを有し、制御装置２８はいずれの入力４２、
６２が外部回路に対する最終出力１８になるかを選択す
る。

【００２５】ＰＬＡに対する所定のマトリックス構造１
２および１４において、プレーン３４および５４、第２
のプレーン３８および５８、バッファ３２および５２、
バッファ／プレチャージ回路ブロック３６および５６、
出力プレチャージャ４０および６０については、当業者
には十分既知であると考えられるので、詳述しなかっ
た。各プレーンで実行される論理演算は、ＰＬＡ回路が
サポートする回路の必要条件によって決定されるＡＮ
Ｄ、ＮＡＮＤ、ＯＲまたはＮＯＲである。さらに、各プ
レーンの入出力数は問わない。静的論理に対し、特定数
以上に入力を増加させることによって、さらに回路要素
が必要になり、回路はさらに複雑になる。

【００２６】同じ入力ラッチ２０を使用して、第１およ
び第２のマトリックス構造両方に対して入力を選択する
ことができる。図１には示さなかったが、共通入力に対
して入力ラッチから成る１ブロックに加え、２つのマト
リックス構造の共通出力に対して出力ラッチ２４から成
る１ブロックが存在する。若干の余分な入力ラッチおよ
び出力ラッチもしくはいずれか一方、または、入力構造
および出力構造またはいずれか一方は、個々に各マトリ
ックス構造に接続される。状態変数ラッチ２２も共用さ
れるか、各マトリックス構造に対して個別に使用され
る。

【００２７】図示の通り、共通出力ラッチ２４を中間に
して、状態変数ラッチ２２、入力ラッチ２０、ＰＬＡマ
トリックス構造１２、１４は各グループのいずれかの側
に対称的に位置する。したがって、図１は状態機械であ
り、２つのマトリックス構造を有し、各マトリックス構
造は予め選択した論理演算を実行し、出力構造はマトリ
ックス構造に接続され、制御装置がその出力構造に接続
されて、いずれのマトリックス構造が出力をこの状態機
械に提供するかを選択する。

【００２８】図１の演算モードに基づき、２つ以上のＰ
ＬＡマトリックス構造１２および１４のうち１つのみが
使用される。さらに、未使用のＰＬＡマトリックス構造
の電力を低下されることによって、電力を省く利点があ
る。例えば、ＰＬＡ回路１０は未使用のＰＬＡマトリッ
クス構造１２または１４のラインには充電あるいは放電
を行わない。電力制御機能は制御２８を使用して実行す
る付加的機能であり、選択的にモード選択信号を同様に
使用する。これは、バッファ／プレチャージブロック回
路３６および５６と２つのマトリックス構造１２および
１４の出力プレチャージャ４０および６０に制御装置２
８によって適切にクロックを供給させることによって容
易に達成することができる。

【００２９】このため、本発明は、同期の有限状態装置
を提供し、論理要素から成る第１のプレーンを有し、第
１の予め選択したタイプの論理演算を実行し、第１の複
数の入力コラムラインと、第２の複数のロウラインとを
有して第１の複数のコラムラインと相互接続自在であ
り、第３の複数のスイッチが第２のロウの選択ラインと
第１のコラムの間で相互接続され、各スイッチが対応コ
ラムライン上の電圧信号に応答して動作自在であり、論
理要素からなる第２のプレーンを有し、第２の予め選択
したタイプの論理演算を実行し、第２の複数のロウライ
ンが第１のプレーンの第２の複数のロウラインに接続さ
れ、第４の複数の出力コラムラインは第２の複数のロウ
ラインと相互接続自在であり、第５の複数のスイッチが
第２の複数のロウラインと第４の複数のコラムラインと
の間で相互接続され、この場合、各スイッチは対応する
ロウライン上の電圧信号に応答して動作自在であり、論
理要素から成る第３のプレーンは第３の予め選択された
タイプの演算を実行し、第６の複数の入力コラムライン
と第７の複数のロウラインとを有して第６の複数のコラ
ムラインと相互接続自在であり、第８の複数のスイッチ
は選択された第７のロウラインと第６のコラムラインと
の間で相互接続自在であり、各スイッチは対応するコラ
ムライン上の電圧信号に応答して動作自在であり、論理
要素から成る第４のプレーンは第４の予め選択しタイプ
の論理演算を実行し、第７の複数のロウラインは第３の
プレーンの第７の複数のロウラインに接続され、第９の
複数の出力コラムラインは第７の複数のロウラインと相
互接続自在であり、第１０の複数のスイッチは選択され
た第７の複数のロウラインと第９の複数のカラムライン
との間で相互接続され、この場合、各スイッチは対応す
るロウライン上の電圧信号に応答して動作自在であり、
出力コラム結合手段を有し選択的に第４または第９の複
数の出力コラムラインを第１２の複数の状態機械出力に
結合することが好ましいことは理解できよう。本発明の
状態機械は適切な制御装置を含み、出力コラム結合手段
によって状態機械出力として適切な出力コラムラインを
選択させる。

【００３０】次に、図２について説明する。図２は、図
１の出力ラッチ２４の１つの簡易ブロック図を示す。よ
り詳しくは、図示の出力ラッチ２４には、２つのインバ
ータ２００および２０２と、抵抗ラッチ２０４に対する
入力として有用なマトリックス構造１２および１４の各
出力ライン４２ｂおよび６２ｂとを有する。また、マト
リックス構造１２または１４からの出力が共通すなわち
共用されていない場合、１つのマトリックス信号（４２
ｂまたは４６ｂ）だけが出力ラッチ２４に供給され、そ
の他の信号は「空」信号となる。抵抗ラッチ２０４は、
２つのインバータを直列して構成され、一方のインバー
タ２０６は「抵抗」インパータとなるので、格納される
信号を入力信号によって克服することができる。抵抗イ
ンバータ２０６は、その信号を正常インバータ２０８に
フィードバックする。抵抗ラッチ２０４の出力はそれに
続く回路に状態機械の出力１８として供給される。

【００３１】２つのパスゲートは、制御装置２８からの
選択ライン２６上の適切な制御信号によって制御され、
マトリックス出力４２ｂおよび６２ｂのいずれのを抵抗
ラッチ２０４に供給し正確に何時サンプリングすべきか
を決定する（すなわち、ＰＬＡの出力４２ｂおよび６２
ｂはプレチャージ相よりも評価相のタイミング中にサン
プリングされる）。出力ラッチ２４の疑似動的ラッチの
タイプは問わず、適切な制御信号によって制御される２
つの入力パスゲートを有するラッチなどでも良いが、こ
の限りではない。このため、入力は２つ以上の外部ソー
スすなわち２対上のマトリックス構造のいずれかから獲
得することができる。すなわち、出力ラッチ２４は、ラ
ッチのタイプを問わず、２つ以上のラッチ自在な入力を
有し、ある外部の制御信号に基づき入力の１つを選択す
ることができる。

【００３２】次に、図３について説明する。図３は、３
つのＰＬＡマトリックス構造１２、１３、１４の１つを
選択的に使用する回路の簡易ブロック図である。図示の
有限状態繊械は、３つのマトリックス構造各々に対して
状態変数ラッチ２２を含む共通の出力構造１６と共通の
出力構造１８とを有する。さらに、マトリックス構造の
出力は共通出力としてもフィードバックとしても役立
つ。換言すれば、出力ラッチ２４から出力の１つは、状
態変数ラッチ２２に入力として供給されるだけではな
く、出力としても有用である。

【００３３】さらに、図３では、各マトリックス構造１
２、１３、１４は、入力バッファと、第１のプレーン
と、バッファ／プレチャージ回路ブロックと、第２のプ
レーンと、出力プレチャージャとを有するが、これは図
１と同様である。その他の回路配置も各マトリックス構
造１２、１３、１４に対して同様に使用されることは明
らかであろう。

【００３４】入力構造１６は、入力バッファまたは入力
ラッチ２０を使用し、入力信号を各マトリックス構造１
２、１３、１４に供給する。状態変数ラッチからなる共
通の組合せも入力構造１６の一部に含まれる。図３ぶ
は、各状態変数ラッチ２２は、各マトリックス構造１
２、１３、１４からの個々の入力を有し、３つのマトリ
ックス構造１２、１３、１４すべてに１つの出力を供給
し、各状態変数ラッチ２２も１つ以上の入力と１つ以上
の出力を有する。図示のように入力が３つある場合は、
状態変数ラッチ２２の演算は後述の出力ラッチ２４に対
する演算と同様である。さらに、ＰＬＡすべてが状態変
数を全く使用しない場合、そのようなＰＬＡからの出力
は入力として状態変数ラッチには接続されない。この場
合、未使用の入力はＰＬＡ出力に接続されない代わり
に、適切な「空」信号または「１」信号を供給される。

【００３５】図示の通り、出力構造１８は、出力ラッチ
２４を使用し、３つのマトリックス構造１２、１３、１
４各々から「入力」を有する。各出力ラッチ２４は、選
択ライン２６によって制御され、出力として適切な入力
信号を選択する。さらに、この制御信号は適切な制御装
置２８によって提供され、制御装置す順次ライン２９の
信号によって制御される。図１と同様に、マトリックス
構造から各出力ラッチ２４は１または２つ程度の出力信
号を入力として有し、残りの入力はすべて空信号とな
る。図３の回路の場合、使用中のＰＬＡマトリックス構
造の電力のみを上げて残りのマトリックス構造の電力は
上げないことが特に好ましい。さらに、制御装置２８
は、このパワーアップ機能のほか、出力ラッチ２４と必
要に応じ状態変数２２に対して適切な出力であれば選択
供給する。

【００３６】図３は、入出力構造が完全に共通である。
ただし、３つのマトリックス構造の１つ以上は状態変数
を含む個別の入力および出力またはいずれか一方を有す
る。このようなマトリックス構造が３つ以上の場合でも
同様に利用できる。したがって、本発明は少なくとも２
つのＰＬＡマトリックス構造を有する状態機械を有し、
各マトリックス構造は予め選択した論理演算を実行し、
出力構造はそのマトリックス構造に接続され、制御装置
はその出力構造に接続されて、いずれのマトリックス構
造が本発明の状態機械に対する出力を供給するかを選択
することは理解できよう。

【００３７】以上、２つの論理プレーンを使用するＰＬ
Ａマトリックス構造について述べたが、本発明がより単
純な単一プレーンマトリックス構造にも適用できる。本
発明では、動的論理が実際的に好ましいが、動的論理で
はなく静的論理を使用することもできる。

【００３８】以上の記載に関連して以下の各項を開示す
る。 １．プログラマブル論理アレイ回路において、第１の複
数の入力と第２の複数の出力とを有する第１のマトリッ
クス構造と、第３の複数の入力と第４の複数の出力とを
有することによって、前記第４の複数の出力に対する信
号の一部が前記第１のマトリックス構造の前記第２の複
数の出力に対する信号と共通する第２のマトリックス構
造と、前記第１および第２のマトリックス構造の前記共
通の出力に接続される出力構造と、を含むことを特徴と
するプログラマブル論理アレイ回路。

【００３９】２．前記第１のマトリックス構造が論理要
素からなる第１のプレーンを有し、第１の予め選択した
タイプの論理演算を実行し、第１の複数の入力コラムラ
インと、第６の複数のロウラインは前記第１の複数のコ
ラムラインと相互接続自在であり、第７の複数のスイッ
チが前記選択された第６のロウラインと前記第１のコラ
ムラインの間で相互接続され、各スイッチが対応コラム
ライン上の電圧信号に応答して動作自在であり、論理要
素からなる第２のプレーンを有し、第２の予め選択した
タイプの論理演算を実行し、第６の複数のロウラインが
前記第１のプレーンの第６の複数のロウラインに接続さ
れ、前記第２の複数の出力コラムラインは前記第６の複
数のロウラインと相互接続自在であり、第７の複数のス
イッチが選択された第６の複数のロウラインと第２の複
数のコラムラインとの間で相互接続され、各スイッチは
対応するロウライン上の電圧信号に応答して動作自在で
あることを特徴とする第１項記載のプログラマブル論理
アレイ回路。

【００４０】３．前記第２のマトリックス構造が論理要
素から成る第３のプレーンを有し、第３の予め選択され
たタイプの演算を実行し、第３の複数の入力コラムライ
ンを有し、第８の複数のロウラインは前記第３の複数の
コラムラインと相互接続自在であり、第９の複数のスイ
ッチは選択された第８のロウラインと第３のコラムライ
ンとの間で相互接続され、各スイッチは対応するコラム
ライン上の電圧信号に応答して動作自在であり、論理要
素から成る第４のプレーンは第４の予め選択しタイプの
論理演算を実行し、前記第８の復数のロウラインは前記
第３のプレーンの前記第８の複数のロウラインに接続さ
れ、第４の複数の出力コラムラインは前記第８の複数の
ロウラインと相互接続自在であり、第１０の複数のスイ
ッチは選択された第８の複数のロウラインと第４の複数
のコラムラインとの間で相互接続され、各スイッチは対
応するロウライン上の電圧信号に応答して動作自在であ
ることを特徴とする第２項記載のプログラマブル論理ア
レイ回路。

【００４１】４．前記出力構造が出力ラッチを含み、前
記第１または第４の複数の出力コラムラインいずれかの
少なくとも一部を第１１の出力に選択的に結合すること
を特徴する第３項記載のプログラマブル論理アレイ回
路。

【００４２】５．入力構造を含み、前記第１または第３
の複数の入力コラムラインいずれかの少なくとも一部を
第１２の入力に結合することを特徴とする第４項記載の
プログラマプル論理アレイ回路。

【００４３】６．少なくとも１つの前記第２または第４
の複数の出力コラムラインから少なくとも１つの前記第
１または第３の複数の入力コラムラインへのフィードバ
ックを含むことを特徴とする第５項記載のプログラマブ
ル論理アレイ回路。

【００４４】７．複数の出力のいずれを出力として供給
するかを選択すること制御装置を含むことを特徴とする
第１項記載のプログラマブル論理アレイ回路。

【００４５】８．前記制御装置がいずれのマトリックス
構造に電力供給を行うかを選択することを特徴とする第
７項記載のプログラマブル論理アレイ回路。

【００４６】９．第５の複数の入力および第６の複数の
出力を有する第３のマトリックス構造を含み、前記出力
構造が３つのマトリックス構造すべての共通出力に接続
されることを特徴とする第１項記載のプログラマブル論
理アレイ回路。

【００４７】１０．回路１０は、２つ以上のＰＬＡマト
リックス構造１２、１４を含み、少なくとも複数の出力
を共用し、共通出力構造１８と、入力構造３０および出
力構造４２、６２に個別に相互接続され、適切な制御装
置２８を備え、制御装置２８ではＰＬＡマトリックス構
造１２、１４のいずれを使用すべきかを選択する。制御
装置２８は静的の場合はリセットまで１つのマトリック
ス構造を選択し、動的な場合は特定の制御信号に対する
機能として切替わる。

【効果】以上説明したように、本発明のプログラマブル
論理アレイ回路は、ハードウェアに対して、動的論理お
よび静的論理に対応しさまざまな種類の通信プロトコル
を実現することができるので、回路要素を追加した場
合、選択自在な多重マトリックス構造によって、電力、
レイアウトサイズおよび設計時間を低減することができ
るという効果がある。本文中に述べた技術および装置に
関し、本発明の概念を逸脱することなく、当業者らによ
って多くの変更および修正が可能であろう。したがっ
て、上述の説明の参照となる添付図面に記載の方法およ
び装置は、明らかにあくまでも一例であって、発明の範
囲を限定するものでないことは理解できよう。

【図面の簡単な説明】

【図１】本発明に係る出力構造を共用し２つのＰＬＡマ
トリックス構造を使用する回路の構成を示す簡易ブロッ
ク図である。

【図２】本発明に係る出力ラッチの簡易ブロック図であ
る。

【図３】本発明に係る入出力構造を共用し３つのＰＬＡ
マトリックス構造を使用する回路の構成を示す簡易ブロ
ック図あある。

【符号の説明】

１０ ＰＬＡ回路 １２、１３、１４ マトリックス構造 １６、１６ａ、１６ｂ、１８ 入力構造 １８ 出力構造 ２０ 入力ラッチ ２２ 状態変数ラッチ ２４ 出力ラッチ ２６ 選択ライン ２８ 制御装置 ２９ ライン ３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ 入力
ライン ３２、５２ 入力バッファ ３４、３８、５４、５８ プレーン ３６、５６ バッファ／プレチャージ回路ブロック３６ ４０、６０ 出力プレチャーヂャ ４２、４２ａ、４２ｂ、４２ｃ、６２ａ、６２ｂ、６２
ｃ 出力ライン ２００、２０２、２０８ インバータ ２０４ 抵抗ラッチ ２０６ 抵抗インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラマブル論理アレイ回路におい
   て、 第１の複数の入力と第２の複数の出力とを有する第１の
   マトリックス構造と、 第３の複数の入力と第４の複数の出力とを有することに
   よって、前記第４の複数の出力に対する信号の一部が前
   記第１のマトリックス構造の前記第２の複数の出力に対
   する信号と共通する第２のマトリックス構造と、 前記第１および第２のマトリックス構造の前記共通の出
   力に接続される出力構造と、 を含むことを特徴とするプログラマブル論理アレイ回
   路。