JPH07154247A - デジタル位相ロックループフィルタ - Google Patents
デジタル位相ロックループフィルタInfo
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- JPH07154247A JPH07154247A JP6204048A JP20404894A JPH07154247A JP H07154247 A JPH07154247 A JP H07154247A JP 6204048 A JP6204048 A JP 6204048A JP 20404894 A JP20404894 A JP 20404894A JP H07154247 A JPH07154247 A JP H07154247A
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- 201000002531 Karyomegalic interstitial nephritis Diseases 0.000 claims description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 フィルタ係数（Ｋ）が各クロックパルス毎に
初期値と目標値との間で定期的に減分されるデジタルＰ
ＬＬフィルタを提供する。 【構成】 デジタル位相ロックループフィルタは、入来
する誤差信号が、各クロックパルス毎にデジタル的に処
理されてフィルタ処理された信号を与える前にフィルタ
係数での少なくとも１つの乗算を施される。このＰＬＬ
フィルタは、フィルタの初期動作期間の間に、各クロッ
クパルス毎にフィルタ係数の値を増分的に修正する修正
手段を含む。
初期値と目標値との間で定期的に減分されるデジタルＰ
ＬＬフィルタを提供する。 【構成】 デジタル位相ロックループフィルタは、入来
する誤差信号が、各クロックパルス毎にデジタル的に処
理されてフィルタ処理された信号を与える前にフィルタ
係数での少なくとも１つの乗算を施される。このＰＬＬ
フィルタは、フィルタの初期動作期間の間に、各クロッ
クパルス毎にフィルタ係数の値を増分的に修正する修正
手段を含む。
Description
【０００１】
【発明の背景】この発明は、デジタル位相ロックループ
（ＰＬＬ）で使用されるフィルタの製造に関するが、よ
り特定的には、電話回線に結合されるモデムのキャリア
再生システムでのこのような位相ロックループの応用に
関して説明される。
（ＰＬＬ）で使用されるフィルタの製造に関するが、よ
り特定的には、電話回線に結合されるモデムのキャリア
再生システムでのこのような位相ロックループの応用に
関して説明される。
【０００２】
【関連技術の説明】本発明のモデムへの適用例のすべて
は、１９９２年、クルーバーアカデミック出版（Kluwer
Academic Publishers) 、イー・エー・リー（E. A. Le
e)およびデー・ジー・メサシュミット（D. G. Messersc
hmitt)著、「デジタルコミュニケーション」（Digital
Communication)、第４版を既知のものとして説明する。
より特定的には、この本の「キャリア再生」(Carrier R
ecovery)と題される第１４章、５４８−５５７頁を既知
のものと見做し、その図面１４−２および１４−６を添
付の図１および図２に複写する。
は、１９９２年、クルーバーアカデミック出版（Kluwer
Academic Publishers) 、イー・エー・リー（E. A. Le
e)およびデー・ジー・メサシュミット（D. G. Messersc
hmitt)著、「デジタルコミュニケーション」（Digital
Communication)、第４版を既知のものとして説明する。
より特定的には、この本の「キャリア再生」(Carrier R
ecovery)と題される第１４章、５４８−５５７頁を既知
のものと見做し、その図面１４−２および１４−６を添
付の図１および図２に複写する。
【０００３】この第１４章の始めで述べられているのと
同じ仮定を検討する。サンプリングクロック、または符
号またはボークロックは既知の周波数を有すると仮定
し、単に、周波数シフトおよび位相変動を考慮すること
によってキャリア周波数を正確に再生することのみが所
望である。
同じ仮定を検討する。サンプリングクロック、または符
号またはボークロックは既知の周波数を有すると仮定
し、単に、周波数シフトおよび位相変動を考慮すること
によってキャリア周波数を正確に再生することのみが所
望である。
【０００４】この目的を達成するために、モデムの入力
回路は、各サンプリングクロックパルス毎に１度、電話
回線上で受信されたアナログ信号から、伝送に欠陥がな
ければ出力された符号に対応するはずである複素信号を
決定する。図１に示されるように、この複素信号は位相
検出器１の入力に、より特定的には乗算器２の第１の入
力に与えられる。乗算器２の出力は、角度測定装置３の
第１の入力および決定回路４の入力に与えられる。角度
測定装置３の第２の入力は決定回路４の出力からなり、
決定回路は受信した符号に関して最も近い特性を表わす
符号の振幅および位相である記憶されたテーブルから概
算する。角度測定装置は、受信した符号と概算した符号
との差または角度誤差εk を求め、この差を用いて、乗
算器２内の入力信号を「復調」するのに用いられる複素
信号を与える複素発振器またはＶＣＯ５をロックする。
ループフィルタ６が、角度誤差測定装置３と複素ＶＣＯ
５の入力との間に設けられる。これは従来のデジタルＰ
ＬＬであるが、その相違は基準信号が外部から供給され
る代わりに決定回路４によって与えられる推定であるこ
とである。
回路は、各サンプリングクロックパルス毎に１度、電話
回線上で受信されたアナログ信号から、伝送に欠陥がな
ければ出力された符号に対応するはずである複素信号を
決定する。図１に示されるように、この複素信号は位相
検出器１の入力に、より特定的には乗算器２の第１の入
力に与えられる。乗算器２の出力は、角度測定装置３の
第１の入力および決定回路４の入力に与えられる。角度
測定装置３の第２の入力は決定回路４の出力からなり、
決定回路は受信した符号に関して最も近い特性を表わす
符号の振幅および位相である記憶されたテーブルから概
算する。角度測定装置は、受信した符号と概算した符号
との差または角度誤差εk を求め、この差を用いて、乗
算器２内の入力信号を「復調」するのに用いられる複素
信号を与える複素発振器またはＶＣＯ５をロックする。
ループフィルタ６が、角度誤差測定装置３と複素ＶＣＯ
５の入力との間に設けられる。これは従来のデジタルＰ
ＬＬであるが、その相違は基準信号が外部から供給され
る代わりに決定回路４によって与えられる推定であるこ
とである。
【０００５】添付の図２に複写されている、上述の本の
図１４−６は、図１の回路の例示的な実現例である。従
来の数学的表記が実数および虚数部を示すこの回路は、
詳細には説明しない。この図の右下の部分に、例示的な
ものである適切なフィルタが示されていることにのみ留
意されたい。この場合、フィルタは、定数ＫL で誤差信
号を乗算するための乗算器を含む積分型である。各クロ
ックパルス毎に、乗算器の出力はレジスタｚ-1の内容に
加えられる。したがって、レジスタの出力で、誤差積分
に対応する累積誤差が得られる。
図１４−６は、図１の回路の例示的な実現例である。従
来の数学的表記が実数および虚数部を示すこの回路は、
詳細には説明しない。この図の右下の部分に、例示的な
ものである適切なフィルタが示されていることにのみ留
意されたい。この場合、フィルタは、定数ＫL で誤差信
号を乗算するための乗算器を含む積分型である。各クロ
ックパルス毎に、乗算器の出力はレジスタｚ-1の内容に
加えられる。したがって、レジスタの出力で、誤差積分
に対応する累積誤差が得られる。
【０００６】この特定の応用で使用するフィルタ、より
一般的にはＰＬＬフィルタで見られる問題は、初期化の
際に、たとえば２つのモデム間での初期トレーニングま
たはハンドシェイクの際に、重大であるかもしれない誤
差を迅速に補償しなくてはならないことである。対照的
に、たとえばモデムが通信している間に一旦初期補正が
実行されれば、位相はもはや大きな領域にわたって変化
することはない。したがって、初期位相の間、高速の制
御を確実にするために比較的高い係数ＫL を用い、その
後、一旦通信が確立されれば、係数ＫL （およびより一
般的にはフィルタ係数Ｋ）を減じて、小さな補正を実行
し、非反復性寄生パルスに通常対応する高い瞬時の変動
は無視することが所望される。
一般的にはＰＬＬフィルタで見られる問題は、初期化の
際に、たとえば２つのモデム間での初期トレーニングま
たはハンドシェイクの際に、重大であるかもしれない誤
差を迅速に補償しなくてはならないことである。対照的
に、たとえばモデムが通信している間に一旦初期補正が
実行されれば、位相はもはや大きな領域にわたって変化
することはない。したがって、初期位相の間、高速の制
御を確実にするために比較的高い係数ＫL を用い、その
後、一旦通信が確立されれば、係数ＫL （およびより一
般的にはフィルタ係数Ｋ）を減じて、小さな補正を実行
し、非反復性寄生パルスに通常対応する高い瞬時の変動
は無視することが所望される。
【０００７】したがって、フィルタ係数が高い初期値と
安定状態のより低い値との間で切換えられるデジタルＰ
ＬＬは、先行技術で既に提供されている。
安定状態のより低い値との間で切換えられるデジタルＰ
ＬＬは、先行技術で既に提供されている。
【０００８】しかしながら、アナログフィルタの時定数
に実質的に対応するフィルタ係数Ｋの、この急なスイッ
チングは、場合によっては、および特に他の適応型アル
ゴリズムが並列して収束的な態様で動作するモデムへの
応用においては、ループをロックオフしてしまう可能性
がある。
に実質的に対応するフィルタ係数Ｋの、この急なスイッ
チングは、場合によっては、および特に他の適応型アル
ゴリズムが並列して収束的な態様で動作するモデムへの
応用においては、ループをロックオフしてしまう可能性
がある。
【０００９】
【発明の概要】この欠点を避けるために、本発明は、フ
ィルタ係数が初期値と目標値との間で各クロックパルス
毎に定期的に減分されるデジタルＰＬＬフィルタを提供
する。
ィルタ係数が初期値と目標値との間で各クロックパルス
毎に定期的に減分されるデジタルＰＬＬフィルタを提供
する。
【００１０】本発明は、より特定的には、線形的減分が
フィルタのバンド幅の線形的変動に対応しないときでさ
えも、各クロックパルス毎にこれらのフィルタ係数を線
形に減分することを提供する。
フィルタのバンド幅の線形的変動に対応しないときでさ
えも、各クロックパルス毎にこれらのフィルタ係数を線
形に減分することを提供する。
【００１１】より特定的には、本発明は比例積分型のデ
ジタルフィルタに適用される。本発明の一実施例に従え
ば、係数を線形的に減分するための手段は、係数の現在
の値を含むレジスタと、このレジスタ内に初期値を最初
にロードするための手段と、各クロックパルス毎にフィ
ルタの内容から増分値を減じるための手段と、フィルタ
の現在の値を目標値と比較するための手段と、係数の現
在の値が最小値に達すると減分系を中断させるための手
段とを含む。
ジタルフィルタに適用される。本発明の一実施例に従え
ば、係数を線形的に減分するための手段は、係数の現在
の値を含むレジスタと、このレジスタ内に初期値を最初
にロードするための手段と、各クロックパルス毎にフィ
ルタの内容から増分値を減じるための手段と、フィルタ
の現在の値を目標値と比較するための手段と、係数の現
在の値が最小値に達すると減分系を中断させるための手
段とを含む。
【００１２】本発明のこれらのおよび他の目的、特徴、
局面および利点は、添付の図面に関連して、本発明の以
下の詳細な説明より明らかになるであろう。
局面および利点は、添付の図面に関連して、本発明の以
下の詳細な説明より明らかになるであろう。
【００１３】
【詳細な説明】図３は、本発明を適用する、例示的なデ
ジタルＰＬＬフィルタを構成する比例積分型のデジタル
フィルタを示す。フィルタ入力は誤差信号、たとえば角
度誤差Θe （図１ではεk と符号を付されている）を受
信する。この誤差信号は、それぞれ係数Ｋ１およびＫ２
での乗算を実行する２つの乗算回路１１および１２に伝
送される。乗算器１１の出力は加算器１３の第１の入力
に与えられ、その出力はレジスタまたはメモリセル１５
に与えられる。乗算器１２の出力は加算器１７の第１の
入力に与えられ、その出力はレジスタ１９を介してその
第２の入力にフィードバックされ、加算器１３の第２の
入力にも与えられる。レジスタ１５の出力は、加算器１
３の第３の入力に与えられる。
ジタルＰＬＬフィルタを構成する比例積分型のデジタル
フィルタを示す。フィルタ入力は誤差信号、たとえば角
度誤差Θe （図１ではεk と符号を付されている）を受
信する。この誤差信号は、それぞれ係数Ｋ１およびＫ２
での乗算を実行する２つの乗算回路１１および１２に伝
送される。乗算器１１の出力は加算器１３の第１の入力
に与えられ、その出力はレジスタまたはメモリセル１５
に与えられる。乗算器１２の出力は加算器１７の第１の
入力に与えられ、その出力はレジスタ１９を介してその
第２の入力にフィードバックされ、加算器１３の第２の
入力にも与えられる。レジスタ１５の出力は、加算器１
３の第３の入力に与えられる。
【００１４】入力Θe は、たとえば１６ビット数であ
り、乗算器１１および１２の出力は３２ビット数であ
り、レジスタまたはメモリセル１５の出力は１６ビット
数である。レジスタ１５および１９は、システムのクロ
ック速度、モデムのためのボークロックで時間決めされ
る。各クロックパルス毎に、レジスタ１５および１９は
その内容を与え、この値をそれらの入力に与えられた新
しい値と置換える。
り、乗算器１１および１２の出力は３２ビット数であ
り、レジスタまたはメモリセル１５の出力は１６ビット
数である。レジスタ１５および１９は、システムのクロ
ック速度、モデムのためのボークロックで時間決めされ
る。各クロックパルス毎に、レジスタ１５および１９は
その内容を与え、この値をそれらの入力に与えられた新
しい値と置換える。
【００１５】ＦＲＥＱi は、レジスタ１９においてクロ
ック時間ｔi で積分された誤差である。この誤差は、周
波数誤差と考えることができる。Θｆi は、このときに
レジスタ１５に記憶されたフィルタ処理後の誤差を指
す。
ック時間ｔi で積分された誤差である。この誤差は、周
波数誤差と考えることができる。Θｆi は、このときに
レジスタ１５に記憶されたフィルタ処理後の誤差を指
す。
【００１６】したがって時間ｔi において以下の式が成
り立つ。
り立つ。
【００１７】
【数１】
【００１８】周知のとおり、このような比例積分型フィ
ルタにおいて、Ｋ１およびＫ２の値はフィルタのバンド
幅を規定する。
ルタにおいて、Ｋ１およびＫ２の値はフィルタのバンド
幅を規定する。
【００１９】本発明は、予め定められた期間、すなわち
予め定められた数のサンプリング期間内で、各クロック
パルス毎に各係数Ｋ１、Ｋ２を修正することによってフ
ィルタのバンド幅を修正することを提供する。上述の特
定のフィルタの場合、フィルタのバンド幅が減じられる
べきであれば、係数は各クロックパルス毎に減じられな
くてはならない。
予め定められた数のサンプリング期間内で、各クロック
パルス毎に各係数Ｋ１、Ｋ２を修正することによってフ
ィルタのバンド幅を修正することを提供する。上述の特
定のフィルタの場合、フィルタのバンド幅が減じられる
べきであれば、係数は各クロックパルス毎に減じられな
くてはならない。
【００２０】各係数について用いられる、フィルタ係数
Ｋの値を減じるプロセスは、図４に示される。初期時間
において、係数Ｋの初期値ＫＭＡＸが、レジスタまたは
メモリセル２０に導入される。レジスタ２０の出力は減
算器２１の加算入力に与えられ、その減算入力は、係数
Ｋの減分値ＫＤＥＣを受取る。したがって、如何なると
きにおいても、レジスタ２０の出力で、図３の乗算器１
１または１２に係数入力として与えられる値Ｋｉ＝ＫＭ
ＡＸ−ｉ．ＫＤＥＣが存在する。出力Ｋｉは一般に、こ
の現在の値を最小値ＫＭＩＮと比較するコンパレータ２
２に与えられる。値Ｋｉが値ＫＭＩＮに達すると、コン
パレータ２２の出力はループ２０、２１の動作を禁じ、
値Ｋｉは値ｋＭＩＮで固定されたままである。
Ｋの値を減じるプロセスは、図４に示される。初期時間
において、係数Ｋの初期値ＫＭＡＸが、レジスタまたは
メモリセル２０に導入される。レジスタ２０の出力は減
算器２１の加算入力に与えられ、その減算入力は、係数
Ｋの減分値ＫＤＥＣを受取る。したがって、如何なると
きにおいても、レジスタ２０の出力で、図３の乗算器１
１または１２に係数入力として与えられる値Ｋｉ＝ＫＭ
ＡＸ−ｉ．ＫＤＥＣが存在する。出力Ｋｉは一般に、こ
の現在の値を最小値ＫＭＩＮと比較するコンパレータ２
２に与えられる。値Ｋｉが値ＫＭＩＮに達すると、コン
パレータ２２の出力はループ２０、２１の動作を禁じ、
値Ｋｉは値ｋＭＩＮで固定されたままである。
【００２１】もちろん、図４に示される回路は、デジタ
ル値を減分するための回路の例示的な実施例を構成する
にすぎず、他の複数のハードウェアおよび／またはソフ
トウェア手段を、この機能を達成するのに用いることも
できる。
ル値を減分するための回路の例示的な実施例を構成する
にすぎず、他の複数のハードウェアおよび／またはソフ
トウェア手段を、この機能を達成するのに用いることも
できる。
【００２２】しかしながら、本発明の１局面に従えば、
係数の減分が線形的減分である、図４に示されるのと類
似したプロセスを用いることが有利である。係数Ｋ１お
よびＫ２の線形的減分は、必ずしもフィルタのバンド幅
が線形的に減分されることを引き起こす訳ではないこと
に留意されたい。たとえば、比例積分型フィルタの場
合、フィルタのバンド幅の線形的減分を得るのに、係数
Ｋ１は効果的に線形的減分を施されなくてはならない
が、係数Ｋ２はより高次の関数に従って減分されなくて
はならない。たとえば、モデムが２４００Ｈｚサンプリ
ング周波数を有し、キャリア周波数が１８００Ｈｚに近
い場合に減分が５００クロックパルス以内で実行されれ
ば、Ｋ１およびＫ２の初期値は、１０Ｈｚのフィルタの
バンド幅を有するには、それぞれ５．４×１０-2および
１．５×１０-3でなくてはならず、約１Ｈｚのバンド幅
を有するには、３．７×１０-3および６．８×１０-6で
なくてはならない。線形的減分では、これは初期値Ｋ１
に関して２５０番目のクロックパルスで２．９×１０-2
の値、および初期値Ｋ２に関して、約４．３×１０-4の
値を与える。バンド幅が線形に減少することを引き起こ
す非線形的な減分では、Ｋ１の同じ値が２５０番目のク
ロックパルスで得られるであろうが、実質的に７．４×
１０-4のＫ２の値が得られるであろう。実用において、
線形の概算はループ収束を実質的には修正しない。
係数の減分が線形的減分である、図４に示されるのと類
似したプロセスを用いることが有利である。係数Ｋ１お
よびＫ２の線形的減分は、必ずしもフィルタのバンド幅
が線形的に減分されることを引き起こす訳ではないこと
に留意されたい。たとえば、比例積分型フィルタの場
合、フィルタのバンド幅の線形的減分を得るのに、係数
Ｋ１は効果的に線形的減分を施されなくてはならない
が、係数Ｋ２はより高次の関数に従って減分されなくて
はならない。たとえば、モデムが２４００Ｈｚサンプリ
ング周波数を有し、キャリア周波数が１８００Ｈｚに近
い場合に減分が５００クロックパルス以内で実行されれ
ば、Ｋ１およびＫ２の初期値は、１０Ｈｚのフィルタの
バンド幅を有するには、それぞれ５．４×１０-2および
１．５×１０-3でなくてはならず、約１Ｈｚのバンド幅
を有するには、３．７×１０-3および６．８×１０-6で
なくてはならない。線形的減分では、これは初期値Ｋ１
に関して２５０番目のクロックパルスで２．９×１０-2
の値、および初期値Ｋ２に関して、約４．３×１０-4の
値を与える。バンド幅が線形に減少することを引き起こ
す非線形的な減分では、Ｋ１の同じ値が２５０番目のク
ロックパルスで得られるであろうが、実質的に７．４×
１０-4のＫ２の値が得られるであろう。実用において、
線形の概算はループ収束を実質的には修正しない。
【００２３】発明者によって行なわれたこの確証は、本
発明の目的がその収束が漸進的でありかつ他のモデム適
応型アルゴリズムの収束と両立するループ、たとえばジ
ッタ排除のためのシステムに関して用いられるループを
達成することであるので、重要である。
発明の目的がその収束が漸進的でありかつ他のモデム適
応型アルゴリズムの収束と両立するループ、たとえばジ
ッタ排除のためのシステムに関して用いられるループを
達成することであるので、重要である。
【００２４】本発明を２つの具体例、すなわちモデムで
使用するためのキャリア再生ループおよび比例積分型の
フィルタに関連して説明した。本発明は他のループ（エ
コー消去およびクロック再生ループ等）、および他のタ
イプのフィルタにも同じように適用される。個々のフィ
ルタ、たとえばより高次のフィルタにおいて、バンド幅
の低減を得るには、あるフィルタ係数を減じさせるので
はなく増大させることが必要であるかもしれない。本発
明はこのようなフィルタにも適用され、その主な局面
は、各クロックパルス毎の初期値と目標値との間でのフ
ィルタ係数の修正である。
使用するためのキャリア再生ループおよび比例積分型の
フィルタに関連して説明した。本発明は他のループ（エ
コー消去およびクロック再生ループ等）、および他のタ
イプのフィルタにも同じように適用される。個々のフィ
ルタ、たとえばより高次のフィルタにおいて、バンド幅
の低減を得るには、あるフィルタ係数を減じさせるので
はなく増大させることが必要であるかもしれない。本発
明はこのようなフィルタにも適用され、その主な局面
は、各クロックパルス毎の初期値と目標値との間でのフ
ィルタ係数の修正である。
【００２５】本発明の具体的な一実施例を説明したが、
種々の変形、変更および改良が当業者には容易に明らか
となるであろう。これらの変形、変更および改良は、こ
の開示の一部であると意図され、本発明の精神および範
囲内であると意図される。したがって、上述の説明は単
に例であり、制限するものとしては意図されない。本発
明は前掲の特許請求の範囲およびその均等物に規定され
るものとしてのみ制限される。
種々の変形、変更および改良が当業者には容易に明らか
となるであろう。これらの変形、変更および改良は、こ
の開示の一部であると意図され、本発明の精神および範
囲内であると意図される。したがって、上述の説明は単
に例であり、制限するものとしては意図されない。本発
明は前掲の特許請求の範囲およびその均等物に規定され
るものとしてのみ制限される。
【図１】リーおよびメサシュミット著の上述の本の図１
４−２（５５１頁）および１４−６（５５４頁）に対応
する図である。
４−２（５５１頁）および１４−６（５５４頁）に対応
する図である。
【図２】リーおよびメサシュミット著の上述の本の図１
４−２（５５１頁）および１４−６（５５４頁）に対応
する図である。
４−２（５５１頁）および１４−６（５５４頁）に対応
する図である。
【図３】この発明を適用する例示的なフィルタを示す図
である。
である。
【図４】この発明に従うフィルタ係数を調整するための
例示的回路を示す図である。
例示的回路を示す図である。
Ｋ フィルタ係数 １１ 乗算器 １２ 乗算器 １３ 加算器 １５ レジスタ １７ 加算器 １９ レジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/093 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｅ
Claims (6)
- 【請求項１】 入来する誤差信号が、各クロックパルス
毎にデジタル的に処理されて、フィルタ処理された信号
を与える前に、フィルタ係数（Ｋ）での少なくとも１つ
の乗算を施されるデジタル位相ロックループフィルタで
あって、該フィルタの初期動作期間の間に各クロックパ
ルス毎に前記少なくとも１つのフィルタ係数（Ｋ）の値
を増分的に修正するための手段を含む、デジタル位相ロ
ックループフィルタ。 - 【請求項２】 前記少なくとも１つの係数を修正するた
めの前記手段が、線形的減分手段である、請求項１に記
載のフィルタ。 - 【請求項３】 前記フィルタが比例積分型である、請求
項１または２に記載のフィルタ。 - 【請求項４】 前記少なくとも１つの係数（Ｋ）の初期
および目標値が、フィルタが予め定められた初期および
最終バンド幅を有するように選択される、請求項１ない
し３のいずれかに記載のフィルタ。 - 【請求項５】 モデムに組込まれ、フィルタ処理される
べき周波数がキャリア周波数であり、サンプリング周波
数がボー周波数である、請求項１ないし４のいずれかに
記載のフィルタ。 - 【請求項６】 前記少なくとも１つの係数（Ｋ）を線形
的に減分するための前記手段が、 係数の現在の値（Ｋｉ）を保持するレジスタ（２０）
と、 前記レジスタ内に初期値（ＫＭＡＸ）を最初にロードす
るための手段と、 フィルタの内容から各クロック時間毎に増分値（ＫＤＥ
Ｃ）を減算するための手段（２１）と、 フィルタの現在の値を目標値（ＫＭＩＮ）と比較するた
めの手段（２２）と、 係数の現在の値（Ｋｉ）が最小値（ＫＭＩＮ）に達する
と、減分系の動作を中断させるための手段とを含む、請
求項２に記載のフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9310578 | 1993-08-31 | ||
| FR9310578A FR2709623B1 (fr) | 1993-08-31 | 1993-08-31 | Filtre de boucle à verrouillage de phase numérique. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154247A true JPH07154247A (ja) | 1995-06-16 |
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ID=9450589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204048A Withdrawn JPH07154247A (ja) | 1993-08-31 | 1994-08-30 | デジタル位相ロックループフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5619543A (ja) |
| EP (1) | EP0641081B1 (ja) |
| JP (1) | JPH07154247A (ja) |
| DE (1) | DE69416756T2 (ja) |
| FR (1) | FR2709623B1 (ja) |
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| DE19630398C1 (de) * | 1996-07-26 | 1998-02-12 | Siemens Ag | Verfahren zum Synchronisieren eines in einer Datenempfangsstation zu generierenden Taktsignals mit einem in einer Datensendestation verwendeten Taktsignal |
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| CA2079422C (en) * | 1991-09-30 | 1996-07-02 | Osamu Ichiyoshi | Phase-locked circuit capable of being quickly put in a phase-locked state |
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-
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-
1994
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- 1994-08-29 DE DE69416756T patent/DE69416756T2/de not_active Expired - Fee Related
- 1994-08-30 US US08/298,559 patent/US5619543A/en not_active Expired - Lifetime
- 1994-08-30 JP JP6204048A patent/JPH07154247A/ja not_active Withdrawn
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| US5619543A (en) | 1997-04-08 |
| EP0641081A1 (fr) | 1995-03-01 |
| FR2709623B1 (fr) | 1995-11-17 |
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