JPH0715998B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0715998B2 JPH0715998B2 JP60190734A JP19073485A JPH0715998B2 JP H0715998 B2 JPH0715998 B2 JP H0715998B2 JP 60190734 A JP60190734 A JP 60190734A JP 19073485 A JP19073485 A JP 19073485A JP H0715998 B2 JPH0715998 B2 JP H0715998B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に大電力高速高周波ス
イッチング素子をモノリシックで実現した半導体装置に
関するものである。
イッチング素子をモノリシックで実現した半導体装置に
関するものである。
［従来の技術］ 従来から低オン抵抗の大電力高速高周波スイッチング素
子としていくつかのものが用いられており、たとえば第
３図に示すようなものがあった。
子としていくつかのものが用いられており、たとえば第
３図に示すようなものがあった。
第３図は、従来のモノリシックに構成された伝導度変調
金属酸化膜半導体電界効果トランジスタ（以下CAT素子
と称す）の構造を示す断面図である。初めにこのCAT素
子の構成について説明する。図において、CAT素子の構
成は、従来の２重拡散で作られる金属酸化膜半導体電界
効果トランジスタ（以下MOSFETと記す）のn+形ドレイン
基板をp+形ドレイン／コレクタ層で置換えたものであ
る。さらに詳細に説明すると、p+形ドレイン／コレクタ
層７の一方表面に、たとえばｎ形エピタキシャル層から
なるドレインドリフト層６が形成されている。ドレイン
ドリフト層６表面に複数個のｐ形ベース領域５が互いに
間隔を隔てて形成されており、ｐ形ベース領域５内のそ
の表面に２個のn+形ソース／エミッタ領域４が互いに間
隔を隔てて形成されている。ｐ形ベース領域５間のドレ
インドリフト層６表面、ｐ形ベース領域５の周辺部の表
面、およびn+形ソース／エミッタ領域４表面の一部に、
たとえば二酸化シリコンからなる酸化膜３が形成されて
いる。酸化膜３の内部に金属からなるゲート電極２が形
成されており、このゲート電極はn+形ソース／エミッタ
領域４上まで延びている。また、ｐ形ベース領域５の中
央部表面、n+形ソース／エミッタ領域４表面の他の一
部、および酸化膜３表面にソース／エミッタ電極１が形
成されている。ここで、n+形ソース／エミッタ領域４と
ｐ形ベース領域５とドレインドリフト層６とはMOSFETに
寄生するnpnトランジスタを構成し、ｐ形ベース領域５
とドレインドリフト層６とp+形ドレイン／コレクタ層７
とはMOSFETに寄生するpnpトランジスタを構成してい
る。p+形ドレイン／コレクタ層７の他方表面にドレイン
／コレクタ電極８が形成されている。また、Ｇはゲート
電極端子、S/Eはソース／エミッタ電極端子、およびD/C
はドレイン／コレクタ電極端子である。
金属酸化膜半導体電界効果トランジスタ（以下CAT素子
と称す）の構造を示す断面図である。初めにこのCAT素
子の構成について説明する。図において、CAT素子の構
成は、従来の２重拡散で作られる金属酸化膜半導体電界
効果トランジスタ（以下MOSFETと記す）のn+形ドレイン
基板をp+形ドレイン／コレクタ層で置換えたものであ
る。さらに詳細に説明すると、p+形ドレイン／コレクタ
層７の一方表面に、たとえばｎ形エピタキシャル層から
なるドレインドリフト層６が形成されている。ドレイン
ドリフト層６表面に複数個のｐ形ベース領域５が互いに
間隔を隔てて形成されており、ｐ形ベース領域５内のそ
の表面に２個のn+形ソース／エミッタ領域４が互いに間
隔を隔てて形成されている。ｐ形ベース領域５間のドレ
インドリフト層６表面、ｐ形ベース領域５の周辺部の表
面、およびn+形ソース／エミッタ領域４表面の一部に、
たとえば二酸化シリコンからなる酸化膜３が形成されて
いる。酸化膜３の内部に金属からなるゲート電極２が形
成されており、このゲート電極はn+形ソース／エミッタ
領域４上まで延びている。また、ｐ形ベース領域５の中
央部表面、n+形ソース／エミッタ領域４表面の他の一
部、および酸化膜３表面にソース／エミッタ電極１が形
成されている。ここで、n+形ソース／エミッタ領域４と
ｐ形ベース領域５とドレインドリフト層６とはMOSFETに
寄生するnpnトランジスタを構成し、ｐ形ベース領域５
とドレインドリフト層６とp+形ドレイン／コレクタ層７
とはMOSFETに寄生するpnpトランジスタを構成してい
る。p+形ドレイン／コレクタ層７の他方表面にドレイン
／コレクタ電極８が形成されている。また、Ｇはゲート
電極端子、S/Eはソース／エミッタ電極端子、およびD/C
はドレイン／コレクタ電極端子である。
第４図は、第３図のCAT素子の等価回路を示す図であ
る。このCAT素子の等価回路は、理想的な電流の流れか
ら言えばMOSFETとpinダイオードD2とを直列に接続した
ものになるべきであるが、実際はMOSFETと、これに寄生
するnpnトランジスタとpnpトランジスタとから構成され
るサイリスタとを組合わせたものになる。
る。このCAT素子の等価回路は、理想的な電流の流れか
ら言えばMOSFETとpinダイオードD2とを直列に接続した
ものになるべきであるが、実際はMOSFETと、これに寄生
するnpnトランジスタとpnpトランジスタとから構成され
るサイリスタとを組合わせたものになる。
次にこのCAT素子の特性および動作について説明する。
ゲート電極端子Ｇとソース／エミッタ電極端子S/Eとを
短絡してドレイン／コレクタ電極端子D/Cとソース／エ
ミッタ電極端子S/E間に順バイアス電圧を印加すると、p
inダイオードD2が逆バイアスになり逆バイアス阻止特性
が現われる。また、ドレイン／コレクタ電極端子D/Cと
ソース／エミッタ電極端子S/E間に逆バイアス電圧を印
加すると、ダイオードD1が逆バイアスになり順バイアス
阻止特性が現われる。この状態で、ゲート電極端子Ｇと
ソース／エミッタ電極端子S/E間にMOSFETのしきい値電
圧以上の電圧を印加すると、ｐ形ベース領域５にチャン
ネルが形成されてMOSFETが動作する状態になると同時
に、pinダイオードD2はpinダイオード動作現象を起こ
し、p+形ドレイン／コレクタ層７からドレインドリフト
層６へホールが注入されてこのドレインドリフト層の伝
導度が増大し、CAT素子が低オン抵抗でターンオンす
る。また、CAT素子をターンオフするためには、ゲート
電極端子Ｇとソース／エミッタ電極端子S/Eとを短絡し
てこれら端子間に印加されている電圧をMOSFETのしきい
値電圧以下にし、これによって、ゲート電極２下のｐ形
ベース領域５表面の反転領域をもとに戻してドレインド
リフト層６への電子の供給を止める。ターンオフの開始
時には、ドレインドリフト層６にそれまでの間に注入さ
れた電子が大量に集中しているが、これらの電子はp+形
ドレイン／コレクタ層７に注入され、それに見合ったホ
ールによる電流がｐ形ベース領域５に流れる。このよう
な状態が続くとドレインドリフト層６の電子の集中度は
低下するが、CAT素子がターンオフするためには残され
たホールと電子のプラズマは再結合によって打消し合わ
なければならない。
ゲート電極端子Ｇとソース／エミッタ電極端子S/Eとを
短絡してドレイン／コレクタ電極端子D/Cとソース／エ
ミッタ電極端子S/E間に順バイアス電圧を印加すると、p
inダイオードD2が逆バイアスになり逆バイアス阻止特性
が現われる。また、ドレイン／コレクタ電極端子D/Cと
ソース／エミッタ電極端子S/E間に逆バイアス電圧を印
加すると、ダイオードD1が逆バイアスになり順バイアス
阻止特性が現われる。この状態で、ゲート電極端子Ｇと
ソース／エミッタ電極端子S/E間にMOSFETのしきい値電
圧以上の電圧を印加すると、ｐ形ベース領域５にチャン
ネルが形成されてMOSFETが動作する状態になると同時
に、pinダイオードD2はpinダイオード動作現象を起こ
し、p+形ドレイン／コレクタ層７からドレインドリフト
層６へホールが注入されてこのドレインドリフト層の伝
導度が増大し、CAT素子が低オン抵抗でターンオンす
る。また、CAT素子をターンオフするためには、ゲート
電極端子Ｇとソース／エミッタ電極端子S/Eとを短絡し
てこれら端子間に印加されている電圧をMOSFETのしきい
値電圧以下にし、これによって、ゲート電極２下のｐ形
ベース領域５表面の反転領域をもとに戻してドレインド
リフト層６への電子の供給を止める。ターンオフの開始
時には、ドレインドリフト層６にそれまでの間に注入さ
れた電子が大量に集中しているが、これらの電子はp+形
ドレイン／コレクタ層７に注入され、それに見合ったホ
ールによる電流がｐ形ベース領域５に流れる。このよう
な状態が続くとドレインドリフト層６の電子の集中度は
低下するが、CAT素子がターンオフするためには残され
たホールと電子のプラズマは再結合によって打消し合わ
なければならない。
以上は、MOSFETに寄生するサイリスタ領域がターンオン
時にラッチングしない場合でのCAT素子の動作の説明で
あるが、CAT素子の一番大きな問題点はサイリスタ領域
が低電流レベルでラッチング現象を起こすことであり、
サイリスタ領域がラッチングするとCAT素子のゲート制
御能力がなくなってこれをターンオフするのが困難にな
る。ラッチング現象を起こす原因は、ターンオン時に高
電流密度でサイリスタ領域のnpnトランジスタおよびpnp
トランジスタが相互にフィードバック作用をするためで
ある。サイリスタ領域がターンオン時にラッチングする
条件は、npnトランジスタおよびpnpトランジスタのそれ
ぞれの直流電流増幅器率hFEの合計が＞１であり、ホー
ル電流によるnpnトランジスタのｐ形ベース領域５の抵
抗RSでの電圧効果VSが300°Ｋで0.4〜0.8V以上になる場
合である。
時にラッチングしない場合でのCAT素子の動作の説明で
あるが、CAT素子の一番大きな問題点はサイリスタ領域
が低電流レベルでラッチング現象を起こすことであり、
サイリスタ領域がラッチングするとCAT素子のゲート制
御能力がなくなってこれをターンオフするのが困難にな
る。ラッチング現象を起こす原因は、ターンオン時に高
電流密度でサイリスタ領域のnpnトランジスタおよびpnp
トランジスタが相互にフィードバック作用をするためで
ある。サイリスタ領域がターンオン時にラッチングする
条件は、npnトランジスタおよびpnpトランジスタのそれ
ぞれの直流電流増幅器率hFEの合計が＞１であり、ホー
ル電流によるnpnトランジスタのｐ形ベース領域５の抵
抗RSでの電圧効果VSが300°Ｋで0.4〜0.8V以上になる場
合である。
第５図は、上記のような問題点を或るレベルまで解決し
た他のCAT素子の構造を示す断面図である。図におい
て、ｐ形ベース領域５の中央部に不純物濃度の高いp+形
ベース中央領域50が形成されており、ドレインドリフト
層６とp+形ドレイン／コレクタ層７間にn+形バッファ層
９が挿入されている。また、このCAT素子の等価回路は
第４図に示す回路と同じである。p+形ベース中央領域50
により寄生npnトランジスタの直流電流増幅率hFEを下
げ、かつn+形バッファ層９によりp+形ドレイン／コレク
タ層７からドレインドリフト層６へのホールの注入を抑
えて寄生pnpトランジスタの直流電流増幅率hFEを下げる
ことによって、CAT素子がターンオン時にラッチングし
にくいようにしている。すなわち、第３図のCAT素子に
比べてラッチングする電流レベルを上げている。また、
特開昭57-120369号には、図５のドレイン／コレクタ層
７に代えて、n+形層と、このn+形層の下表面のゲート電
極２に対応する位置にP+形アイランドとを設けたCAT素
子が開示されている。このp+形アイランドはゲート電極
とほぼ同じ幅を有しかつ図５のドレイン／コレクタ層７
と同じ厚さを有する。p+形アイランドがベース領域５間
の幅よりも広くかつドレイン／コレクタ層７と同じ厚さ
であるので、ラッチングする電流レベルを上げる効果
は、図５の場合とほとんど差はない。
た他のCAT素子の構造を示す断面図である。図におい
て、ｐ形ベース領域５の中央部に不純物濃度の高いp+形
ベース中央領域50が形成されており、ドレインドリフト
層６とp+形ドレイン／コレクタ層７間にn+形バッファ層
９が挿入されている。また、このCAT素子の等価回路は
第４図に示す回路と同じである。p+形ベース中央領域50
により寄生npnトランジスタの直流電流増幅率hFEを下
げ、かつn+形バッファ層９によりp+形ドレイン／コレク
タ層７からドレインドリフト層６へのホールの注入を抑
えて寄生pnpトランジスタの直流電流増幅率hFEを下げる
ことによって、CAT素子がターンオン時にラッチングし
にくいようにしている。すなわち、第３図のCAT素子に
比べてラッチングする電流レベルを上げている。また、
特開昭57-120369号には、図５のドレイン／コレクタ層
７に代えて、n+形層と、このn+形層の下表面のゲート電
極２に対応する位置にP+形アイランドとを設けたCAT素
子が開示されている。このp+形アイランドはゲート電極
とほぼ同じ幅を有しかつ図５のドレイン／コレクタ層７
と同じ厚さを有する。p+形アイランドがベース領域５間
の幅よりも広くかつドレイン／コレクタ層７と同じ厚さ
であるので、ラッチングする電流レベルを上げる効果
は、図５の場合とほとんど差はない。
［発明が解決しようとする問題点］ 大電力高速高周波スイッチング素子として用いられてい
る従来のCAT素子は、MOSFETに寄生するサイリスタ領域
がラッチングする電流レベルが低く、CAT素子を正常に
動作させるにはこれをラッチングする電流レベル以下で
使用する必要があり、そのゲート制御範囲が狭いという
問題点があった。
る従来のCAT素子は、MOSFETに寄生するサイリスタ領域
がラッチングする電流レベルが低く、CAT素子を正常に
動作させるにはこれをラッチングする電流レベル以下で
使用する必要があり、そのゲート制御範囲が狭いという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、MOSFETに寄生するサイリスタ領域のラッチン
グする電流レベルを上げてゲート制御範囲を拡げること
ができる半導体装置を得ることを目的とする。
たもので、MOSFETに寄生するサイリスタ領域のラッチン
グする電流レベルを上げてゲート制御範囲を拡げること
ができる半導体装置を得ることを目的とする。
［問題点を解決するための手段］ この発明にかかる半導体装置は、第１の主面と第２の主
面とを有し、ドレイン層となる高不純物濃度の第１導電
形半導体基板と、この第１導電形半導体基板の第１の主
面に接する第１の主面とこの第１の主面に互いに対向す
る第２の主面とを有する、ドレイン層となる低不純物濃
度の第１導電形半導体層と、この第１導電形半導体層の
第２の主面の所定領域に露出面を有して島状に形成され
た少なくとも２つの第２導電形半導体からなるベース領
域と、この各ベース領域の所定領域に露出面を有して島
状に配設された、高不純物濃度の第１導電形半導体から
なるソース領域と、第１導電形半導体層の第２の主面に
露出面を有するドレイン領域とこのドレイン領域を介し
て対向しそれぞれの側に順次隣接して配設された上記ベ
ース領域及びソース領域とにわたって、これら領域の露
出面上に絶縁膜を介して配設されたゲート電極と、基板
の第２の主面に露出面を、基板内に底面を有し、この底
面をゲート電極に対向させて、島状に配設されると共に
底面の幅が、対向するゲート電極に絶縁膜を介して配設
された２つのベース領域相互の間隔に対応し、かつ底面
が上記第１導電形半導体層の第１の主面に近接し、さら
に基板のドレイン層と同電位に接続された高不純物濃度
の第２導電形半導体領域と、を備えたものである。
面とを有し、ドレイン層となる高不純物濃度の第１導電
形半導体基板と、この第１導電形半導体基板の第１の主
面に接する第１の主面とこの第１の主面に互いに対向す
る第２の主面とを有する、ドレイン層となる低不純物濃
度の第１導電形半導体層と、この第１導電形半導体層の
第２の主面の所定領域に露出面を有して島状に形成され
た少なくとも２つの第２導電形半導体からなるベース領
域と、この各ベース領域の所定領域に露出面を有して島
状に配設された、高不純物濃度の第１導電形半導体から
なるソース領域と、第１導電形半導体層の第２の主面に
露出面を有するドレイン領域とこのドレイン領域を介し
て対向しそれぞれの側に順次隣接して配設された上記ベ
ース領域及びソース領域とにわたって、これら領域の露
出面上に絶縁膜を介して配設されたゲート電極と、基板
の第２の主面に露出面を、基板内に底面を有し、この底
面をゲート電極に対向させて、島状に配設されると共に
底面の幅が、対向するゲート電極に絶縁膜を介して配設
された２つのベース領域相互の間隔に対応し、かつ底面
が上記第１導電形半導体層の第１の主面に近接し、さら
に基板のドレイン層と同電位に接続された高不純物濃度
の第２導電形半導体領域と、を備えたものである。
［作用］ この発明においては、高不純物濃度の第１導電形半導体
基板の第２の主面に露出面を、基板内に底面を有し、こ
の底面をゲート電極に対向させて、島状に配設された高
不純物濃度の第２導電形半導体領域を備えると共に、こ
の第２導電形半導体領域の底面の幅が、対向するゲート
電極に絶縁膜を介して配設された２つのベース領域相互
の間隔に対応し、かつこの底面が第１導電形半導体層の
第１の主面に近接し、さらにこの第２導電形半導体領域
が基板のドレイン層と同電位に接続されたので、第２導
電形半導体領域からドレイン層である第１導電形半導体
層へのキャリアの注入が抑えられMOSFETに寄生するトラ
ンジスタの直流電流増幅率hFEが下がる。また、キャリ
アが第２導電形半導体領域から、第２導電形半導体領域
の幅と少なくとも２つのソース領域同士の間隔とで規制
された狭い領域を通過する。したがって、この狭い領域
にのみキャリアモジュレーションをかけることができ
る。この結果、第１導電形ドレイン半導体層の伝導度は
従来と同程度に変調される。
基板の第２の主面に露出面を、基板内に底面を有し、こ
の底面をゲート電極に対向させて、島状に配設された高
不純物濃度の第２導電形半導体領域を備えると共に、こ
の第２導電形半導体領域の底面の幅が、対向するゲート
電極に絶縁膜を介して配設された２つのベース領域相互
の間隔に対応し、かつこの底面が第１導電形半導体層の
第１の主面に近接し、さらにこの第２導電形半導体領域
が基板のドレイン層と同電位に接続されたので、第２導
電形半導体領域からドレイン層である第１導電形半導体
層へのキャリアの注入が抑えられMOSFETに寄生するトラ
ンジスタの直流電流増幅率hFEが下がる。また、キャリ
アが第２導電形半導体領域から、第２導電形半導体領域
の幅と少なくとも２つのソース領域同士の間隔とで規制
された狭い領域を通過する。したがって、この狭い領域
にのみキャリアモジュレーションをかけることができ
る。この結果、第１導電形ドレイン半導体層の伝導度は
従来と同程度に変調される。
［実施例］ 以下、この発明の実施例を図について説明する。なお、
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
この実施例の説明において、従来の技術の説明と重複す
る部分については適宜その説明を省略する。
第１図は、この発明の実施例であるモノリシックに構成
されたCAT素子の構造を示す断面図である。この実施例
の構成は以下の点を除いて第３図の構成と同じである。
すなわち、ドレイン／コレクタ電極８表面にp+形ドレイ
ン／コレクタ層７の代わりにn+形ドレイン／コレクタ層
10が形成されており、このn+形ドレイン／コレクタ層の
一方表面にドレインドリフト層６が形成れている。ま
た、各ゲート電極２直下のn+形ドレイン／コレクタ層10
の他方表面にp+形ドレイン／コレクタ領域70が部分的に
形成されており、このp+形ドレイン／コレクタ領域の底
部はドレインドリフト層６表面と間隔を隔てており、こ
の間隔がn+形バッファ層100を形成している。また、こ
のp+形ドレイン／コレクタ領域70の幅Laはｐ形ベース領
域５同士の間隔LGに対応して設けられている。そして、
第５図と同様、ｐ形ベース領域５の中央部にp+形ベース
中央領域50が形成されている。n+形ソース／エミッタ領
域４とｐ形ベース領域5,p+形ベース中央領域50とドレイ
ンドリフト層6,n+形ドレイン／コレクタ層10とはMOSFET
に寄生するnpnトランジスタを構成し、ｐ形ベース領域
5,p+形ベース中央領域50とドレインドリフト層6,n+形ド
レイン／コレクタ層10とp+形ドレイン／コレクタ領域70
とはMOSFETに寄生するpnpトランジスタを構成し、これ
ら両トランジスタは寄生サイリスタ領域を構成してい
る。
されたCAT素子の構造を示す断面図である。この実施例
の構成は以下の点を除いて第３図の構成と同じである。
すなわち、ドレイン／コレクタ電極８表面にp+形ドレイ
ン／コレクタ層７の代わりにn+形ドレイン／コレクタ層
10が形成されており、このn+形ドレイン／コレクタ層の
一方表面にドレインドリフト層６が形成れている。ま
た、各ゲート電極２直下のn+形ドレイン／コレクタ層10
の他方表面にp+形ドレイン／コレクタ領域70が部分的に
形成されており、このp+形ドレイン／コレクタ領域の底
部はドレインドリフト層６表面と間隔を隔てており、こ
の間隔がn+形バッファ層100を形成している。また、こ
のp+形ドレイン／コレクタ領域70の幅Laはｐ形ベース領
域５同士の間隔LGに対応して設けられている。そして、
第５図と同様、ｐ形ベース領域５の中央部にp+形ベース
中央領域50が形成されている。n+形ソース／エミッタ領
域４とｐ形ベース領域5,p+形ベース中央領域50とドレイ
ンドリフト層6,n+形ドレイン／コレクタ層10とはMOSFET
に寄生するnpnトランジスタを構成し、ｐ形ベース領域
5,p+形ベース中央領域50とドレインドリフト層6,n+形ド
レイン／コレクタ層10とp+形ドレイン／コレクタ領域70
とはMOSFETに寄生するpnpトランジスタを構成し、これ
ら両トランジスタは寄生サイリスタ領域を構成してい
る。
第２図は、第１図のCAT素子の等価回路を示す図であ
る。図において、このCAT素子の等価回路は、ゲート電
極端子Ｇとドレイン／コレクタ電極端子D/C端子間にpin
ダイオードD2を寄生するｎチャンネルMOSFETとなってい
る。
る。図において、このCAT素子の等価回路は、ゲート電
極端子Ｇとドレイン／コレクタ電極端子D/C端子間にpin
ダイオードD2を寄生するｎチャンネルMOSFETとなってい
る。
次にこのCAT素子の動作について説明する。p+形ドレイ
ン／コレクタ領域70が各ゲート電極２直下のn+形ドレイ
ン／コレクタ層10の他方表面に部分的に形成されてお
り、かつこのp+形ドレイン／コレクタ領域の底部表面に
n+形バッファ層100が形成されているため、p+形ドレイ
ン／コレクタ領域70（pnpトランジスタのp+エミッタ）
からドレインドリフト層６へホールが幅Laの範囲内に注
入されるとともに、この注入がn+形バッファ層100によ
り抑えられる。このため、寄生pnpトランジスタのベー
ス領域の輸送効率が低下してその直流電流増幅率hFEが
従来のCAT素子に比べて大幅に下がる。また、p+形ドレ
イン／コレクタ領域70に注入されたホールはドレインド
リフト層６中の絞られた領域Ｘを通して上方に向かって
少ない量で流れ、p+形ベース中央領域50に達してソース
／エミッタ電極に抜ける。このため、ホール電流による
ベース領域のRSでの電圧降下VSは従来のCAT素子に比べ
て小さくなる。このように、このCAT素子においては、
寄生pnpトランジスタの直流電流増幅率hFEが下がり、か
つ寄生npnトランジスタのＰ形ベース領域，p+形ベース
中央領域50での電圧降下VSが小さくなるため、従来のCA
T素子でのラッチングする電流レベルでは寄生サイリス
タ領域がラッチングしなくなる。すなわち、従来のCAT
素子に比べてラッチングする電流レベルが上がることに
なる。このため、CAT素子のターンオフが容易になって
高速高周波スイッチング特性が向上する。また、このCA
T素子では、上述のようにラッチングする電流レベルが
上がるため、従来のCAT素子に比べてゲート制御範囲が
広くなり、またその分CAT素子の高電流密度化が可能と
なり、チップサイズを小さくしてCAT素子の小形化、低
コスト化を図ることができる。また、ドレインドリフト
層６の伝導度変調については、ゲート電極２直下の部分
で発生させるのが効果的であり、p+形ベース中央領域50
直下での伝導度変調は不必要である。このため、p+形ド
レイン／コレクタ領域70をゲート電極２直下にのみ部分
的にホール通過領域を領域Ｘに絞り込み、p+形ドレイン
／コレクタ領域70からドレインドリフト層６へのホール
の注入を効率的に行なうようにしており、これによっ
て、従来のCAT素子と同等の伝導度変調効果を得ること
ができ、オン電圧を低くすることができる。また、従来
のCAT素子においてはp+形ドレイン／コレクタ層７がド
レインドリフト層６の全域にわたって形成されているた
め、ターンオフ時において、ターンオフ時にドレインド
リフト層６に蓄積されたホールがp+形ドレイン／コレク
タ層７でブロックされて抜けにくかったが、このCAT素
子においてはホールがp+形ドレイン／コレクタ領域70底
部の狭い範囲でしかブロックされず、そのまわりのn+形
ドレイン／コレクタ層10に容易に抜けることができ、こ
れによってもCAT素子のターンオフ動作が容易となって
高速高周波スイッチング特性が向上する。
ン／コレクタ領域70が各ゲート電極２直下のn+形ドレイ
ン／コレクタ層10の他方表面に部分的に形成されてお
り、かつこのp+形ドレイン／コレクタ領域の底部表面に
n+形バッファ層100が形成されているため、p+形ドレイ
ン／コレクタ領域70（pnpトランジスタのp+エミッタ）
からドレインドリフト層６へホールが幅Laの範囲内に注
入されるとともに、この注入がn+形バッファ層100によ
り抑えられる。このため、寄生pnpトランジスタのベー
ス領域の輸送効率が低下してその直流電流増幅率hFEが
従来のCAT素子に比べて大幅に下がる。また、p+形ドレ
イン／コレクタ領域70に注入されたホールはドレインド
リフト層６中の絞られた領域Ｘを通して上方に向かって
少ない量で流れ、p+形ベース中央領域50に達してソース
／エミッタ電極に抜ける。このため、ホール電流による
ベース領域のRSでの電圧降下VSは従来のCAT素子に比べ
て小さくなる。このように、このCAT素子においては、
寄生pnpトランジスタの直流電流増幅率hFEが下がり、か
つ寄生npnトランジスタのＰ形ベース領域，p+形ベース
中央領域50での電圧降下VSが小さくなるため、従来のCA
T素子でのラッチングする電流レベルでは寄生サイリス
タ領域がラッチングしなくなる。すなわち、従来のCAT
素子に比べてラッチングする電流レベルが上がることに
なる。このため、CAT素子のターンオフが容易になって
高速高周波スイッチング特性が向上する。また、このCA
T素子では、上述のようにラッチングする電流レベルが
上がるため、従来のCAT素子に比べてゲート制御範囲が
広くなり、またその分CAT素子の高電流密度化が可能と
なり、チップサイズを小さくしてCAT素子の小形化、低
コスト化を図ることができる。また、ドレインドリフト
層６の伝導度変調については、ゲート電極２直下の部分
で発生させるのが効果的であり、p+形ベース中央領域50
直下での伝導度変調は不必要である。このため、p+形ド
レイン／コレクタ領域70をゲート電極２直下にのみ部分
的にホール通過領域を領域Ｘに絞り込み、p+形ドレイン
／コレクタ領域70からドレインドリフト層６へのホール
の注入を効率的に行なうようにしており、これによっ
て、従来のCAT素子と同等の伝導度変調効果を得ること
ができ、オン電圧を低くすることができる。また、従来
のCAT素子においてはp+形ドレイン／コレクタ層７がド
レインドリフト層６の全域にわたって形成されているた
め、ターンオフ時において、ターンオフ時にドレインド
リフト層６に蓄積されたホールがp+形ドレイン／コレク
タ層７でブロックされて抜けにくかったが、このCAT素
子においてはホールがp+形ドレイン／コレクタ領域70底
部の狭い範囲でしかブロックされず、そのまわりのn+形
ドレイン／コレクタ層10に容易に抜けることができ、こ
れによってもCAT素子のターンオフ動作が容易となって
高速高周波スイッチング特性が向上する。
なお、上記実施例では、CAT素子がｎ形のものについて
示したが、この発明は第１図の各層、各領域の導電形を
反対にしたｐ形のCAT素子についても適用できることは
言うまでもない。
示したが、この発明は第１図の各層、各領域の導電形を
反対にしたｐ形のCAT素子についても適用できることは
言うまでもない。
［発明の効果］ 以上のようにこの発明によれば、基板に島状に配設され
た高不純物濃度の第２導電形半導体領域を備えると共
に、この第２導電形半導体領域の底面の幅が、対向する
ゲート電極に絶縁膜を介して配設された２つのベース領
域相互の間隔に対応し、かつこの底面が上記第１導電形
半導体層の第１の主面に近接されたので、MOSFETに寄生
するサイリスタ領域のラッチングする電流レベルを上げ
てゲート制御範囲を拡げることができる半導体装置を得
ることができる。
た高不純物濃度の第２導電形半導体領域を備えると共
に、この第２導電形半導体領域の底面の幅が、対向する
ゲート電極に絶縁膜を介して配設された２つのベース領
域相互の間隔に対応し、かつこの底面が上記第１導電形
半導体層の第１の主面に近接されたので、MOSFETに寄生
するサイリスタ領域のラッチングする電流レベルを上げ
てゲート制御範囲を拡げることができる半導体装置を得
ることができる。
第１図は、この発明の実施例であるモノリシックに構成
されたCAT素子の構造を示す断面図である。第２図は、
第１図のCAT素子の等価回路を示す図である。第３図
は、従来のモノリシックに構成されたCAT素子の構造を
示す断面図である。第４図は、従来のCAT素子の等価回
路を示す図である。第５図は、従来のモノリシックに構
成された他のCAT素子の構造を示す断面図である。 図において、１はソース／エミッタ電極、２はゲート電
極、３は酸化膜、４はn+形ソース／エミッタ領域、５は
ｐ形ベース領域、50はp+形ベース中央領域、６はドレイ
ンドリフト層、70はp+形ドレイン／コレクタ領域、８は
ドレイン／コレクタ電極、10はn+形ドレイン／コレクタ
層、100はn+形バッファ層である。 なお、各図中同一符号は同一または相当部分を示す。
されたCAT素子の構造を示す断面図である。第２図は、
第１図のCAT素子の等価回路を示す図である。第３図
は、従来のモノリシックに構成されたCAT素子の構造を
示す断面図である。第４図は、従来のCAT素子の等価回
路を示す図である。第５図は、従来のモノリシックに構
成された他のCAT素子の構造を示す断面図である。 図において、１はソース／エミッタ電極、２はゲート電
極、３は酸化膜、４はn+形ソース／エミッタ領域、５は
ｐ形ベース領域、50はp+形ベース中央領域、６はドレイ
ンドリフト層、70はp+形ドレイン／コレクタ領域、８は
ドレイン／コレクタ電極、10はn+形ドレイン／コレクタ
層、100はn+形バッファ層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１の主面と第２の主面とを有し、ドレイ
ン層となる高不純物濃度の第１導電形半導体基板と、 この第１導電形半導体基板の第１の主面に接する第１の
主面とこの第１の主面に互いに対向する第２の主面とを
有する、ドレイン層となる低不純物濃度の第１導電形半
導体層と、 この第１導電形半導体層の第２の主面の所定領域に露出
面を有して島状に形成された少なくとも２つの第２導電
形半導体からなるベース領域と、 この各ベース領域の所定領域に露出面を有して島状に配
設された、高不純物濃度の第１導電形半導体からなるソ
ース領域と、 上記第１導電形半導体層の第２の主面に露出面を有する
ドレイン領域とこのドレイン領域を介して対向しそれぞ
れの側に順次隣接して配設された上記ベース領域及びソ
ース領域とにわたって、これら領域の露出面上に絶縁膜
を介して配設されたゲート電極と、 上記基板の第２の主面に露出面を、基板内に底面を有
し、この底面をゲート電極に対向させて、島状に配設さ
れると共に上記底面の幅が、対向するゲート電極に絶縁
膜を介して配設された２つのベース領域相互の間隔に対
応し、かつ上記底面が上記第１導電形半導体層の第１の
主面に近接し、さらに上記基板のドレイン層と同電位に
接続された高不純物濃度の第２導電形半導体領域と、 を備えた半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190734A JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
| DE19863628857 DE3628857A1 (de) | 1985-08-27 | 1986-08-25 | Halbleitereinrichtung |
| US06/900,443 US4841345A (en) | 1985-08-27 | 1986-08-26 | Modified conductivity modulated MOSFET |
| FR868612130A FR2586862B1 (fr) | 1985-08-27 | 1986-08-27 | Dispositif a semiconducteur en particulier du type mosfet. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190734A JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248072A JPS6248072A (ja) | 1987-03-02 |
| JPH0715998B2 true JPH0715998B2 (ja) | 1995-02-22 |
Family
ID=16262891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190734A Expired - Lifetime JPH0715998B2 (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109365A (ja) * | 1985-11-07 | 1987-05-20 | Fuji Electric Co Ltd | 半導体装置 |
| JPH0817234B2 (ja) * | 1988-07-20 | 1996-02-21 | 富士電機株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| JPS61185971A (ja) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | 伝導度変調型半導体装置 |
-
1985
- 1985-08-27 JP JP60190734A patent/JPH0715998B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248072A (ja) | 1987-03-02 |
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