JPH0716009B2 - 横型絶縁ゲートバイポーラトランジスタ - Google Patents

横型絶縁ゲートバイポーラトランジスタ

Info

Publication number
JPH0716009B2
JPH0716009B2 JP63304145A JP30414588A JPH0716009B2 JP H0716009 B2 JPH0716009 B2 JP H0716009B2 JP 63304145 A JP63304145 A JP 63304145A JP 30414588 A JP30414588 A JP 30414588A JP H0716009 B2 JPH0716009 B2 JP H0716009B2
Authority
JP
Japan
Prior art keywords
semiconductor region
semiconductor
bipolar transistor
insulated gate
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63304145A
Other languages
English (en)
Other versions
JPH02151070A (ja
Inventor
直樹 櫻井
森　　睦宏
知行 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63304145A priority Critical patent/JPH0716009B2/ja
Priority to US07/442,608 priority patent/US5126806A/en
Priority to DE68926776T priority patent/DE68926776T2/de
Priority to EP89122086A priority patent/EP0372391B1/en
Priority to KR1019890017745A priority patent/KR0160953B1/ko
Publication of JPH02151070A publication Critical patent/JPH02151070A/ja
Publication of JPH0716009B2 publication Critical patent/JPH0716009B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/30—Devices controlled by electric currents or voltages
    • H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H10D48/34—Bipolar devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は横型絶縁ゲートバイポーラトランジスタに係
り、特に横型絶縁ゲートバイポーラトランジスタのラツ
チアツプ防止性能の改善に関する。
〔従来の技術〕
近年比較的大きな電流を高速に制御できる半導体装置と
して絶縁ゲートバイポーラトランジスタ（Insulated Ga
te Bipolar Transistor:以下IGBTと称す）が注目を浴び
ている。IGBTを他のデバイスとともに集積化するために
は、エミツタ（陰極），ゲート（制御電極）及びコレク
タ（陽極）が同一平面にあることが望ましい。この要求
を満たすIGBT構造の例としては特開昭59−132667号公報
記載の横型IGBTがある。第11図にその構造を示す。ｎ−
層20内にそれより高不純物濃度のｐ層50及びｐ層50より
高不純物濃度のｐ＋層70が独立に設けられ、ｐ層50内に
はそれより高不純物濃度のｎ＋層60が設けられ、絶縁膜
10上にはゲート電極１が設けられている。ｐ層50とｎ＋
層60はエミツタ電極２により電気的に短絡されている。
ｐ＋層70表面にはコレクタ電極３が設けられ、ｐ＋層70
とオーミツク接触している。また、ｎ＋層60,p層50,n−
層20にまたがつて絶縁膜10が表面に設けられている。ｎ
＋層60及び絶縁膜10はｐ＋層70に対向して設けられてお
り、ｐ層50とエミツタ電極がオーミツク接触している領
域とｐ＋層70の間にｎ＋層が存在する様になつている。
このトランジスタはゲート電極１に正の電位を加えると
絶縁膜10下のｐ層50の表面部分がｎ反転し、チヤネルが
形成される。ｎ＋層60より流れだした電子はこのチヤ
ネル及びｎ−層20を通りｐ＋層70に達し、ｐ＋層70から
正孔を注入させる。これにより高抵抗のｎ−層20は伝
導度変調され低抵抗となり、同じ順方向阻止特性を有す
るMOSFETより低オン抵抗が実現できるという特長を有す
る。
〔発明が解決しようとする課題〕
上記した従来の横型IGBTではｐ層50とエミツタ電極２が
オーミツク接触している領域とｐ＋層70の間にｎ＋層60
が存在している。この場合、ｐ＋層70より注入された正
孔はｎ＋層60下のｐ層50を集中して流れエミツタ電極
２に達する。このため、ｐ層50の横方向の抵抗成分Ｒに
より電位降下が起こる。この電位降下によりｎ＋層60と
ｐ層50とで形成されるpn接合が順方向にバイアスされ、
ｎ＋層60からｐ層50へ電子の注入が起き、これによりｎ
＋層60,p層50,n−層20及びｐ＋層70からなる寄生サイリ
スタがオンするいわゆるラツチアツプが生じ、ゲートで
電流が制御できなくなるという問題があつた。
本発明の目的はラツチアツプ防止性能を向上した改善さ
れた横型IGBTを提供することにある。
〔課題を解決するための手段〕
上記目的は、エミツタとなる半導体領域に隣接する半導
体領域とエミツタ電極が電気的に接触している部分を、
エミツタとなる半導体領域よりコレクタとなる半導体領
域に近づけて設けることにより実現される。
〔作用〕
本発明ではコレクタとなる半導体領域より注入されたキ
ヤリアはエミツタとなる半導体領域の下方を通過するこ
とがなくエミツタ電極に到達することができる。このた
めラツチアツプ防止性能を改善することができ、従つて
大電流を制御することができる。
〔実施例〕
以下本発明を実施例として示した図面により説明する。
第１図は本発明の第１の実施例を示す縦断面図である。
ｎ−層20の一方の表面側に、表面から内部に延びるｐ層
50及びｐ＋層70が互いに離れて設けられている。ｐ層50
にはその表面から内部に延びるｎ＋層60が設けられてい
る。ｎ＋層60,p層50及びｎ−層20の表面にはこれらにま
たがり絶縁膜10が設けられ、その絶縁膜10上にはゲート
電極１が設けられている。ｐ層50とｎ＋層60はゲート電
極１よりｐ＋層70側においてエミツタ電極２にオーミツ
ク接触している。ｐ層50とエミツタ電極２がオーミツク
接触している領域は、ｎ＋層60よりｐ＋層70の近くに設
けられている。ｐ＋層70の表面にはコレクタ電極３がオ
ーミツク接触している。
次に、かかる構成の横型IGBTの動作について説明する。
まず、コレクタ電極３側が正、エミツタ電極２側が負と
なる電圧を印加した状態で、ゲート電極１の正電位が印
加されると、絶縁膜10下のｐ層50の表面にチヤネルが生
じ、このチヤネルを通じてｎ＋層60より電子が流れ出
し、ｎ−層20を伝わつてｐ＋層70に達する。図中電子
の流れを点線で示した。ｐ＋層70に達した電子により
ｐ＋層70とｎ−層20間のpn接合が順バイアスされ、ｐ＋
層70より正孔が注入される。正孔はｎ−層20,p層50
を通りエミツタ電極２に達する。図中正孔の流れを一点
鎖線で示した。エミツタ電極２とｐ層50がオーミツク接
触している領域がｎ＋層60よりｐ＋層70の近くにあるた
め、正孔はｎ層60の下を通らずエミツタ電極２に達す
ることができ、このためラツチアツプ防止性能が改善さ
れ、大電流を制御できるという特長を有する。この実施
例におけるｐ＋層70は１×1018〜１×1020atoms/cm3,n
−層20は１×1013〜５×1018atoms/cm3,p層50は１×10
15〜５×1018atoms/cm3,n＋層60は１×1019atoms/cm3以
上とするのが望ましい。
第２図は本発明の第２の実施例を示す縦断面図である。
ｐ層50の下方のｎ−層20内にｐ層50から離れてｎ＋埋込
層61が設けられている。この実施例では電子は低抵抗
のｎ＋埋込層61を流れるため、電子の流れる領域の抵
抗が低下し、第１の実施例よりも、オン抵抗が下がると
いう特長を有する。
第３図は本発明の第３の実施例を示す斜視図である。絶
縁膜10は、コレクタ電極３に近い側ではｐ層50及びｎ−
層20にまたがり、またコレクタ電極３に遠い側ではｎ−
層20,p層50及びｎ＋層60にまたがつて設けられている。
ｐ層50及びｐ＋層70はｎ−層20表面において、一方向に
長く延びて形成され、ｎ＋層60はｐ層50の長手方向に沿
つて並設された複数個の領域からなつている。このた
め、コレクタ電極３はｐ＋層70の長手方向に沿つて形成
され、エミツタ電極２は複数個に分割され、ゲート電極
１はエミツタ電極２を包囲するように形成されている。
この実施例ではｎ＋層60より流れだした電子は絶縁膜
10下のｐ層近傍に生じたチヤネルを伝わつてｐ＋層70に
対向した絶縁膜10下からｎ−層20に流れる。このためｎ
−層20では電子と正孔の経路が同一となり、伝導度が充
分変調され第１の実施例より低オン抵抗となるという特
長を有する。
第４図は本発明の第４の実施例を示す縦断面図及び平面
図である。ｎ−層20内にはｐ＋層70及びｐ層50が一方向
に長く延びかつ独立に設けられており、更にｐ層50内に
はｎ＋層63,n＋層60,n＋層62がｐ層50の長手方向に沿つ
て設けられている。ｎ＋層60はｎ＋層62,63の間に位置
し、ｐ層50の長手方向に沿つて複数個に分割されてい
る。エミツタ電極２はｎ＋層60とそのｐ＋層70側に位置
するｐ層50にオーミツクコンタクトする複数個の部分か
ら成つている。コレクタ電極３はｐ＋層70表面にその長
手方向に沿つてオーミツク接触している。ゲート電極１
は、エミツタ電極２よりコレクタ電極３に近い側におい
てｎ＋層63,p層50及びｎ−層20にまたがるようにそれら
上に絶縁層10を介して形成され、コレクタ電極３から遠
い側においてｎ＋層60,p層50及びｎ＋層62にまたがるよ
うにそれら上に絶縁層10を介して形成され、近い側と遠
い側とは一体構造となつている。ｎ＋層62とｎ＋層63と
はｎ＋層４により連結されているが、ｎ＋層４の代りに
導体により接続することも可能である。
この実施例の動作は次の様になる。即ち、コレクタ電極
３とエミツタ電極２との間にコレクタ電極３側が正電位
となる電圧を印加した状態で、ゲート電極１に正電位を
印加すると、絶縁膜10の下方の位置するｐ層50表面にチ
ヤネルが形成される。チヤネルの形成により、ｎ＋層60
から電子がチヤネルを通つてｎ＋層62に流れる。ｎ＋
層62に達した電子は、ｎ−層４を通つてｎ＋層63に達
し、更にコレクタ電極３に近い側のゲート電極１の下方
のｐ層50に形成されたチヤネルを通つてｎ−層20に流
れ、ｐ＋層70に到達する（点線で示す）。正孔は一点
鎖線で示すように、ｐ＋層70からｎ−層20を通つてｐ層
50に入り、エミツタ電極に達するルートを流れる。この
ように、この実施例では電子と正孔の流通経路が一
致しているため、伝導度変調が充分に行なわれ、第１の
実施例より低オン抵抗が横型IGBTを実現できる。また、
第３の実施例に比較して、電子がチヤネルを流れる距離
が短くなる。即ち、第３の実施例のｎ＋層60からｎ−層
20に達するチヤネルに比べ、この実施例のｎ＋層60とｎ
＋層62との間のチヤネルと、ｎ＋層63とｎ−層20との間
のチヤネルの和は短く、このため電子の流れる距離が
短く低オン抵抗となる利点を有する。
第５図は本発明の第５の実施例を示す縦断面図である。
ｐ−層30上にｎ−層20が形成され、ｐ＋層71によりとり
囲まれた構造を有している。ｐ＋層71表面には電極５が
オーミツク接触している。この電極５には最低電位が印
加され、これによつてｐ＋層71及びｐ−層30はｎ−層20
に対し逆バイアスとなる。このため、同一のｐ−層30上
に形成された横型IGBTが他の素子と電気的に分離される
という特長を有する。このようにpn分離基板に横型IGBT
を形成することは、第６図の実施例を除く他の実施例に
適用することができる。
第６図は本発明の第６の実施例を示す縦断面図である。
この実施例ではｎ−層20が支持基板80中に絶縁膜（誘電
体膜）11を介して島状に形成された１つの単結晶領域と
なつている。第５の実施例ではｐ＋層70より注入された
正孔は最低電位が印加されている電極５に流れ、この電
流がリーク電流となり、損失となるがこの実施例では絶
縁膜11で囲まれているため、正孔はエミツタ電極２に全
て流れ込み、従つてリーク電流を妨げるという特長を有
する。
このように誘電体分離基板の単結晶島に横型IGBTを形成
することは、第５図を除く他の実施例にも適用すること
ができる。
第７図は本発明の第７の実施例を示す縦断面図である。
絶縁膜10及びゲート電極１に対し対称に２個のｐ層50及
びｐ＋層70が設けられている。第２〜第６の実施例では
高電圧がコレクタ電極３とエミツタ電極２との間に印加
された場合、最も電界が高くてなだれ降伏しやすい場所
は絶縁膜10の下となる。特に第３及び第４の実施例では
絶縁膜10がコレクタ電極３側にあるためその傾向が顕著
になる。この場合絶縁膜10が破壊し、ゲート電極１とエ
ミツタ電極２が短絡するおそれがある。この実施例では
絶縁膜10幅方向の両側にｐ層50が存在するため、高電圧
が印加された場合、絶縁物10下ではｐ層50相互間が空乏
層でピンチオフされるため、なだれ降伏の場所が絶縁膜
10から離れた半導体内部になる。このため絶縁膜10下で
破壊が生じず、第１の実施例より信頼性が増すという特
長をもつ。
またエミツタ電極２が絶縁膜11を介してｎ−層20上をコ
レクタ電極３側に延在して設けられている。絶縁膜11上
のエミツタ電極２は空乏層を適度に伸ばし電界を緩和す
るフイールドプレートの役目を果す。第１の実施例〜第
６の実施例では絶縁膜10上のゲート電極１が、フイール
ドプレートの役目もはたしている。このためIGBTを制御
するためゲート電極１の電位を変化させると、空乏層の
伸び方が変化し、耐圧が変化する。特に、第３図，第４
図及び第５図においてゲート電極１にエミツタ電極２に
対し大きな負電位が印加されると空乏層がｐ＋層70に到
達するパンチスルー現象が生じ耐圧が低下する。しか
し、この実施例ではフイールドプレートがエミツタ電極
２で形成されているため、コレクタ電極３とエミツタ電
極２間の電位のみで耐圧が決まり、制御電圧によらず安
定するという特長を有する。
この実施例におけるｐ＋層70,p層50及びｎ＋層60は紙面
と直角方向に長く延びるように形成するのが好ましい。
その場合、一点鎖線A0−A0を単位として電流容量に応じ
て所要数並設すればよい。
第８図は本発明の第８の実施例を示す縦断面図である。
ｐ＋層72によつてとり囲まれたｎ−層20内に、複数個の
ｐ層50が並設され、最外側に位置するｐ層50内には１個
のｎ＋層60が、中間のｐ層50には２個のｎ＋層60がそれ
ぞれ設けられている。ｐ層50の間に位置するｎ−層20、
その両側のｐ層50及びｎ＋層60にまたがつて絶縁膜10が
設けられ、その絶縁膜10上にゲート電極１が設けられて
いる。ｐ層50とｎ＋層60とにはエミツタ電極２がオーミ
ツク接触されている。ｐ＋層72の露出表面にはコレクタ
電極３がオーミツク接触している。最外側に位置するｐ
層50、ｎ＋層60,ゲート電極1,エミツタ電極2,p＋層72及
びコレクタ電極３とで横型IGBTA1構成され、中間に位置
するｐ層50,n＋層60,ゲート電極1,エミツタ電極2,p＋層
72及びコレクタ電極３とで複数個の縦型IGBTA2が構成さ
れている。
この実施例において、A2の領域では正孔は底面のｐ＋
層72からのみ注入が起きるが、A1の領域では底面からだ
けでなく側面のｐ＋層72から注入が起きるため、A1の領
域に正孔が集中するが、A1領域ではエミツタ電極２がｐ
層50とオーミツク接触している領域が、ｎ＋層60より、
ｐ＋層72に近く設けられているため、A1の領域ではｎ＋
層60下を通らずエミツタ電極２に達することになり、ラ
ツチアツプ防止性能が改善されるという特長を有する。
第９図は本発明の横型IGBTを電力変換装置に応用した例
を示したもので、４個の横型IGBTをオン，オフすること
で電流を制御するインバータである。図において、80a,
80b,80c,80dは誘電体分離基板300の島状領域に形成され
た横型IGBT、90a,90b,90c,90dは誘電体分離基板300の別
の島状領域に形成されたダイオード、TACは交流側端
子、TDCは直流側端子、Ga，Gb，Gc，Gdはゲート端子、1
00は負荷、200は直流電源である。このような装置では
ダイオード90bに電流が流れている時、IGBT80aがオンす
るという動作がある。すなわちIGBT80a,80dがオンし電
流I1が流れている状態で電流を制御するためIGBT80aを
オフすると電流はIGBT80dとダイオード90bを通つて流れ
る（電流I2）。このときIGBT80aを再びオンすると電源
電圧がダイオード90bに印加されるためダイオード90dに
蓄積していた過剰キヤリアが掃きだされるために過渡的
に電流I3が流れる。第10図はこの過渡状態を模式的に示
した図である。ｔ＝t1でIGBT80aがオンするとダイオー
ド90bに流れていた電流I2は減少し時刻ｔ＝t2からI2と
は逆方向に電流I3が流れる。このときIGBT80aには電流I
3が零となるｔ＝t3までI1＋I3という電流が流れる。こ
のためｔ＝t2〜t3の間では過大な電流が流れる。そのた
め従来の横型IGBTではラツチアツプが生じ電流が制御で
きなくなつたが、本発明の横型IGBTを用いた電力変換装
置ではラツチアツプ防止性能が改善されているため、過
渡的な過大電流によつて制御不能とはならない。
以上は、本発明の代表的な実施例を説明したが、本発明
はこれらに限定されることなく種々の変形が可能であ
る。
〔発明の効果〕
本発明によれば、横型絶縁ゲートバイポーラトランジス
タにおいて、コレクタ層と同じ導電型を有する半導体層
をエミツタ電極が接する領域をエミツタ層よりコレクタ
層に近くに設けることにより、ラツチアツプ防止性能を
改善し、大電流を制御できる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す縦断面図及び平面
図、第２図は第２の実施例を示す縦断面図、第３図は第
３の実施例を示す斜視図、第４図は第４の実施例を示す
縦断面図及び平面図、第５図から第８図は第５から第８
の実施例を示す縦断面図、第９図は本発明を使用した電
力変換装置の概略平面図及び回路図、第10図は第９図の
装置の動作を説明するための電流波形図、第11図は従来
の横型IGBTの縦断面図である。 １…ゲート電極、２…エミツタ電極、３…コレクタ電
極、10…絶縁膜、20…ｎ−層、50…ｐ層、60…ｎ＋層、
70…ｐ＋層。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】一方導電型の第１の半導体領域と、第１の
    半導体領域の表面から内部に延び、互いに離れて設けら
    れた他方導電型の第２の半導体領域及び第３の半導体領
    域と、第２の半導体領域の表面から内部に延びて形成さ
    れた一方導電型の第４の半導体領域と、第1,第２及び第
    ４の半導体領域にまたがりそれらの表面上に形成された
    絶縁膜と、絶縁膜上に形成された制御電極と、第２及び
    第４の半導体領域表面にオーミツク接触した第１の主電
    極と、第３の半導体領域表面にオーミツク接触した第２
    の主電極と、を有するものにおいて、上記第１の主電極
    が上記第２の半導体領域にオーミツク接触している部分
    を、上記第４の半導体領域より、上記第３の半導体領域
    に接近して設けたことを特徴とする横型絶縁ゲートバイ
    ポーラトランジスタ。
  2. 【請求項２】請求項１記載の横型絶縁ゲートバイポーラ
    トランジスタにおいて、上記第１の半導体領域が他方導
    電型を有する半導体基板の一方の表面側に表面から内部
    に延びて形成されていることを特徴とする横型絶縁ゲー
    トバイポーラトランジスタ。
  3. 【請求項３】請求項１記載の横型絶縁ゲートバイポーラ
    トランジスタにおいて、上記第１の半導体領域が、誘電
    体分離基板に島状に形成された単結晶領域であることを
    特徴とする横型絶縁ゲートバイポーラトランジスタ。
  4. 【請求項４】請求項1,請求項２又は請求項３記載の横型
    絶縁ゲートバイポーラトランジスタにおいて、上記第２
    の半導体領域の表面とは反対側の上記第１の半導体領域
    内に、上記第２の半導体領域から離れて上記第１の半導
    体領域より高濃度の不純物密度を有する一方導電型の第
    ５の半導体領域を設けたことを特徴とする横型絶縁ゲー
    トバイポーラトランジスタ。
  5. 【請求項５】請求項1,請求項2,請求項３又は請求項４記
    載の横型絶縁ゲートバイポーラトランジスタにおいて、
    上記第１の主電極を絶縁層を介して上記第１の半導体領
    域上を上記第３の半導体領域側に延在していることを特
    徴とする横型絶縁ゲートバイポーラトランジスタ。
  6. 【請求項６】請求項1,請求項2,請求項3,請求項４又は請
    求項５記載の横型絶縁ゲートバイポーラトランジスタに
    おいて、上記制御電極と上記第２の主電極との間の距離
    が上記第１の主電極と上記第２の主電極との間の距離よ
    り大きくなつていることを特徴とする横型絶縁ゲートバ
    イポーラトランジスタ。
  7. 【請求項７】請求項1,請求項2,請求項3,請求項4,請求項
    ５又は請求項６記載の横型絶縁ゲートバイポーラトラン
    ジスタにおいて、上記第2,第３及び第４の半導体領域が
    上記第１の半導体領域表面において一方向に長く延びて
    形成されると共に、上記第１及び第２の主電極並びに上
    記制御電極も上記一方向に長く延びて形成されているこ
    とを特徴とする横型絶縁ゲートバイポーラトランジス
    タ。
  8. 【請求項８】一方導電型の第１の半導体領域と、第１の
    半導体領域の表面から内部に延び、互いに離れて設けら
    れた他方導電型の第２の半導体領域及び第３の半導体領
    域と、第２の半導体領域の表面から内部に延びて形成さ
    れた一方導電型の第４の半導体領域と、第1,第２及び第
    ４の半導体領域にまたがりそれらの表面上に形成された
    絶縁膜と、絶縁膜上に形成された制御電極と、第２及び
    第４の半導体領域表面にオーミツク接触した第１の主電
    極と、第３の半導体領域表面にオーミツク接触した第２
    の主電極と、を有するものにおいて、上記第１の主電極
    と上記第２の主電極とを結ぶ線で包囲された領域を除く
    領域に上記制御電極を設けたことを特徴とする横型絶縁
    ゲートバイポーラトランジスタ。
  9. 【請求項９】一方導電型の第１の半導体領域と、第１の
    半導体領域の表面から内部に延び、互いに離れて設けら
    れた他方導電型の第２の半導体領域及び第３の半導体領
    域と、第２の半導体領域の表面から内部に延びて形成さ
    れた一方導電型の第４の半導体領域と、第1,第２及び第
    ４の半導体領域にまたがりそれらの表面上に形成された
    絶縁膜と、絶縁膜上に形成された制御電極と、第２及び
    第４の半導体領域表面にオーミツク接触した第１の主電
    極と、第３の半導体領域表面にオーミツク接触した第２
    の主電極と、を有するものにおいて、上記第１及び第２
    の主電極間が導通状態にあるとき、上記第１の半導体領
    域内における多数キヤリアが移動する距離を少数キヤリ
    アのそれより長くなるようにしたことを特徴とする横型
    絶縁ゲートバイポーラトランジスタ。
  10. 【請求項１０】一方導電型の第１の半導体領域と、第１
    の半導体領域の表面から内部に延び、表面において一方
    向に長く延びかつ互いに離れて設けられた他方導電型の
    第２の半導体領域及び第３の半導体領域と、第２の半導
    体領域の表面から内部に延びて形成され第２の半導体領
    域の長手方向に沿つて複数個並設された一方導電型の第
    ４の半導体領域と、第４の半導体領域表面とその第３の
    半導体領域側に位置する第２の半導体領域表面にオーミ
    ツク接触した複数個の第１の主電極と、第３の半導体領
    域表面にその長手方向に沿つてオーミツク接触した第２
    の主電極と、第１の主電極の第２の主電極とは反対側に
    おいて第1,第２及び第４の半導体領域にまたがるよう
    に、他の個所においては第４の半導体領域から離れ第１
    及び第２半導体領域にまたがるように絶縁膜を介して各
    領域表面上に設けた制御電極とを具備することを特徴と
    する横型絶縁ゲートバイポーラトランジスタ。
  11. 【請求項１１】請求項10記載の横型絶縁ゲートバイポー
    ラトランジスタにおいて、上記第１の半導体領域が、他
    方導電型を有する半導体基板の一方の表面側に表面から
    内部に延びて形成された領域であることを特徴とする横
    型絶縁ゲートバイポーラトランジスタ。
  12. 【請求項１２】請求項10記載の横型絶縁ゲートバイポー
    ラトランジスタにおいて、上記第１の半導体領域が、誘
    電体分離基板に島状に形成された単結晶領域であること
    を特徴とする横型絶縁ゲートバイポーラトランジスタ。
  13. 【請求項１３】請求項10,請求項11又は請求項12記載の
    横型絶縁ゲートバイポーラトランジスタにおいて、上記
    制御電極を上記第１の主電極から離れてそれを包囲する
    ように形成したことを特徴とする横型絶縁ゲートバイポ
    ーラトランジスタ。
  14. 【請求項１４】一方導電型の第１の半導体領域と、第１
    の半導体領域の表面から内部に延び、表面において一方
    向に長く延びかつ互いに離れて設けられた他方導電型の
    第２の半導体領域及び第３の半導体領域と、第２の半導
    体領域の表面から内部に延びて形成され第２の半導体領
    域の長手方向に沿つて複数個並設された一方導電型の第
    ４の半導体領域と、第２の半導体領域の表面から内部に
    延び、第２の半導体領域の長手方向に沿つて延びると共
    に第４の半導体領域の両側にそれから離れて設けられた
    一方導電型の第５及び第６の半導体領域と、第４の半導
    体領域表面とその第３の半導体領域側に位置する第２の
    半導体領域表面にオーミツク接触した複数個の第１の主
    電極と、第３の半導体領域表面にその長手方向に沿つて
    オーミツク接触した第２の主電極と、第１の主電極の第
    ２の主電極とは反対側において第2,第４及び第５の半導
    体領域にまたがつて各領域表面上に絶縁膜を介して設け
    た第１の制御電極と、第1,第２及び第６の半導体領域に
    またがつて各領域表面上に絶縁膜を介して設けられ、第
    １の制御電極に電気的に接続された第２の制御電極と、
    第５の半導体領域と第６の半導体領域とを電気的に接続
    する手段とを具備することを特徴とする横型絶縁ゲート
    バイポーラトランジスタ。
  15. 【請求項１５】一方導電型の第１の半導体領域と、第１
    の半導体領域の表面から内部に延び、表面において一方
    向に長く延びかつ互いに離れて並設された他方導電型の
    第２の半導体領域及び第３の半導体領域と、並設する第
    ２及び第３の半導体領域の両側に位置し、第１の半導体
    領域の表面から内部に延びて形成された他方導電型の第
    ４の半導体領域及び第５の半導体領域と、第２及び第３
    の半導体領域の表面から内部に延びて形成され、各領域
    の長手方向に沿つて形成された一方導電型の第６の半導
    体領域及び第７の半導体領域と、第６の半導体領域及び
    その第４の半導体領域側に位置する第２の半導体領域に
    オーミツク接触する第１の主電極と、第７の半導体領域
    及びその第５の半導体領域側に位置する第３の半導体領
    域にオーミツク接触する第２の主電極と、第１の主電極
    と第２の主電極とを電気的に接続する手段と、第４及び
    第５の半導体領域にそれぞれオーミツク接触する第３及
    び第４の主電極と、第３及び第４の主電極相互を電気的
    に接続する手段と、第２及び第３の半導体領域、それら
    領域間に露出する第１の半導体領域、第６及び第７の半
    導体領域にまたがつて各領域表面に絶縁膜を介して設け
    られた制御電極とを具備することを特徴とする横型絶縁
    ゲートバイポーラトランジスタ。
  16. 【請求項１６】請求項15記載の横型絶縁ゲートバイポー
    ラトランジスタにおいて、上記第１の半導体領域が、他
    方導電型を有する半導体基板の一方の表面側において表
    面から内部に延びて形成された領域であることを特徴と
    する横型絶縁ゲートバイポーラトランジスタ。
  17. 【請求項１７】請求項15記載の横型絶縁ゲートバイポー
    ラトランジスタにおいて、上記第１の半導体領域が、誘
    電体分離基板に島状に形成された単結晶領域であること
    を特徴とする横型絶縁ゲートバイポーラトランジスタ。
  18. 【請求項１８】請求項15,請求項16又は請求項17記載の
    横型絶縁ゲートバイポーラトランジスタにおいて、上記
    第１及び第２の主電極が絶縁膜を介してそれぞれ上記第
    １の半導体領域上に延在していることを特徴とする横型
    絶縁ゲートバイポーラトランジスタ。
  19. 【請求項１９】一方導電型の第１の半導体領域と、第１
    の半導体領域の表面から内部に延びて設けられた他方導
    電型の第２の半導体領域と、第２の半導体領域の表面か
    ら内部に延びて設けられた一方導電型の第３の半導体領
    域と、第３の半導体領域の表面から内部に延びて設けら
    れた他方導電型の第４の半導体領域と、第４の半導体領
    域及びその第１の半導体領域側に位置する第３の半導体
    領域にオーミツク接触する第１の主電極と、第１の半導
    体領域にオーミツク接触する第２の主電極と、第１の主
    電極の第２の主電極側とは反対側において第2,第３及び
    第４の半導体領域にまたがるように絶縁膜を介して形成
    した制御電極とを具備することを特徴とする横型絶縁ゲ
    ートバイポーラトランジスタ。
JP63304145A 1988-12-02 1988-12-02 横型絶縁ゲートバイポーラトランジスタ Expired - Lifetime JPH0716009B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63304145A JPH0716009B2 (ja) 1988-12-02 1988-12-02 横型絶縁ゲートバイポーラトランジスタ
US07/442,608 US5126806A (en) 1988-12-02 1989-11-29 Lateral insulated gate bipolar transistor
DE68926776T DE68926776T2 (de) 1988-12-02 1989-11-30 Lateraler, bipolarer Transistor mit isolierter Steuerelektrode
EP89122086A EP0372391B1 (en) 1988-12-02 1989-11-30 Lateral insulated gate bipolar transistor
KR1019890017745A KR0160953B1 (ko) 1988-12-02 1989-12-01 횡형 절연 게이트 바이폴라 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63304145A JPH0716009B2 (ja) 1988-12-02 1988-12-02 横型絶縁ゲートバイポーラトランジスタ

Publications (2)

Publication Number Publication Date
JPH02151070A JPH02151070A (ja) 1990-06-11
JPH0716009B2 true JPH0716009B2 (ja) 1995-02-22

Family

ID=17929590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63304145A Expired - Lifetime JPH0716009B2 (ja) 1988-12-02 1988-12-02 横型絶縁ゲートバイポーラトランジスタ

Country Status (5)

Country Link
US (1) US5126806A (ja)
EP (1) EP0372391B1 (ja)
JP (1) JPH0716009B2 (ja)
KR (1) KR0160953B1 (ja)
DE (1) DE68926776T2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4006886A1 (de) * 1989-03-06 1990-09-13 Fuji Electric Co Ltd Halbleiter-vorrichtung mit einem mis-feldeffekt-transistor von der art einer leitfaehigkeits-modulation
US5227653A (en) * 1991-08-07 1993-07-13 North American Philips Corp. Lateral trench-gate bipolar transistors
GB2272572B (en) * 1992-11-09 1996-07-10 Fuji Electric Co Ltd Insulated-gate bipolar transistor and process of producing the same
US5451798A (en) * 1993-03-18 1995-09-19 Canon Kabushiki Kaisha Semiconductor device and its fabrication method
US5708287A (en) * 1995-11-29 1998-01-13 Kabushiki Kaisha Toshiba Power semiconductor device having an active layer
US5869850A (en) * 1996-12-13 1999-02-09 Kabushiki Kaishia Toshiba Lateral insulated gate bipolar transistor
DE19750992A1 (de) 1997-11-18 1999-06-02 Bosch Gmbh Robert Halbleiterbauelement
FR2785448B1 (fr) * 1998-10-30 2001-01-26 Alstom Technology Procede de fabrication d'une electrode de commande de grille pour transistor igbt
DE19953348B4 (de) * 1999-11-05 2012-03-15 Infineon Technologies Ag MOS-Halbleitervorrichtung ohne Latchup eines parasitären Bipolartransistors
US7329566B2 (en) 2005-05-31 2008-02-12 Freescale Semiconductor, Inc. Semiconductor device and method of manufacture
US7244989B2 (en) * 2005-06-02 2007-07-17 Freescale Semiconductor, Inc. Semiconductor device and method of manufacture
US7180158B2 (en) * 2005-06-02 2007-02-20 Freescale Semiconductor, Inc. Semiconductor device and method of manufacture
JP5061443B2 (ja) * 2005-09-20 2012-10-31 株式会社日立製作所 横型絶縁ゲートバイポーラトランジスタ
GB2482479B (en) * 2010-08-02 2015-02-18 Univ Warwick Semiconductor device
CN103675073B (zh) * 2012-04-12 2016-04-27 上海小海龟科技有限公司 基于单电荷检测的电子生物传感器
SE537230C2 (sv) * 2013-05-16 2015-03-10 Klas Håkan Eklund Med K Eklund Innovation F Bipolär transistorförstärkarkrets med isolerad gate
CN105408741B (zh) 2013-06-20 2019-04-02 埃克隆德创新公司 用于电荷检测的集成传感器装置
CN105632919B (zh) * 2015-10-08 2018-08-07 深圳市可易亚半导体科技有限公司 绝缘栅双极型晶体管的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2945347A1 (de) * 1979-11-09 1981-05-21 Siemens AG, 1000 Berlin und 8000 München Thyristor mit hilfsemitterelektrode und verfahren zu seinem betrieb
DE3175641D1 (en) * 1980-08-25 1987-01-08 Itt Ind Gmbh Deutsche High-voltage semiconductor switch
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
EP0111803B1 (en) * 1982-12-13 1989-03-01 General Electric Company Lateral insulated-gate rectifier structures
US4743952A (en) * 1983-04-04 1988-05-10 General Electric Company Insulated-gate semiconductor device with low on-resistance
DE3583897D1 (de) * 1984-06-22 1991-10-02 Hitachi Ltd Halbleiterschalter.
JPS62289544A (ja) * 1986-06-09 1987-12-16 Daikin Ind Ltd 含フツ素化合物
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置
JPS6481271A (en) * 1987-09-22 1989-03-27 Nec Corp Conductivity-modulation type mosfet
US4947226A (en) * 1987-12-08 1990-08-07 Hoenywell, Inc. Bilateral switching device
JPH07120799B2 (ja) * 1988-04-01 1995-12-20 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
JPH02151070A (ja) 1990-06-11
KR0160953B1 (ko) 1998-12-01
EP0372391A2 (en) 1990-06-13
EP0372391A3 (en) 1991-03-27
US5126806A (en) 1992-06-30
KR900011033A (ko) 1990-07-11
DE68926776D1 (de) 1996-08-08
DE68926776T2 (de) 1996-11-28
EP0372391B1 (en) 1996-07-03

Similar Documents

Publication Publication Date Title
US6051850A (en) Insulated gate bipolar junction transistors having built-in freewheeling diodes therein
US5519245A (en) Insulated gate bipolar transistor with reverse conducting current
US4969028A (en) Gate enhanced rectifier
US6667515B2 (en) High breakdown voltage semiconductor device
US5089864A (en) Insulated gate type semiconductor device
US4967243A (en) Power transistor structure with high speed integral antiparallel Schottky diode
KR100275756B1 (ko) 트렌치 절연 게이트 바이폴라 트랜지스터
JPH0716009B2 (ja) 横型絶縁ゲートバイポーラトランジスタ
US11094691B2 (en) Semiconductor device
EP0697739B1 (en) Insulated gate bipolar transistor
JPH06196705A (ja) 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
US11810958B2 (en) Transistor component having gate electrodes and field electrodes
EP0338312B1 (en) Insulated gate bipolar transistor
US5079607A (en) Mos type semiconductor device
KR100278526B1 (ko) 반도체 소자
JP2766071B2 (ja) 複合半導体装置及びそれを使つた電力変換装置
US6111278A (en) Power semiconductor devices having discontinuous emitter regions therein for inhibiting parasitic thyristor latch-up
JPH07169868A (ja) 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法
US12615791B2 (en) Semiconductor device
US5945723A (en) Composite controlled semiconductor device
JP4852188B2 (ja) 半導体装置
JP2000311998A (ja) 絶縁ゲートターンオフサイリスタ
US5455442A (en) COMFET switch and method
KR100266388B1 (ko) 반도체 장치 및 그 제조 방법
US12598761B2 (en) Diode including a trench electrode subdivided into at least first and second parts

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080222

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090222

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090222

Year of fee payment: 14