JPH07161996A - 絶縁ゲート型電界効果半導体装置及びその製造方法 - Google Patents
絶縁ゲート型電界効果半導体装置及びその製造方法Info
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- JPH07161996A JPH07161996A JP5311519A JP31151993A JPH07161996A JP H07161996 A JPH07161996 A JP H07161996A JP 5311519 A JP5311519 A JP 5311519A JP 31151993 A JP31151993 A JP 31151993A JP H07161996 A JPH07161996 A JP H07161996A
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Abstract
(57)【要約】
【目的】 低温でゲート絶縁膜を形成すると、ＳｉＯ2
膜中に多量のトラップを含み、界面準位密度も高いた
め、ＴＦＴ特性が悪化する。また、これらのトラップが
ホットエレクトロン注入の原因となるため、素子の信頼
性も低下する。このため界面近傍のＳｉＯ2を緻密化と
界面の再構成により、界面準位密度を低減し、界面層に
ＳｉＯＮ層を導入することで、ホットエレクトロンに強
くする。 【構成】 ＴＦＴのゲート絶縁膜形成工程を３工程に分
け、最初に極薄いＳｉＯ2膜（１〜１０ｎｍ）を成膜
し、Ｎ原子を含むガスでプラズマ処理する。その後、Ｓ
ｉＯ2を成膜してゲート絶縁膜を形成する。
膜中に多量のトラップを含み、界面準位密度も高いた
め、ＴＦＴ特性が悪化する。また、これらのトラップが
ホットエレクトロン注入の原因となるため、素子の信頼
性も低下する。このため界面近傍のＳｉＯ2を緻密化と
界面の再構成により、界面準位密度を低減し、界面層に
ＳｉＯＮ層を導入することで、ホットエレクトロンに強
くする。 【構成】 ＴＦＴのゲート絶縁膜形成工程を３工程に分
け、最初に極薄いＳｉＯ2膜（１〜１０ｎｍ）を成膜
し、Ｎ原子を含むガスでプラズマ処理する。その後、Ｓ
ｉＯ2を成膜してゲート絶縁膜を形成する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型電界効果半
導体装置及びその製造方法に関し、より詳細には低温プ
ロセスで製造することのできる絶縁ゲート型電界効果半
導体装置及びその製造方法に関するものである。
導体装置及びその製造方法に関し、より詳細には低温プ
ロセスで製造することのできる絶縁ゲート型電界効果半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ガラス基板を用いることにより、
６００℃程度の低温プロセスで、ディスプレイやイメー
ジセンサ等の大面積な部分に薄膜トランジスタ（以下Ｔ
ＦＴと略す）が作製されるようになっている。
６００℃程度の低温プロセスで、ディスプレイやイメー
ジセンサ等の大面積な部分に薄膜トランジスタ（以下Ｔ
ＦＴと略す）が作製されるようになっている。
【０００３】ＴＦＴのチャネル半導体層にポリＳｉある
いはアモルファスＳｉを、ゲート絶縁膜にＳｉＯ2膜を
用いた場合、そのＴＦＴの製造時の熱処理温度は約６０
０℃以下である。このため、ゲート絶縁膜のＳｉＯ2膜
を作製するためには、低温成膜が可能であるプラズマＣ
ＶＤ法(例えば、Jounal of Applied Physics Vol.60(9)
p3136 (1986))、リモートプラズマＣＶＤ法(例えば、J
ounal of Vacuum Science Technology A5(4) p2231 (19
87))、ＡＰＣＶＤ法、ＬＰＣＶＤ法、スパッタリング法
(例えば、IEEE Trans.Electron Devices 135(12) p3104
(1989))等の堆積法によるゲート絶縁膜の形成が行われ
ている。ところが、これらの方法で得られたＳｉＯ2膜
は緻密なものではないためＴＦＴの信頼性の低下の原因
となる。
いはアモルファスＳｉを、ゲート絶縁膜にＳｉＯ2膜を
用いた場合、そのＴＦＴの製造時の熱処理温度は約６０
０℃以下である。このため、ゲート絶縁膜のＳｉＯ2膜
を作製するためには、低温成膜が可能であるプラズマＣ
ＶＤ法(例えば、Jounal of Applied Physics Vol.60(9)
p3136 (1986))、リモートプラズマＣＶＤ法(例えば、J
ounal of Vacuum Science Technology A5(4) p2231 (19
87))、ＡＰＣＶＤ法、ＬＰＣＶＤ法、スパッタリング法
(例えば、IEEE Trans.Electron Devices 135(12) p3104
(1989))等の堆積法によるゲート絶縁膜の形成が行われ
ている。ところが、これらの方法で得られたＳｉＯ2膜
は緻密なものではないためＴＦＴの信頼性の低下の原因
となる。
【０００４】また、これらのＳｉＯ2膜の緻密化の方法
としてはＮ2雰囲気中において９００℃程度の高温アニ
ールやランプアニール等があるが、いずれも６００℃以
上の高温熱処理で行わないと、高品質なゲート絶縁膜が
得られない。
としてはＮ2雰囲気中において９００℃程度の高温アニ
ールやランプアニール等があるが、いずれも６００℃以
上の高温熱処理で行わないと、高品質なゲート絶縁膜が
得られない。
【０００５】さらに、ＳｉＯ2膜の窒化により、ホット
キャリア注入に強い信頼性の高いトランジスタを得る技
術が従来報告されている(例えば、IEEE Trans.Electron
Devices ED-29 p498 (1982))が、ここでも窒化を行う
ためには９００℃以上の高温が必要である。
キャリア注入に強い信頼性の高いトランジスタを得る技
術が従来報告されている(例えば、IEEE Trans.Electron
Devices ED-29 p498 (1982))が、ここでも窒化を行う
ためには９００℃以上の高温が必要である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記方
法で作製されたゲート絶縁膜は比較的高温での作製とな
るか、あるいは６００℃以下の低温作製をすると緻密で
高品質なものが得られず、ＳｉＯ2膜中に多量のトラッ
プを含んでいるためＴＦＴ特性に悪影響を及ぼす。ま
た、これらのトラップがホットエレクトロン注入の原因
となるため、素子の信頼性に対しても問題となる。ま
た、低温形成のために界面準位密度も高く、良好な界面
が形成されにくい。一方、熱歪み等から低温でのＴＦＴ
作製の要望も強い。
法で作製されたゲート絶縁膜は比較的高温での作製とな
るか、あるいは６００℃以下の低温作製をすると緻密で
高品質なものが得られず、ＳｉＯ2膜中に多量のトラッ
プを含んでいるためＴＦＴ特性に悪影響を及ぼす。ま
た、これらのトラップがホットエレクトロン注入の原因
となるため、素子の信頼性に対しても問題となる。ま
た、低温形成のために界面準位密度も高く、良好な界面
が形成されにくい。一方、熱歪み等から低温でのＴＦＴ
作製の要望も強い。
【０００７】本発明は、このような問題に鑑みなされた
ものであり、界面近傍のＳｉＯ2膜の緻密化と界面原子
のネットワークを再構成させることで、界面準位密度を
減少させ、界面付近にＳｉＯＮ層を導入することでホッ
トエレクトロン注入に対して強いゲート絶縁膜を形成し
て、比較的低温で高品質なゲート絶縁膜を得ることを目
的としている。
ものであり、界面近傍のＳｉＯ2膜の緻密化と界面原子
のネットワークを再構成させることで、界面準位密度を
減少させ、界面付近にＳｉＯＮ層を導入することでホッ
トエレクトロン注入に対して強いゲート絶縁膜を形成し
て、比較的低温で高品質なゲート絶縁膜を得ることを目
的としている。
【０００８】
【課題を解決するための手段】請求項１に記載の本発明
の絶縁ゲート型電界効果半導体装置は、絶縁基板上に形
成されたポリＳｉ層と、該ポリＳｉ層上に形成されたＳ
ｉＯＮ層と該ＳｉＯＮ層上に形成されたＳｉＯ2層とか
らなる絶縁ゲート層と、該絶縁ゲート層上に形成された
ゲート電極とを備えたことを特徴とする。
の絶縁ゲート型電界効果半導体装置は、絶縁基板上に形
成されたポリＳｉ層と、該ポリＳｉ層上に形成されたＳ
ｉＯＮ層と該ＳｉＯＮ層上に形成されたＳｉＯ2層とか
らなる絶縁ゲート層と、該絶縁ゲート層上に形成された
ゲート電極とを備えたことを特徴とする。
【０００９】請求項２に記載の本発明の絶縁ゲート型電
界効果半導体装置は、絶縁基板上に形成されたポリＳｉ
層と、該ポリＳｉ層上に形成されたＳｉＯＮ層と該Ｓｉ
ＯＮ層上に形成されたＳｉＯ2層とからなる絶縁ゲート
層と、該絶縁ゲート層上に形成されたゲート電極と、上
記ポリＳｉ層表面にソース領域とドレイン領域とを備
え、ＴＦＴをなしていることを特徴とする。
界効果半導体装置は、絶縁基板上に形成されたポリＳｉ
層と、該ポリＳｉ層上に形成されたＳｉＯＮ層と該Ｓｉ
ＯＮ層上に形成されたＳｉＯ2層とからなる絶縁ゲート
層と、該絶縁ゲート層上に形成されたゲート電極と、上
記ポリＳｉ層表面にソース領域とドレイン領域とを備
え、ＴＦＴをなしていることを特徴とする。
【００１０】請求項３に記載の本発明の絶縁ゲート型電
界効果半導体装置は、請求項１また請求項２に記載の絶
縁ゲート型電界効果半導体装置において、上記ＳｉＯＮ
層の厚さが１ｎｍ以上１０ｎｍ以下であることを特徴と
する。
界効果半導体装置は、請求項１また請求項２に記載の絶
縁ゲート型電界効果半導体装置において、上記ＳｉＯＮ
層の厚さが１ｎｍ以上１０ｎｍ以下であることを特徴と
する。
【００１１】請求項４に記載の本発明の絶縁ゲート型電
界効果半導体装置の製造方法は、請求項１、請求項２、
または請求項３に記載の絶縁ゲート型電界効果半導体装
置の製造方法において、絶縁基板上にポリＳｉ層を形成
する工程と、該ポリＳｉ層上に第１のＳｉＯ2層を形成
する工程と、第１のＳｉＯ2層をプラズマ窒化してＳｉ
ＯＮ層とする工程と、該ＳｉＯＮ層上に第２のＳｉＯ2
層を形成する工程と、第２のＳｉＯ2層上に導電膜を形
成してゲート電極を形成する工程とを含むことを特徴と
する。
界効果半導体装置の製造方法は、請求項１、請求項２、
または請求項３に記載の絶縁ゲート型電界効果半導体装
置の製造方法において、絶縁基板上にポリＳｉ層を形成
する工程と、該ポリＳｉ層上に第１のＳｉＯ2層を形成
する工程と、第１のＳｉＯ2層をプラズマ窒化してＳｉ
ＯＮ層とする工程と、該ＳｉＯＮ層上に第２のＳｉＯ2
層を形成する工程と、第２のＳｉＯ2層上に導電膜を形
成してゲート電極を形成する工程とを含むことを特徴と
する。
【００１２】
【作用】本発明によれば、極薄（１〜１０ｎｍ程度）の
絶縁膜を作製した後、引き続きＮ（窒素）を含むガスの
プラズマでプラズマ窒化処理することで、界面近傍の絶
縁膜の緻密化と界面原子の再構成を行い、３配位のＮが
界面準位密度を減少させ良好な界面を得ることで、高移
動度、Ｖｔｈ、Ｓ係数の低いＴＦＴ特性を得ることが可
能となる。また、界面近傍のＳｉＯＮ層がホットエレク
トロン注入に対して強くなるため、信頼性に優れたＴＦ
Ｔを得ることができる。
絶縁膜を作製した後、引き続きＮ（窒素）を含むガスの
プラズマでプラズマ窒化処理することで、界面近傍の絶
縁膜の緻密化と界面原子の再構成を行い、３配位のＮが
界面準位密度を減少させ良好な界面を得ることで、高移
動度、Ｖｔｈ、Ｓ係数の低いＴＦＴ特性を得ることが可
能となる。また、界面近傍のＳｉＯＮ層がホットエレク
トロン注入に対して強くなるため、信頼性に優れたＴＦ
Ｔを得ることができる。
【００１３】なお、本発明では製造工程におけるゲート
絶縁膜のＳｉＯ2膜を作製する工程を３つに分け、まず
最初に極薄い（１〜１０ｎｍ程度が最も望ましい）Ｓｉ
Ｏ2膜をチャネル半導体上に作製し、次にＮ2等のＮ原子
を含むガス（例えばＮＨ3，Ｎ2Ｏ等）のプラズマでＳｉ
Ｏ2上からプラズマ処理を行う。最後に必要なＳｉＯ2膜
を成膜してゲート絶縁膜を構成する。この時、初期Ｓｉ
Ｏ2の膜厚が厚すぎる（通常１０ｎｍ以上）と界面付近
のＳｉＯ2膜に対するプラズマ処理の効果小さく、薄す
ぎる（通常１ｎｍ以下）とプラズマによるチャネル半導
体へのダメージが問題となるため、プラズマ処理の条件
に応じた最適膜厚範囲が存在する。
絶縁膜のＳｉＯ2膜を作製する工程を３つに分け、まず
最初に極薄い（１〜１０ｎｍ程度が最も望ましい）Ｓｉ
Ｏ2膜をチャネル半導体上に作製し、次にＮ2等のＮ原子
を含むガス（例えばＮＨ3，Ｎ2Ｏ等）のプラズマでＳｉ
Ｏ2上からプラズマ処理を行う。最後に必要なＳｉＯ2膜
を成膜してゲート絶縁膜を構成する。この時、初期Ｓｉ
Ｏ2の膜厚が厚すぎる（通常１０ｎｍ以上）と界面付近
のＳｉＯ2膜に対するプラズマ処理の効果小さく、薄す
ぎる（通常１ｎｍ以下）とプラズマによるチャネル半導
体へのダメージが問題となるため、プラズマ処理の条件
に応じた最適膜厚範囲が存在する。
【００１４】
【実施例】以下に、本発明の実施例に係るＴＦＴの製造
方法を図面に基づいて説明する。なお、ここではチャネ
ル半導体としてポリＳｉ膜を用いているが、他のＳｉ系
半導体として、アモルファスＳｉ，単結晶Ｓｉ，ＳｉＧ
ｅ等を用いることも可能である。また、以下の実施例で
はＴＦＴについて説明するが、後述するソース、ドレイ
ンの形成を行わないことにより、ただ単にキャパシタの
ゲート絶縁膜として用い得ることは明白である。さら
に、ゲート絶縁膜直下にＶｔｈ等を調整するため適宜不
純物を上記ポリＳｉ膜に導入することも可能である。
方法を図面に基づいて説明する。なお、ここではチャネ
ル半導体としてポリＳｉ膜を用いているが、他のＳｉ系
半導体として、アモルファスＳｉ，単結晶Ｓｉ，ＳｉＧ
ｅ等を用いることも可能である。また、以下の実施例で
はＴＦＴについて説明するが、後述するソース、ドレイ
ンの形成を行わないことにより、ただ単にキャパシタの
ゲート絶縁膜として用い得ることは明白である。さら
に、ゲート絶縁膜直下にＶｔｈ等を調整するため適宜不
純物を上記ポリＳｉ膜に導入することも可能である。
【００１５】まず、図１（ａ）に示すように、約６００
℃の熱処理に耐える歪み点温度の高いガラス基板１上に
Ｓｉ2Ｈ6ガスでＬＰＣＶＤ法により約４５０℃の基板温
度でアモルファスＳｉ膜を成膜する。このアモルファス
Ｓｉ膜をＮ2雰囲気中において６００℃で約２０時間ア
ニールして、固相成長によりポリＳｉ膜を得、エッチン
グにより所望の形にアイランド化し、半導体層２を形成
する。
℃の熱処理に耐える歪み点温度の高いガラス基板１上に
Ｓｉ2Ｈ6ガスでＬＰＣＶＤ法により約４５０℃の基板温
度でアモルファスＳｉ膜を成膜する。このアモルファス
Ｓｉ膜をＮ2雰囲気中において６００℃で約２０時間ア
ニールして、固相成長によりポリＳｉ膜を得、エッチン
グにより所望の形にアイランド化し、半導体層２を形成
する。
【００１６】次に、図１（ｂ）に示すように、この半導
体層２上にゲート絶縁膜となるＳｉＯ2膜３をリモート
プラズマＣＶＤ法により、膜厚１〜１０ｎｍ程度、本実
施例では５ｎｍ成膜する。リモートプラズマＣＶＤ法に
よる成膜条件は基板温度３００℃、反応圧力０．２Ｔｏ
ｒｒ，ＳｉＨ4流量１ｓｃｃｍ，Ｏ2流量５０ｓｃｃｍ，
ＲＦパワー２００Ｗで行った。この際のＳｉＯ2膜３の
成膜方法はリモートプラズマＣＶＤ法に限らず、低温成
膜が可能であればプラズマＣＶＤ法、ＥＣＲＣＶＤ法、
ＬＰＣＶＤ法、ＡＰＣＶＤ法等でもよい。また、ＳｉＯ
2膜３の膜厚は１０ｎｍ以上では、後述するプラズマ処
理の効果が少ないため、１０ｎｍ以下が望ましい。ま
た、膜厚の範囲はプラズマ処理装置や処理条件に依存し
て異なるが、１ｎｍ以下と薄すぎると半導体層２に対す
るダメージがあり、１０ｎｍ以上と厚すぎるとＮ（窒
素）の界面（半導体層２とプラズマ処理したＳｉＯ2膜
３との界面）への拡散が行われないため、それぞれプラ
ズマ処理の効果が減少する。従って、ＳｉＯ2膜３の膜
厚は１ｎｍ以上１０ｎｍ以下が望ましい。
体層２上にゲート絶縁膜となるＳｉＯ2膜３をリモート
プラズマＣＶＤ法により、膜厚１〜１０ｎｍ程度、本実
施例では５ｎｍ成膜する。リモートプラズマＣＶＤ法に
よる成膜条件は基板温度３００℃、反応圧力０．２Ｔｏ
ｒｒ，ＳｉＨ4流量１ｓｃｃｍ，Ｏ2流量５０ｓｃｃｍ，
ＲＦパワー２００Ｗで行った。この際のＳｉＯ2膜３の
成膜方法はリモートプラズマＣＶＤ法に限らず、低温成
膜が可能であればプラズマＣＶＤ法、ＥＣＲＣＶＤ法、
ＬＰＣＶＤ法、ＡＰＣＶＤ法等でもよい。また、ＳｉＯ
2膜３の膜厚は１０ｎｍ以上では、後述するプラズマ処
理の効果が少ないため、１０ｎｍ以下が望ましい。ま
た、膜厚の範囲はプラズマ処理装置や処理条件に依存し
て異なるが、１ｎｍ以下と薄すぎると半導体層２に対す
るダメージがあり、１０ｎｍ以上と厚すぎるとＮ（窒
素）の界面（半導体層２とプラズマ処理したＳｉＯ2膜
３との界面）への拡散が行われないため、それぞれプラ
ズマ処理の効果が減少する。従って、ＳｉＯ2膜３の膜
厚は１ｎｍ以上１０ｎｍ以下が望ましい。
【００１７】次に、図１（ｃ）に示すように、引き続い
て１０分間、Ｎ2プラズマでプラズマ処理（ここではＮ2
ガスを用いているが、例えばＮ2ＯやＮＨ3等のＮを含む
ガスであれば特にガスは限定されない）して、ＳｉＯ2
膜３をＳｉＯＮ膜にする。ここで、ＳｉＯ2膜３すべて
をＳｉＯＮ膜に変化させなくてもよい。また、この時の
プラズマ処理の条件は基板温度３００℃，反応圧力０．
５Ｔｏｒｒ，Ｎ2流量１００ｓｃｃｍ，パワー密度０．
１Ｗ／ｃｍ2で行った。なお、プラズマ処理温度は、６
００℃以下であればよい。また、プラズマ処理をここで
は平行平板プラズマＣＶＤ装置で行っているが、リモー
トプラズマＣＶＤ装置やＥＣＲＣＶＤ装置で行うことも
可能である。
て１０分間、Ｎ2プラズマでプラズマ処理（ここではＮ2
ガスを用いているが、例えばＮ2ＯやＮＨ3等のＮを含む
ガスであれば特にガスは限定されない）して、ＳｉＯ2
膜３をＳｉＯＮ膜にする。ここで、ＳｉＯ2膜３すべて
をＳｉＯＮ膜に変化させなくてもよい。また、この時の
プラズマ処理の条件は基板温度３００℃，反応圧力０．
５Ｔｏｒｒ，Ｎ2流量１００ｓｃｃｍ，パワー密度０．
１Ｗ／ｃｍ2で行った。なお、プラズマ処理温度は、６
００℃以下であればよい。また、プラズマ処理をここで
は平行平板プラズマＣＶＤ装置で行っているが、リモー
トプラズマＣＶＤ装置やＥＣＲＣＶＤ装置で行うことも
可能である。
【００１８】次に、図１（ｄ）に示すように、ＳｉＯ2
膜３’を膜厚９０〜１００ｎｍ程度、本実施例では９５
ｎｍの厚さでリモートプラズマＣＶＤ装置により成膜し
てプラズマ処理したＳｉＯ2膜３とＳｉＯ2膜３’とから
なるゲート絶縁膜を形成する。
膜３’を膜厚９０〜１００ｎｍ程度、本実施例では９５
ｎｍの厚さでリモートプラズマＣＶＤ装置により成膜し
てプラズマ処理したＳｉＯ2膜３とＳｉＯ2膜３’とから
なるゲート絶縁膜を形成する。
【００１９】次に、図１（ｅ）に示すように、ガラス基
板１上に膜厚２５０ｎｍ程度のポリシリコンＳｉ膜を成
膜し、所望の形状にパターニングしてゲート電極４を形
成する。これを自己整合的に不純物元素（Ｎｃｈの場合
はリン、Ｐｃｈの場合はボロン）を１×１０15ｉｏｎ／
ｃｍ2，４０ｋｅＶ程度でイオン注入し、活性化を行う
ことにより図示しないＴＦＴのソース及びドレインを形
成する。そして、この工程と同時に不純物イオン注入に
より、ゲート電極４の低抵抗化を行った後、膜厚５００
ｎｍ程度のＳｉＯ2膜からなる層間絶縁膜５を成膜す
る。
板１上に膜厚２５０ｎｍ程度のポリシリコンＳｉ膜を成
膜し、所望の形状にパターニングしてゲート電極４を形
成する。これを自己整合的に不純物元素（Ｎｃｈの場合
はリン、Ｐｃｈの場合はボロン）を１×１０15ｉｏｎ／
ｃｍ2，４０ｋｅＶ程度でイオン注入し、活性化を行う
ことにより図示しないＴＦＴのソース及びドレインを形
成する。そして、この工程と同時に不純物イオン注入に
より、ゲート電極４の低抵抗化を行った後、膜厚５００
ｎｍ程度のＳｉＯ2膜からなる層間絶縁膜５を成膜す
る。
【００２０】最後に、図１（ｆ）に示すように、ソー
ス、ドレイン上の層間絶縁膜５にコンタクトホールを形
成した後、例えばアルミニウムの引き出し電極６を形成
し、ＴＦＴは完成する。
ス、ドレイン上の層間絶縁膜５にコンタクトホールを形
成した後、例えばアルミニウムの引き出し電極６を形成
し、ＴＦＴは完成する。
【００２１】このようにしてゲート絶縁膜を３工程に分
けて作製したＴＦＴ特性は下表に示す値を示した。
けて作製したＴＦＴ特性は下表に示す値を示した。
【００２２】
【表１】
【００２３】ここでは、比較例として、プラズマ処理な
しでリモートプラズマＣＶＤ法によりＳｉＯ2膜を形成
して作製したＴＦＴ特性を同時に示す。ここで、比較例
として用いたＴＦＴのゲート絶縁膜とプラズマ処理を加
えて作製したＴＦＴのゲート絶縁膜の換算膜厚は等し
い。表から明らかなように、移動度、Ｖｔｈ，Ｓ係数は
プラズマ処理を加えないＳｉＯ2膜でゲート絶縁膜を構
成したＴＦＴ特性に比べて、高移動度、および低いＶｔ
ｈ、低いＳ係数を示しており、界面構造の改善を示して
いる。
しでリモートプラズマＣＶＤ法によりＳｉＯ2膜を形成
して作製したＴＦＴ特性を同時に示す。ここで、比較例
として用いたＴＦＴのゲート絶縁膜とプラズマ処理を加
えて作製したＴＦＴのゲート絶縁膜の換算膜厚は等し
い。表から明らかなように、移動度、Ｖｔｈ，Ｓ係数は
プラズマ処理を加えないＳｉＯ2膜でゲート絶縁膜を構
成したＴＦＴ特性に比べて、高移動度、および低いＶｔ
ｈ、低いＳ係数を示しており、界面構造の改善を示して
いる。
【００２４】図２に、ゲート印加電界強度８ＭＶ／ｃ
ｍ、大気中温度１５０℃でのＴＤＤＢ特性を示す。この
図から明らかな通りプラズマ処理を加えたゲート絶縁膜
のＴＤＤＢ特性は、プラズマ処理を加えていない特性に
比べて優れた値を示しており、電子の注入の起こりにく
い信頼性の高い絶縁膜になっている。したがって、プラ
ズマ処理を加えたＴＦＴは特性とともに信頼性において
も優れていることがわかる。
ｍ、大気中温度１５０℃でのＴＤＤＢ特性を示す。この
図から明らかな通りプラズマ処理を加えたゲート絶縁膜
のＴＤＤＢ特性は、プラズマ処理を加えていない特性に
比べて優れた値を示しており、電子の注入の起こりにく
い信頼性の高い絶縁膜になっている。したがって、プラ
ズマ処理を加えたＴＦＴは特性とともに信頼性において
も優れていることがわかる。
【００２５】
【発明の効果】本発明によれば、極薄ＳｉＯ2上からＮ
を含むガスのプラズマで処理することで、界面近傍のＳ
ｉＯ2層の緻密化と界面原子の再構成を行い、界面に３
配位のＮを導入することで界面準位密度を減少させるこ
とで、移動度、Ｖｔｈ、Ｓ係数等のＴＦＴ特性を向上さ
せることが出来る。
を含むガスのプラズマで処理することで、界面近傍のＳ
ｉＯ2層の緻密化と界面原子の再構成を行い、界面に３
配位のＮを導入することで界面準位密度を減少させるこ
とで、移動度、Ｖｔｈ、Ｓ係数等のＴＦＴ特性を向上さ
せることが出来る。
【００２６】また、界面層にＳｉＯＮ層が形成されるこ
とでホットエレクトロン注入に対して強くなり、信頼性
の高いＴＦＴを得ることが出来る。
とでホットエレクトロン注入に対して強くなり、信頼性
の高いＴＦＴを得ることが出来る。
【図１】本発明の実施例に係るゲート絶縁膜およびＴＦ
Ｔの製造方法を示す工程断面図である。
Ｔの製造方法を示す工程断面図である。
【図２】本発明の実施例及び比較例により作製したゲー
ト絶縁膜のＴＤＤＢ特性を示すグラフである。
ト絶縁膜のＴＤＤＢ特性を示すグラフである。
１ ガラス基板 ２ 半導体層 ３ プラズマ処理をしたＳｉＯ2膜 ３’ ＳｉＯ2膜 ４ ゲート電極 ５ 層間絶縁膜 ６ 引き出し電極
Claims (4)
- 【請求項１】 絶縁基板上に形成されたポリＳｉ層と、
該ポリＳｉ層上に形成されたＳｉＯＮ層と該ＳｉＯＮ層
上に形成されたＳｉＯ2層とからなる絶縁ゲート層と、
該絶縁ゲート層上に形成されたゲート電極とを備えたこ
とを特徴とする絶縁ゲート型電界効果半導体装置。 - 【請求項２】 絶縁基板上に形成されたポリＳｉ層と、
該ポリＳｉ層上に形成されたＳｉＯＮ層と該ＳｉＯＮ層
上に形成されたＳｉＯ2層とからなる絶縁ゲート層と、
該絶縁ゲート層上に形成されたゲート電極と、上記ポリ
Ｓｉ層表面にソース領域とドレイン領域とを備え、ＴＦ
Ｔをなしていることを特徴とする絶縁ゲート型電界効果
半導体装置。 - 【請求項３】 上記ＳｉＯＮ層の厚さが１ｎｍ以上１０
ｎｍ以下であることを特徴とする請求項１また請求項２
に記載の絶縁ゲート型電界効果半導体装置。 - 【請求項４】 絶縁基板上にポリＳｉ層を形成する工程
と、該ポリＳｉ層上に第１のＳｉＯ2層を形成する工程
と、第１のＳｉＯ2層をプラズマ窒化してＳｉＯＮ層と
する工程と、該ＳｉＯＮ層上に第２のＳｉＯ2層を形成
する工程と、第２のＳｉＯ2層上に導電膜を形成してゲ
ート電極を形成する工程とを含むことを特徴とする請求
項１、請求項２、または請求項３に記載の絶縁ゲート型
電界効果半導体装置の製造方法。
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| JP5311519A JP3051807B2 (ja) | 1993-12-13 | 1993-12-13 | 絶縁ゲート型電界効果半導体装置及びその製造方法 |
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| JP5311519A Expired - Fee Related JP3051807B2 (ja) | 1993-12-13 | 1993-12-13 | 絶縁ゲート型電界効果半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-12-13 JP JP5311519A patent/JP3051807B2/ja not_active Expired - Fee Related
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